JPH0330452A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置技術に関し、特にマスタ
スライス方式によって作成される半導体集積回路装置、
例えば、ゲートアレイに適用して有効な技術に関するも
のである。

〔従来の技術〕

ゲートアレイについては、例えば日経マグロウヒル社発
行、「日経マイクロデバイスＪ１９８６年９月号ｐ６５
〜ｐ８０に記載があり、高機能化する０ＭＯ８（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ　Ｍ（ＪＳ）ゲートアレイについ
て解説されている。

ゲートアレイは、マスタウェーハに施す配線パターンの
変更により多くの調理機能、記憶機能を形成することが
できる。この配置パターンのｆｊｕ、つまり回路仕様は
ユーザの要求に応じて決定される。

側光ば、マイクロコンピュータインターフェース部の基
準クロック発生回路として用いられる発振回路は、ゲー
トアレイの内部セルアレイ領域の外周に配置された隣り
合う二つの入出力バツファ回路用基本セル（工１０セル
）と前記二つの１１０セルに各々対応したポンディング
パッド（以下パッドという）に接続した水晶振動子とを
用いて構成されている。この発振回路の典型的な構成を
第５１５１に示す。この場合、発振回路の増幅回路部で
ある発振用インバータ回路２５は、トランジスタのサイ
ズが小さくとも充分な増幅効果が得られるという理由か
ら、内部セルアレイ領域のトランジスタと同じ構造、す
なわち、静電破壊対策などのなされていない入力回路素
子領域２６のトランジスタを用いて構成している。

また、近年、上記増幅回Ｍ部は、消費電力が、少なくて
済むという理由から、ＣＭＯ８回路で構成している。

〔発明がｍＲＬようとする問題点〕

Ｉ１０セルの、入力回路素子領域のトランジスタを用い
て発振回路の増幅回路部を構成する従来の技術（おいて
は、以下のような問題があることを本発明者は見出した
。

すなわち、増幅回路部である発振用のインバータ回路の
入力側ＶＣＦｉｓ保護用抵抗が接続されているが、その
出力側には、出力インピーダンスを低く抑え、増幅回路
部の利得を大きくする必要上、保護用抵抗を接続できな
い。また、接続しても数十オーム程度の保護用抵抗しか
接続できない。

したがって、上記したように１構造上、静電破壊に対し
て弱い入力回路素子領域のトランジスタを用いて発振用
インバーター回路を構成する従来の技術では、保護用抵
抗の接続されていない発振用のインバータ回路の出力側
から静電気などＫよる過大電圧（電流）が加わると、こ
れに耐えることができない。例えば、トランジスタがＭ
ＯＳ形の場合１ｃは、ゲート絶縁膜が絶縁破壊し、トラ
ンジスタは！紡作不能となる。

また、トランジスタが０ＭＯ８［造の場合、さらに１次
のような問題がある。

すなわち、出力回路素子領域のｅＭＵｓ構造は外部装置
の駆動能力を大角くするため、入力回路素子領域のトラ
ンジスタ（比べ、大きいトランジスタで構成されている
のでラッチアップに対して強い構造となっているが、工
１０セルの入力ｌＯ１路素子憤域の０ＭＯ８構造は、微
細化された内部セルアレイ電域の０ＭＯ８構造と同じ構
造、つまり、出力回路素子領域の０Ｍ０８構造よりラッ
チアップに弱い構造となっている。

したがって、例えば、発振用のインバータの出方何の電
圧が、出力側から入ったノイズや、オーバーシュート、
アンダーシュートなどのトリガ電流により回路内の電源
電圧より高くなると、ラッチアップが生じる。ラッチア
ップが生じると、配線が溶断し、さらＫは、この時の熱
発生によって、半導体素子、及び半導体ペレットを収納
するパッケージが破壊されてしまう。

本発明は上記問題点に着目してなされたものであり、そ
の目的は、ゲートアレイのＩ１０セルと振動子とで構成
される発振回路の増幅回路部の静電破壊耐性を向上させ
ることのできる技術を提供することにある。

また、本発明の他の目的は、ゲートアレイの１１０セル
と振動子とで構成させる発振回路の増幅回路部が、０Ｍ
０８回路で構成されている場合、そのラフチアツブ耐性
を向上させることのできる技術を提供することＫある。

本発明の前記ならび忙その他の目的と新規な特徴は、明
細書の記載および添付図面から明らかＫ〔問題点を解決
するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、半導体ペレットに配置されたＩ／（Ｊセル内
のＭ　Ｉ　ＳＦＥ　Ｔによって構成された増幅回路部と
半導体ペレットの外部に設けられた振動子とからなる発
掘回路を備えた半導体集積回路装置において、ｍｍ回路
部をＩ１０セル内の出力回路用Ｍ１８　Ｆｈ：Ｔで構成
する■ また、前記発珈回路の増幅回路部１ｋｃＭＯ８回路で構
成する。

〔作用〕

上記した手段によれば、発掘回路の増幅回路部は、構造
上、入力回路用トランジスタよりも静電破壊に対【７て
強い出力回路用トランジスタを用いて構成するため、そ
の静電破壊耐性が向上する。

また、発振回路の増幅回路部は、消費電力の少なくて済
む０Ｍ０８回路で構成される上、その０Ｍ０８回路を、
構造上、入力回路用トランジスタラッチアップに対して
強い出力回路用ＭＯ８トランジスタで構成するため、そ
のラッチアップ耐性が向上する。

〔実施例〕

第１図は本発明の一実施例である半導体集積回路装置の
概略平面図、第２図はそのＩ１０セル形成領域に形成さ
れたＩ１０セルの概略拡大平面図、第３図はこの半導体
集積回路装置のＩ１０セルを用いて構成した発振回路の
平面図である。

本実施例の半導体装置は、ＣＭＯＳゲートアレイであり
、第１因に示す半導体ペレット１は、素子形成層と配線
層とからなる。

ペレットｌの中央部には、内部セルアレイ領域Ａが設け
られている。

内部セルアレイ領域Ａには、内部配線領域Ｂによって互
いに隔てられ念基本セル列２が、第１図Ｘ軸方向に複数
段配置されている。

各基本セル列２には、複数の基本セル２ａが、第１図Ｘ
軸方向に配列されている。各基本セル２ャネルＭＯ８ト
ランジスタと、ＰチャネルＭＯＳトランジスタとが複数
対形成されている。

前記、各基本セル列間ＶＣｅけられた内部配線領域ＢＫ
は、下地フィールドｓｉｏ、積上にアルミニウム配線を
数十本設けることができる。

ユーザが所望する所定の論理回路（図示せず）は、基本
セル２ａのＮチャネルＭ（ＪＳ）ランジスタ、Ｐチャネ
ルＭＯ８）ランジスタ間、及び各基本セル列２の内部に
構成された論理セル間を、配線層に形成さねた図示しな
い信号用、電源用配線で結線して構成されている。

内部セルアレイ領域Ａの外周には、外部配線領域Ｃが配
電され、さらに、その外周には、入出力バッファ回路を
構成する複数のＩ１０セル３がＸ。

Ｙ１両軸方向に沿って配列されている。

入出力バッファ回路は、例えば内部セルア１／イ頌域Ａ
の論理回路と外部信号との整合をとったり、内部セルア
レイ領域Ａの素子をノイズ等から保護したりする回路で
ある。

各Ｉ１０セル３の外周には、所定の大きさのバ、ド４が
、配列されている。各バッド４には、ペレット１を収納
するパッケージのリード端子（図示せず）がボンディン
グワイヤ（図示せず）を介して接続されるようになって
いる◇ バッド４ａ　、４ｂＶｃは、水晶振動子５が接続され、
この水晶！Ｍ妨子５とバッド４ａ、４ｂに対応する２つ
のＩ１０セル３ａ　、３ｂとＫよって発振回路が構成さ
れている。

各１／（Ｊセル３は、第２図に示すよう忙第１のセル形
成領域３１と第２のセル形成領域３２とで構成される。

第１のセル形成領域３１は内部セルアレイ領域Ａ＠に配
置され、その外側圧銅１のセル形成領域３１より面積の
大きな第２のセル形成領域３２が配列されている。

出力バッファは、電気的駆動能力の小さい内部回路から
の電気信号を入力し、装置外部の大きな電気的負荷を十
分駆動できるように電力増幅するとともに、外部サージ
ノイズから集積回路装置を保護するという役割を持つ、
また、出力バッフ７付く容量を充放電する必要があるた
め、駆動能力（Ｄ大ｔｋイＭＯＳ、　−）ｔ　１）ＶＶ
／Ｌ　（ゲート幅／ゲート長）が大きいＭ（ＪＳで構成
される。この九め、出力回路用の回路素子は入力回路用
の回路素子よりも大きくなる。そこで、第１のセル形成
領域３１ＫＶｉ、入力画路用の回路素子を、そして！２
のセル形成領域３２には、入力回路用の回路素子より大
きい出力回路用の回路素子を形成している。

第１のセル形成領域３１には、第２図に示すように１ブ
レバッファ回路用のＰＭ（、ｌＳ領域３５Ｐ。

入力回路用のＰＭＯ８（以下、入力用ＰＭＯ８という）
領域３６Ｐ、プレバッファ回路用のＮＭｏ８領域３５Ｎ
と入力回路用のＮＭｏ、９（以下、入力用ＮＭＵ８とい
う）領域３６Ｎが配置されている。

一方、第２のセル形成領域３２の内部において、第１の
セル形成領域３１側には、出力回路用のへＭＯ８（以下
、出力用ＮＭＯ８という）領域７が配置され、着た、ボ
ンディング・バッド４側には、ＮＭｏ８領域７との間に
は、出力回路用のＰＭＯ８（以下、出力用ＰＭ０８とい
う）領域８が配置されている。

このようなＩ１０セル形成領域３の回路素子が１、配線
によって結線され、例えば、入力バッファ回路、出力バ
ッファ回路、または本実施例で示す発振回路の増幅回路
等の種々の回路機能を構成している。

前記プレバッファ回路用ＰＭＯ８及びＮＭｏ８は、１１
０セルが出力バッファとして用いられる場合にのみ結線
され、内部からの信号を装置外部忙適用するように信号
の位相を合せる等を目的とするＯ 第２図の領域ｉ　０Ｆｉ、出力回路用ＭＯ８が形成され
る第２のセル形成領域３２に対応する第１のセル形成領
域３１を形成する念めに確保できるスペースのうら回路
素子が形成される領域以外のスペースである。内部セル
プレイに対応するＩ１０セルの数が増加し、図示しない
が、第１のセル形成領域３１と第２のセル形成領域３２
を配線領域によって分離し、半導体ペレット１の西隣部
分に、増え次第１のセル形成領域３１の数に対応する第
２のセル形成領域３２を形成する場合、チップ外周の一
辺の中央部と端部では第１のセル形成領域３１を形成す
るために確保できるスペースが異なる。従って領域１０
の幅もチップ外周の一辺の中央部と端部では異なり、中
央部が広く端部へ向かりて狭くなっている。特に最端部
では領域１０が存在しない場合もある。第２のセル形成
領域３２の幅はボンディング・バッドの制約によって、
チップ外周の一辺の中央部、端部においても一定である
。

領域１ｏＶｉ、拡散層及びＡｌパターンで埋められ、入
力回路用Ｍ　ＯＳが形成されるＷｅｌｌ電位の固定、入
力回路のガードリング等に用いられる。

第２図に示し＋Ｉ１０セルに、発掘回路を構成するため
の配線を施（〜たＩ１０セル３ａ、３ｂの平面図を第３
図に、その等角回路図を第４図に示す。図中斜線を施し
た領域は、第１層目のアルミニウム配線及び第２層目の
アルミニウム配＃ｉｌ　’ｆｒ　示す。第１層目のアル
ミニウム配線はＩ１０セル３内の増幅回路を構成する配
線１１．１２．１３゜１６を含む。更に、ポンディング
パッド４ａ　、　４ｂの下地も第１Ｊ−目のアルミニウ
ムで形成される。

配線１５．ポンディングパッド４ａ　、４ｂの上層及び
図示しないが、Ｉ１０セル３に対する電源配、４９（Ｖ
ｃｃ　、ＧＮＤ）は第２層目アルミニウム配線で構成さ
れる。前述のようにＩ１０セル３ａ。

３ｂは、それぞれ入力回路素子が形成される第１のセル
形成領域３１と出力回路素子が形成される第２のセル形
成領域３２七で構成される。

出力用ＮＭＯ８，出力用）’ＭＯ８Ｉｒｉ、それらのサ
イズが、入力用ＮＭＯ８、ＰＭＯ８のサイズより大きい
九め、静電破壊に強い構造になりでいる。

さらに、出力用ＮＭＯ８と、出力用ＰＭＯ８との距離を
充分とっているため、ラッチアップに対しても強い構造
罠なっている。

出力用ＮＭＯ８は、ポリシリコン等からなるゲート電極
７ａと、Ｎ形不純物を注入・拡散して形出力用ＰＭＯ８
は、ポリシリコン等からなるゲート電極８ａと、Ｐ形不
純物を注入・拡散して形成したＰ＋拡散層８ａとから構
成されている。

本実施例においては、このような出力用ＮＭＯ８のゲー
ト電極７ａと出力用ＰＭＯ８のケート電極８ａとが、配
線１１により結線され、また、出力用ＮＭＯ８のＮ＋拡
散層７ｎと出力用ＰＭＯ８のＰ＋拡散層８ｐとが配線１
２により結線され、ＣＭＯ５ＩＩｌ！！路による発振用
インバータ回路６が構成されている。

また、配線１１は、発掘用インバータ回路６の入力用の
配線であり、１１０セル３ａの保−用抵抗Ｒ２配線１６
．配？ＩＪ１５を介してバッド４ａと接続されている。

配ｍ１２ｔｔ’ｉ、発振用インバータ回路６の出力用の
配線であり、バッド４ｂと接続され、かつ１１０セル３
ｂの保饅用抵抗Ｒ，配線１３を介して工１０慟ル３ｂの
第１のセル形成領域３１の入力回路用ＭＯ８で構成され
るインバータ回路１４と接部１層目のアルミニウム配Ｉ
！は、工１０セル３ａ及び３ｂの各々の第２のセル形成
領域３２忙形成される発揚用インバータ回路６に用いら
れるＭＯ８以外のＮＯ８を１：：ｕｔ　　ｏｆｆするた
めの配線である。

次に、第４図を用いて発振回路の構成を説明する。

第２のセル形成領域３１に形成された発振用インバータ
回路６の入出力端子とそれぞれ接続され九パッド４ａ、
４ｂと基準電位Ｇとの間には、それぞれコンデンサ１５
ａｔ１５ｂが直列に接続されている。

そして、バッド４ａと４ｂとの関には、抵抗Ｒ１、正帰
還用の水晶振動子５がそれぞれ並列に接続され、発振回
路が構成されている。

発振用インバータ回路６から発掘されるクロック信号は
、バッド４ｂからＩ１０セル３ｂの保獲用抵抗几、イン
バータ回路１４を経て内部セルアレイ領域Ａへ伝達され
るようになっている。

このように本実施例によれば、見損回路の増幅回路部で
ある発振用インバータ回路６が、静電破壊に対して強い
構造を備えた出力用ＮＭＯ８と、出力用ＰＭＯ８とで構
成されている念め、発振用インバータ回路６の静電破壊
耐性が向上する。

また、０Ｍ０８回路で構成された発振用インバータ回路
６は、消費電力が少なくて済む上、構造上、入力回路素
子領域ＥＫ影形成れた０Ｍ０８回路よりラッチアップに
対して強い出力回路素子領域ＦのＣＭ＜ＵＳ回路で構成
されているため、そのラッチアップ耐性が向上する。

また、発掘用インバータ回路６が、出力用ＮＭＯ８，出
力用ＰＭ０８で構成しであるため、従来の入力用ＮＭ（
Ｊ８と入力用ＰＭＯ８とで構成していた発振用インバー
タ回路よりも出動力を同上させることが可能であ、す、
トランジスタを複数並列接続にすることにより、従来の
発振用インバータ回路よりも高い周波数の発振に使用す
ることができる。

以上、本発明者によってなされた発明を５Ｊ１．施例例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

ＰＪえば、前記実施例では、振動子として水晶振動子を
用いたが、これに限定されることなく徨々変災可能であ
ジ、例えば、セラミック邊動子などでもよい。

また、前記実施例では、発振用インバータ回路は、Ｐチ
ャネルｈｉｏｓトランジスタ＃Ｎチャネルへ４０Ｓトラ
ンジスタで構成したが、これＶＣ限定されず種々変更可
能であり、例えば、バイポーラ形トランジスタ等でもよ
い。この場合は、静電気などの過大電圧（電流）Ｋよる
バイポーラ形トランジスタの破壊を防ぐことができる。

マ九、発揚用インバータは、出力回路用のトランジスタ
を使用して構成されていればよく、１１０セル内の入力
回路用、出力回路用トランジスタの配置の仕方、１１０
セル内での配線のｍＨの仕ま次、本発明を、例えば、ス
タンダードセル、１チツプ・マイコンにゲートアレイを
搭載した他の牛導体集槓回路装置などく適用することも
できる。

〔発明の効果〕

本領において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のＡりである
。

すなわち、半導体ペレットに配置された入出力回路セル
のトランジスタによって構成され次増幅回路部き、前記
半導体ペレットの外部に設けられｆｃ去勤子とからなる
発振（ロ）路を備え念ケートアｌフイにおいて、前記増
幅回路部を出力回路用のトランジスタで構成し念ことＫ
ｊニジ出力回路用トランジスタの構造が入力回路用トラ
ンジスタの構造よりも静電破壊に対して強い構造である
ため、発振回路の増幅回路部の静電破壊耐性が向上する
。

まｆｅ、Ｃ，ＭＯ８回路で構成された増幅回路部は、Ｍ
Ｏ８回路よりも静電破壊、及びラッチアップに対して強
い出力回路用ＭＯ８）ランジスタで構成するため、その
静電破壊耐性、及びう、チア、プ耐性が向上する。

【図面の簡単な説明】

第１１は、本発明の一実施例であるゲートアレイの概略
平面図、 第２図は、そのｌ１０４ル形成領域に形成されたＩ１０
セルの平面図、 第３図は、本発明の一実施例を示すゲートアレイの発振
回路の増幅回路部の平面図、 ８４１！９は、第３図に示す増幅回路部を含む発振回路
の回路図、 第５図は、従来のゲートアレイの発振回路の回路図であ
る。 図中、１・・・半導体ペレット、２・・・基本セル列、
２　ａ　−−−基本セＡ／％　３　＊　３ａ　ｐ　３ｂ
−Ｉｌｏ（入出力回路）セル％　　４＃４ａ＃４ｂ・・
・パッド、５・・・水晶振動子、６・・・発振用インバ
ータ回路（増幅回路部）、７・・・出力用８ＭＯ８領域
（出力回路用トランジスタ）、７ｎ・・・Ｎ型拡散層、
８・・・出方用２ＭＯ８領域、８ｐ・・・Ｐ型拡散層、
７ａ、３ａ・・・ゲート電極、３５Ｐ、３５Ｎ・・・ブ
レバッファ回路用ＭＯ８＠域、３６Ｎ　、３６Ｐ・Ｊカ
用ＭＯ８ＩＪｊ域、９・・・抵抗、１１，１２，１３，
１５，１６川配線、１４・・・インバータ回路である。 ユニ 第 図 第 図 本 図

Claims (1)

1. 【特許請求の範囲】 １、半導体ペレットに形成された複数の基本セルが同一
   方同に並列して構成される複数の基本セル列で構成する
   矩形状の内部セルアレイと、前記内部セルアレイの外周
   、方向に沿って配置され、各々が出力回路を構成するた
   めの出力回路用ＭＩＳＦＥＴ＿ｓ及び入力回路を構成す
   るための入力回路用ＭＩＳＦＥＴ＿ｓとを有する複数の
   入出力バッファ回路用基本セルと、前記入出力バッファ
   回路用基本セルより外側に配置される前記各々の入出力
   バッファ回路用基本セルに対応する外部端子と、前記半
   導体ペレットの外部に設けられた振動子とを有する半導
   体集積回路装置であって、前記振動子と前記入出力バッ
   ファ回路用基本セルとで構成される発振回路の増幅回路
   部は、前記入出力バッファ回路用基本セルの前記出力回
   路用ＭＩＳＦＥＴで構成されることを特徴とする半導体
   集積回路装置。 ２、前記出力回路用ＭＩＳＦＥＴ＿ｓは前記入力回路用
   ＭＩＳＦＥＴよりゲート幅／ゲート長が大きいことを特
   徴とする特許請求の範囲第１項に記載の半導体集積回路
   装置。 ３、前記発振回路は、前記複数の入出力バッファ回路用
   基本セルのうち隣り合う２つの入出力バッファ回路用基
   本セルと、その各々に対応する外部端子と、前記外部端
   子と前記ペレットの外部に設けられた基準電位との間に
   設けられたコンデンサと、前記外部端子間に設けられた
   抵抗及び振動子で構成されることを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置。 ４、前記発振回路の増幅回路部は、前記出力回路用ＭＩ
   ＳＦＥＴを用いた発振用インバータを有することを特徴
   とする特許請求の範囲第１項に記載の半導体集積回路装
   置。 ５、前記出力回路用ＭＩＳＦＥＴは、ＰチャネルＭＩＳ
   ＦＥＴ及びＮチャネルＭＩＳＦＥＴとからなることを特
   徴とする特許請求の範囲第４項に記載の半導体集積回路
   装置。 ６、前記出力回路用ＭＩＳＦＥＴ及び入力回路用ＭＩＳ
   ＦＥＴは、それぞれ、ＰチャネルＭＩＳＦＥＴ及びＮチ
   ャネルＭＩＳＦＥＴから成ることを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置。 ７、マスタスライス方式によって作成されることを特徴
   とする特許請求の範囲第１項に記載の半導体集積回路装
   置。 ８、前記出力回路用ＭＩＳＦＥＴは、前記入力回路用Ｍ
   ＩＳＦＥＴより駆動能力が大きいことを特徴とする特許
   請求の範囲第１項に記載の半導体集積回路装置。