KR0132713B1

KR0132713B1 - 반도체 집적 회로 장치

Info

Publication number: KR0132713B1
Application number: KR1019890008937A
Authority: KR
Inventors: 요시오 신따니; 미끼오 이나쯔
Original assignee: 미다 가쓰시게; 가부시끼가이샤 히다찌 세이사꾸쇼; 가모시따 겐이찌; 히다찌 마이크로컴퓨터 엔지니어링 가부시끼가이샤
Priority date: 1988-06-29
Filing date: 1989-06-28
Publication date: 1998-04-16
Also published as: KR910001979A; US4920398A; JPH0210869A

Abstract

내용 없음.

Description

반도체 집적 회로 장치

제1도는 본 발명의 한 실시예인 게이트 어레이의 개략 평면도.

제2도는 게이트 어레이의 I/O 셀 형성 영역에 형성된 I/O셀의 평면도.

제3도는 본 발명의 한 실시예인 게이트 어레이의 발진 회로의 증폭 회로부의 평면도.

제4도는 증폭 회로를 포함하는 발진 회로의 회로도.

제5도는 종래의 게이트 어레이의 발진 회로의 회로도.

＊ 도면의 주요 부분에 대한 부호의 설명

1 : 펠릿 2a : 기본셀

3a,3b : I/O셀 4 : 본딩 패드

4a,4b : 패드 5 : 수정 발진기

6 : 인버터 회로 7 : NMOS영역

7a,8a : 게이트 전극 7n : N+확산층

11,12,13 : 배선 15a,15b : 캐피시터

31 : 제1셀 형성영역 32 : 제2 셀 형성영역

36P : PMOS 영역

본 발명은 반도체 집적 회로에 관한 것으로, 특히 게이트 어레이와 같은 마스터(master) 슬라이스 방식에의해 형성된 반도체 집적 회로 장치에 적용될 때 유용한 기술에 관한 것이다.

게이트 어레이는 예를 들어 Nikkei McGraw-Hill Co.,발행, Nikkei Microdevices, 1986년 9월호, 65-80페이지에 기재되어 있다. 이 참조 문헌은 고기능을 갖고 있는 CMOS(Complementary MOS)게이트 어레이에 대해 설명하였다.

게이트 어레이 방식은 마스터 웨이퍼에 적용될 배선(wiring) 패턴을 변화시킴으로써 다수의 논리 기능 및 메모리 기능을 형성할 수 있다. 이 배선 패턴 변화 또는 회로 사양의 변화는 사용자의 요구에 따라서 결정된다.

예를 들어, 마이크로컴퓨터 인터페이스부의 기준(reference) 클럭 발생 회로로서 사용된 발진 회로는 2개의 인접한 입력/출력 버퍼 회로용 기본 셀(I/O셀), 및 이 I/O셀에 대응하는 각각의 본딩(bonding)패드 (이하, 패드라함)에 접속된 수정 발진기로 구성된다.

이 발진기의 전형적인 구조가 제5도에 도시되어 있다.

이 경우에, 발진 회로의 증폭 회로부인 발진용 인버터회로(25)는 내부 셀 어레이 영역의 구조와 동일한 구조를 갖는 트랜지스터, 즉 트랜지스터가 소형일지라도 충분한 증폭 효과를 얻을 수 있도록 정전 방전손이 접지상에서 발생되지 않는 입력 회로 장치 영역(26)의 트랜지스터로 구성된다.

최근에, 상술한 증폭 회로는 소비 전력이 작기 때문에 CMOS회로로 구성된다.

그러나, 본 발명의 발명자는 입력 회로 장치 영역의 트랜지스터를 사용함으로써 발진 회로의 증폭 회로를 구성하는 상술한 종래 기술에 다음과 같은 문제점들이 존재한다는 것을 발견하였다.

보호용 저항기는 증폭 회로부로서 발진용 인버터 회로의 입력측에 접속되지만, 이 보호용 저항기는 출력 임피던스가 로우 레벨로 유지되어야 하고, 증폭 회로의 이득이 증가되어야 하기 때문에 출력측에 접속될 수 없다.

이것이 접속될 경우에는, 수십 옴(ohm) 정도의 보호용 저항기만이 이용될 수 있다.

따라서, 정전 방전손에 대해서 약한 입력 회로 장치 영역의 트랜지스터를 사용함으로써 종래의 발진 인버터 회로를 구성하는 종래의 기술은 소정의 보호용 저항기를 장착하고 있지 않은 발진용 인버터 회로의 출력측으로부터 과전압 또는 (과전류)가 인가될 때 구조적으로 이러한 과전압 (또는 과전류)에 견딜 수 없다. 예를 들어, 트랜지스터가 MOS 형태인 경우, 이것의 게이트 절연막은 절연 파손되고, 트랜지스터가 동작 불능 상태로 된다.

트랜지스터가 CMOS 구조인 경우, 다음과 같은 문제점들이 발생한다.

I/O 셀의 출력 회로 장치 영역의 CMOS 구조는 외부 장치의 구동(driving) 능력을 증가시키기 위해 I/O셀의 입력 회로 장치 영역의 트랜지스터보다 크므로 래치-업(latch-up)에 견딜 수 있는 트랜지스터로 구성되지만, I/O셀의 입력 회로 장치 영역의 CMOS 구조는 소형 내부 셀 어레이 영역의 CMOS 구조와 동일한 구조이다. 다시말하면, 래치-업에 대한 내성이 출력 회로 장치 영역의 CMOS 구조보다 낮다.

따라서, 발진용 인버터의 출력측의 전압이 출력측으로부터 입력된 잡음, 또는 오버-슈트(over-shoot), 또는 언더-슈트(under-shoot)로 인해 회로의 전원 전압보다 높아질 경우, 래치-업이 발생된다. 이 래치-업이 발생하는 경우, 배선이 용융되고, 이때 열이 발생되어 반도체 장치 및 반도체 펠릿을 수용하는 팩키지가 파손된다.

상술한 종래 기술이 갖고 있는 문제점에 감안하여, 본 발명의 목적은 게이트 어레이 및 발진기의 I/O셀로 구성된 발진 회로의 증폭 회로부의 정전 방전손의 내성(resisting characteristic)을 향상시키는 기술을 제공하기 위한 것이다.

본 발명의 다른 목적은 증폭 회로가 CMOS 회로로 구성될 때 게이트 어레이 및 발진기의 I/O셀로 구성된 발진회로의 증폭 회로부의 래치-업 내성을 향상시키는 기술을 제공하기 위한 것이다.

본 명세서에 기술된 본 발명은 전형적인 예로서 간단하게 설명하면 다음과 같다.

반도체 펠릿상에 배치된 I/O 셀 내부의 MISFET로 구성된 증폭 회로 및 반도체 펠릿외부에 배치된 발진기로 구성되는 발진 회로를 장착한 반도체 집적 회로 장치에 있어서, 증폭 회로는 I/O셀내부에 출력 회로용 MISFET로 구성된다.

또한, 발진 회로의 증폭 회로는 CMOS 회로로 구성된다.

상술한 수단에 따르면, 이것의 절연 파괴 특성이 향상될 수 있는데, 그 이유는 발진 회로의 증폭 회로부가 입력 회로용 트랜지스터보다 절연 파괴 내성이 구조적으로 상당히 큰 출력 회로용 트랜지스터로 구성되기 때문이다.

더욱이, 발진 회로의 증폭 회로가 소비 전력이 적은 CMOS 회로로 구성되고, 이 CMOS 회로가 입력 회로용 트랜지스터로 구성된 CMOS 회로보다 파괴 및 래치-업에 대해서 구조적으로 내성이 강한 출력 회로용 MOS 트랜지스터로 구성되기 때문에, 이것의 래치-업 내성이 상당히 향상될 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 상술한 목적 및 그 밖의 다른 목적, 및 새로운 특징과 장점에 대해서 상세하게 설명하겠다.

제1도는 본 발명의 한 실시예에 따른 반도체 집적회로 장치의 평면도이고, 제2도는 I/O셀 형성 영역에 형성된 I/O셀의 개략 확대 평면도이며, 제3도는 I/O셀에 의해 형성된 반도체 집적 회로 장치의 발진 회로의 평면도이다.

본 실시예의 반도체 장치는 CMOS 게이트 어레이이고, 제1도에 도시된 반도체 펠릿(1)은 장치 형성층 및 배선층으로 구성된다.

내부셀 어레이 영역(A)는 펠릿(1)의 중간에 배치된다.

내부 배선 영역(B)에 의해 서로 떨어져 있는 기본 셀라인(2)의 다수의 단은 제1도의 Y-축 방향으로 내부셀어레이 영역(A) 내부에 배치된다.

다수의 기본 셀(2a)는 각 기본 셀 라인(2)내에 제1도의 X-축 방향으로 배열되어 있다. 동일한 크기 및 동일한 성능을 갖고 있는 다수쌍의 N-채널 MOS 트랜지스터 및 동일한 크기 및 동일한 성능을 갖고 있는 다수쌍의 P-채널 MOS 트랜지스터 (도시 하지 않음)는 각 기본셀(2a)내에 형성된다.

수십개의 알루미늄 배선은 기본 셀 라인들 사이의 내부 배선 영역(B)내의 프리머(primer) 필드 SiO₂막상에 배치될 수 있다.

사용자에 의해 요구된 각각의 선정된 논리 회로(도시 하지 않음)는 배선층 내에 형성되는 신호 배선 및 전원 배선(도시 하지 않음)에 의해 각 기본 셀 라인(2) 내부에 형성된 기본 셀(2a) 및 논리셀의 N-채널 및 P-채널 MOS 트랜지스터를 접속시킴으로써 형성된다.

외부 배선 영역(C)는 내부 셀 어레이 영역(A)의 외주에 배치되고, 입력/출력 버퍼 회로를 구성하는 다수의 I/O셀은 X축과 Y축 방향으로 연장하는 방식으로 외부 배선영역(C) 주변에 배치된다.

입력/출력 버퍼 회로는, 예를 들어 내부 셀 어레이영역(A)의 논리 회로와 외부 신호 사이의 정합을 설정하고, 내부 셀 어레이 영역(A)의 장치를 잡음으로부터 보호하는 회로이다.

선정된 크기를 갖고 있는 패드(4)는 각 I/O셀(3)의 외주에 배치된다. 펠릿(1)을 수용하기 위한 팩키지의 리드 단자(도시 하지 않음)는 본딩 배선(도시 하지 않음)을 통해서 각 패드(4)에 접속된다.

수정 발진기(5)는 패드(4a와 4b)사이에 접속되고, 이 수정 발진기(5) 및 이 패드(4a 및 4b)에 대응하는 2개의 I/O셀 (3a 및 3b)는 발진 회로를 구성한다.

제2도에 도시된 바와 같이, 각 I/O셀(3)은 제1 셀 형성 영역(31) 및 제2 셀 형성역역(32)로 구성된다. 제1셀 형성 영역(31)은 셀 어레이 영역(A)측에 배치되고, 제1셀 형성 영역보다 큰 제2 셀 형성 영역(32)는 셀 어레이 영역(A) 외부에 배치된다.

출력 버퍼는 전기 구동 능력이 작은 내부 회로로부터 전기 신호를 입력시키고, 반도체 장치외부의 큰 전기적 부하가 충분히 구동될 수 있도록 전력을 증폭하며, 외부서지(surge) 잡음으로부터 직접회로 장치를 보호하는 역할을 한다. 이 출력 버퍼 회로의 회로 장치는 출력 본딩 패드의 캐패시턴스가 충전 및 방전되어야 하기 때문에 구동 능력이 크거나 W/L (게이트폭/게이트 길이)비가 큰 MOS로 구성된다. 따라서, 출력 회로의 회로 장치는 입력 회로의 회로 장치보다 크다. 이 이유 때문에, 입력 회로용 회로 장치가 제1 셀 형성 영역(31)내에 형성되고, 입력 회로용 회로 장치보다 큰 출력 회로용 회로 장치가 제2 셀 형성 영역(32)내에 형성된다.

제2도에 도시된 바와 같이, 프리-버퍼(pre-buffer)회로용 PMOS 영역(35P), 입력 회로용 PMOS 영역 (36P)(이하, 입력 PMOS라 함), 프리-버퍼 회로용 NMOS 영역(35N), 및 입력 회로용 NMOS영역(36N) (이하, 입력 NMOS라 함)은 제1 셀 형성 영역 (31)내에 배치된다.

한편, 출력 회로용 NMOS 영역(7) (이하, 출력 NMOS라 함)은 제2 셀 형성영역(32)내부의 제1 셀 형성 영역(31)측상에 배치되고, 보호용 저항기(9)는 본딩 패드(4) 측상에 형성된다. 출력 회로용 PMOS 영역(8) (이하, 출력 PMOS라 함)은 이 보호용 저항기(9)와 출력 NMOS 영역(7) 사이에 배치된다.

I/O셀 형성 영역(3)의 회로 장치는 배선에 의해 접속되고, 입력 버퍼 회로, 출력 버퍼 회로, 및 본 실시예의 발진 회로의 증폭 회로등과 같은 여러 가지 회로 기능을 구성한다.

상술한 프리-버퍼 회로용 PMOS 및 NMOS는 내측으로 부터의 신호가 외부 장치에 적합하도록 신호 위상을 정합시키기 위한 출력 버퍼로서 I/O셀이 사용될 때만 접속된다.

제2도의 영역(10)은 출력 회로용 MOS를 형성하기 위한 제2 셀 형성영역(32)에 대응하는 제1 셀 형성영역(31)을 형성하도록 고정될 수 있는 나머지 공간(35)로서, 이 내부에 회로 장치가 형성된다. 내부 셀 어레이에 대응하는 I/O셀의 수가 증가할 때, 제1 및 제2 셀 형성 영역(31 및 32)는 배선 영역에 의해 분리되고, 제1 셀 형성 영역(31)의 수의 증가에 대응하는 제2 셀 형성 영역(32)는, 도시하지 않았지만, 반도체 펠릿(1)의 4모서리에 형성되며, 제1 셀 형성 영역(31)을 형성하기 위해 고정될 수 있는 공간은 칩 외주의 각 측면의 중앙부와 이것의 단부사이에서 상이하게된다. 따라서, 영역(10)의 폭도 칩 외주의 각 측면의 중앙부와 이것의 단부사이에서 상이하게 되어, 이 폭이 중앙부에서 크며, 단부를 향해서 점진적으로 작아지게 된다. 특히, 최단부에는, 영역(10)이 존재하지 않는다.

제2 형성 영역(32)의 폭은 본딩 패드의 제한으로 인해 칩외주의 각 측면의 중앙부와 이것의 단부사이에서 일정하다.

영역(10)은 확산층 및 A1 패턴에 의해 매입되고, 입력 회로용 MOS가 입력 회로등의 가드링(guard ring)용으로 형성되는 웰(well) 전위를 고정시키는데 사용된다.

제3도에는 제2도에 도시된 I/O셀에 발진 회로를 형성하도록 배선을 설치함으로써 형성된 I/O셀 (3a 및 3b)의 평면도가 도시되어 있고, 제4도에는 이것의 등가 회로도가 도시되어 있다. 도면내에서, 사선으로 도시된 영역은 제1 층 알루미늄 배선 및 제2층 알루미늄 배선을 나타낸다. 제1층 알루미늄 배선은 I/O셀(3)내부에 증폭 회로를 구성하기 위한 배선(11,12,13 및 16)을 포함한다.

더욱이, 본딩 패드(4a 및 4b)의 하부층도 제1 층 알루미늄으로 구성된다. 배선(15), 본딩 패드(4a 및 4b)의 상부층, 및 I/O셀(3)용 전원배선(VCC, GND) (도시하지 않음)은 제2층 알루미늄 배선으로 구성된다. 상술한 바와 같이 셀(3a 및 3b)는 입력 회로 장치가 형성되는 제1셀 형성 영역(31) 및 출력 회로 장치가 형성되는 제2 셀 형성 영역(32)로 구성된다.

출력 NMOS 및 출력 PMOS가 입력 NMOS 및 입력 PMOS보다 크기 때문에, 이것들은 절연 파괴 내성이 크다.

더욱이, 출력 NMOS 및 출력 PMOS가 서로 충분히 떨어져 있기 때문에, 이 트랜지스터는 래치-업 내성도 강하다.

각 출력 NMOS는 폴리-실리콘으로 구성된 게이트 전극(7a), 및 N-형 불순물을 주입 및 확산시킴으로써 형성된 N+확산층으로 구성된다.

각 출력 PMOS는 폴리-실리콘으로 구성된 게이트 전극(8a), 및 P-형 불순물을 주입 및 확산시킴으로써 형성된 P+ 확산층(8P)로 구성된다.

본 실시예내에서, 출력 NMOS의 게이트 전극 (7a) 및 출력 PMOS의 게이트 전극(8a)는 배선(11)에 의해 접속되고, 출력 NMOS의 N+ 확산층(7n) 및 출력 PMOS의 P+ 확산층이 배선(12)에 의해 접속됨으로, CMOS 회로에 의한 발진용 인버터 회로(6)이 형성된다.

배선(11)은 발진용 인버터 회로(6)의 입력 배선이고, I/O셀 (3a)용의 보호용 저항기(R) 및 배선 (16 및 15)를 통해 패드(4a)에 접속된다.

배선(12)는 발진용 인버터 회로(6)의 출력 배선이고, 패드(4b)에 접속되고, I/O셀(36)의 보호용 저항기(R) 및 배선(13)을 통해서 제1 셀 형성 영역(31)의 입력 회로용 MOS로 구성된 인버터 회로(14)에도 접속된다. 제3도에 도시된 제1층의 다른 알루미늄 배선은 각각의 I/O셀(3a 및 3b)의 제2 셀 형성 영역(32)내에 형성된 발진용 인버터 회로(6)용으로 사용되는 MOS 이외의 MOS를 컷 오프(cut off)시키기 위한 배선이다.

그 다음에, 발진 회로의 구조에 대해 제4도를 참조하여 설명하겠다.

캐패시터(15a 및 15b)는 제2 형성 영역(31)내에 형성된 발진용 인버터 회로(6)의 입력/출력 단자에 각각 접속된 기준 전위(G)와 패드(4a 및 4b)사이에 각각 직렬로 접속된다.

저항기(R) 및 정궤환(positive feedback)용 수정 발진기(5)는 발진 회로를 형성하기 위해 패드(4a 및 4b)사이에 병렬로 접속된다.

발진용 인버터 회로(6)으로부터 발진된 클럭 신호는 I/O셀 (3b)의 보호용 저항기(R) 및 인버터 회로(14)를 통해 패드(4b)로부터 내부 셀 어레이 영역에 전달된다.

본 실시예에 따라서, 발진 회로의 증폭 회로부인 발진용 인버터 회로(6)은 절연 파괴에 강한 구조를 갖고있는 출력 NMOS 및 출력 PMOS로 구성되므로, 발진용 인버터 회로(6)의 절연 파괴 특성이 향상될 수 있다.

CMOS 회로로 구성된 발진용 인버터 회로(6)은 소비 전력이 적어지고, 입력 회로 장치 영역(E)내에 형성된 CMOS 회로보다 래치-업에 대해 강한 내성을 갖고 있는 출력회로 장치 영역(F) 내에 형성된 CMOS 회로로 구성되기 때문에 이것의 래치-업 내성이 향상될 수 있다.

발진용 인버터 회로(6)이 출력 NMOS 및 출력 PMOS로 구성되기 때문에, 구동 능력은 입력 NMOS 및 입력 PMOS로 구성된 종래의 인버터 회로에 비해서 향상될 수 있고, 이 회로는 다수의 트랜지스터와 병렬로 접속시킴으로써 발진용의 종래의 인버터 회로보다 고주파수의 발진용으로 사용될 수 있다.

본 명세서에 기술한 전형적인 발명에 의해 얻어진 효과는 다음과 같다.

반도체 펠릿상에 배치된 입력/출력 회로 셀의 트랜지스터로 구성된 증폭 회로부, 및 반도체 펠릿외부에 배치된 발진기로 구성되는 발진 회로가 장착된 게이트 어레이에 있어서, 증폭 회로부는 출력 회로용 트랜지스터의 구조가 입력 회로용 트랜지스터의 구조보다 내성이 매우 강하기 때문에 발진 회로의 증폭 회로부의 절연 파괴 내성이 향상될 수 있도록 출력 회로용 트랜지스터로 구성된다.

CMOS 회로로 구성된 증폭 회로부는 소비 전력이 작아야되고 이것의 CMOS 회로가 입력 회로용 트랜지스터로 구성된 CMOS 회로보다 구조적으로 내성이 큰 출력 회로용 MOS 트랜지스터로 구성되기 때문에 래치-업 내성뿐만 아니라 절연 파괴 내성이 향상될 수 있다.

그러므로, 본 발명을 몇가지 실시예를 참조하여 구체적으로 기술하였지만, 본 발명은 이에 제한되지 않고, 본 발명의 원리 및 범위를 벗어나지 않고서 여러 가지 방법으로 변화 또는 변형될 수 있다.

예를 들어, 상기 실시예는 발진기로서 수정 발진기를 사용하지만, 이 발진기는 이에 제한되지 않고, 예를 들어 세라믹 발진기와 같은 여러 가지 방식으로 변화 및 변형될 수 있다.

발진용 인버터 회로는 P-채널 MOS 트랜지스터 및 N-채널 MOS 트랜지스터로 구성되지만, 이것은 이에 제한되지 않고, 여러 방식으로 변경 또는 변형될 수 있다. 예를 들어, 이것은 바이폴라 트랜지스터를 사용할 수 있다. 이 경우에, 정전기와 같은 과전압 (과전류)로 이한 바이폴라 트랜지스터의 파손이 방지될 수 있다.

단지 발진용 인버터는 출력 회로용 트랜지스터로 구성되어야 한다. 그러므로, I/O셀내의 입력 및 출력회로용 트랜지스터의 배치 모드(mode), 및 I/O 셀내부의 배선 접속 모드등은 상술한 실시예에 제한되지 않는다.

본 발명은 표준 셀 또는 한 개의 칩 마이크로컴퓨터등에 장착된 게이트 어레이와 같은 다른 반도체 집적 회로에 적용될 수 있다.

Claims

반도체 펠릿과, 상기 반도체 펠릿 상에 형성된 복수의 기본 셀이 동일한 방향으로 병렬로 구성된 복수의 기본 셀 열로 구성된 장방형의 내부셀 어레이와, 상기 내부 셀 어레이의 외주 방향에 따라 배치된 복수의 입력/출력 버퍼 회로용 기본 셀과, 상기 각각의 입력/출력 버퍼 회로용 기본셀은, 출력 회로를 구성하기 우한 출력 회로용 MISFET 및 입력 회로를 구성하기 위한 입력 회로용 MISFET를 갖고 있고, 상기 각각의 입력/출력 버퍼 회로용 기본 셀에 대응하는 외부 단자와, 상기 외부 단자는 상기 입력/출력 버퍼 회로용 기본 셀 보다 외측에 배치되며, 상기 반도체 펠릿의 외부에 설치된 발진기와, 상기 출력 회로용 MISFET가 상기 발진 회로의 증폭 회로부를 구성하도록 상기 발진기와 상기 출력 회로 MISFET로 구성되는 발진회로를 구비하는 것을 특징으로 하는 반도체 직접 회로 장치.
제1항에 있어서, 상기 출력 회로용 MISFET는 상기 입력 회로용 MISFET보다 게이트폭/게이트 길이가 큰 것을 특징을 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 발진 회로는 상기 복수의 입력/출력 버퍼 회로용 상기 복수의 기본 셀 중 서로 인접하는 두 개의 입렵/출력 버퍼 회로용 기본셀과 각각 대응하는 외부 단자와, 상기 외부 단자와 상기 펠릿의 외부에 설치된 기준 전위와의 사이에 설치된 캐패시터와, 상기 외부 단자들 사이에 설치된 저항기 및 발진기로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 발진 회로의 증폭 회로부는 상기 출력 회로용 MISFET를 사용한 발진용 인버터를 갖고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 사이 출력 회로용 MISFET는 P-채널 MISFET 및 N-채널 MISFET로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 출력 회로용 MISFET 및 입력 회로용 MISFET는 각각 P-채널 MISFET 및 N-채널 MISFET로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 반도체 집적 회로 장치는 마스터 슬라이스 방식에 의해 작성되는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 출력 회로용 MISFET는 상기 입력 회로용 MISFET보다 구동 능력이 큰 것을 특징으로 하는 반도체 집적 회로 장치.
반도체 펠릿과, 상기 반도체 펠릿 상에 형성된 복수의 기본 셀로 구성된 내부 셀 어레이와, 상기 반도체 펠릿 상에 형성된 입력/출력 버퍼 회로용 기본 셀과, 상기 각각의 입력/출력 버퍼 회로용 기본 셀에 대응하는 외부 단자를 갖는 반도체 집적회로 장치에 있어서, 상기 입력/출력 버퍼 회로용 기본 셀은 상기 내부 셀 어레이의 외주에 따라 상기 내부 셀 어레이와 상기 외부 단자와의 사이에 배치되고, 상기 입력/출력 버퍼 회로용 기본 셀은 출력 회로를 구성하기 위한 출력 회로용 MISFET 및 입력 회로를 구성하기 위한 입력 회로용 MISFET를 가지며, 발진 회로의 증폭 회로부를 상기 출력 회로용 MISFET로 구성하는 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서, 상기 출력 회로용 MISFET의 구동 능력은 상기 입력 회로용 MISFET의 구동 능력보다 큰 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서, 상기 출력 회로용 MISFET의 게이트 폭/게이트 길이(W/L)는 상기 입력 회로용 MISFET의 게이트 폭/게이트 길이(W/L)보다 큰 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서, 상기 반도체 집적 회로 장치는 게이트 어레이 방식을 채용하며, 상기 발진회로의 증폭 회로부는 상기 출력 회로용 MISFET로 구성된 발진용 인버터 회로를 갖고, 상기 출력 회로용 MISFET는 상기 입력 회로용 MISFET보다도 외부 단자에 가까운 위치에 배치되며, 상기 출력 회로용 MISFET는 P채널 MISFET와 N채널 MISFET를 갖고, 상기 입력 회로용 MISFET는 P채널 MISFET와 N채널 MISFET를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제12항에 있어서, 상기 출력 회로용 MISFET의 P채널 MISFET와 상기 출력 회로용 MISFET의 N채널 MISFET간의 거리는 상기 입력 회로용 MISFET의 P채널 MISFET와 상기 입력 회로용 MISFET의 N채널 MISFET와의 간의 거리보다 큰 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서, 상기 발진 회로의 증폭 회로부로부터 발진된 클럭 신호는 상기 내부 셀 어레이에 전달되는 것을 특징으로 하는 반도체 집적회로 장치.