JP3914649B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ゲートアレイ（ＧＡ）やエンベデットアレイ（ＥＡ）のマスタ構造およびレイアウト構成に関する。
【０００２】
【従来の技術】
近年、ノート型コンピュータ等の携帯電子機器の普及により、ＣＰＵ周辺の回路を１つのチップにまとめて実装面積の削減を図ることが多くなってきた。このような多機能チップは、ゲートアレイやエンベデットアレイを用いて構成するのが一般的である。
【０００３】
図７は従来のゲートアレイのレイアウト図である。従来のゲートアレイは、各種の論理回路が形成される内部セル領域１と、外部配線が接続されるパッド領域２と、内部セル領域１およびパッド領域２の間に形成されるＩ／Ｏセル領域３とを有する。内部セル領域１内の入出力端子は、Ｉ／Ｏセル領域３を通ってパッド領域２内の対応するパッドに接続される。
【０００４】
パッド領域２には、所定間隔で複数のパッドが形成されている。各パッドは、不図示のキャリアテープを介して、不図示のパッケージの外部ピンに接続される。
【０００５】
【発明が解決しようとする課題】
上述した多機能チップは、外部とやり取りを行う信号の種類が多いため、チップ内に多数の外部接続用のパッドを設ける必要がある。ところが、従来のゲートアレイは、図７に示すように、チップの外周側のみにパッド領域２を形成していたため、パッドの数をあまり増やすことができなかった。このため、内部セル領域１やＩ／Ｏセル領域３に空きスペースがあっても、パッド領域２が足りないために回路を形成できないという問題があった。
【０００６】
本発明は、このような点に鑑みてなされたものであり、その目的は、外部接続用のパッドを多数形成可能な半導体装置を提供することにある。
【０００７】
本発明の一態様によれば、各種の論理回路を形成可能な内部セル領域と、外部接続用の複数のパッドが形成されるパッド領域と、前記内部セル領域と前記パッド領域との間で信号の受け渡しを行うＩ／Ｏセル領域と、を備えた半導体装置において、前記パッド領域は、前記Ｉ／Ｏセル領域の外側に形成される外部パッド領域と、前記内部セル領域と前記Ｉ／Ｏセル領域との間に形成される内部パッド領域と、を有し、前記内部パッド領域と前記内部セル領域との間で、前記内部セル領域を取り囲むように形成される電源ライン領域および接地ライン領域を有し、前記内部パッド領域内に形成される複数のパッドのうち少なくとも一部は、前記電源ライン領域または前記接地ライン領域に接続されることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の一態様によれば、各種の論理回路を形成可能な内部セル領域と、外部接続用の複数のパッドが形成されるパッド領域と、前記内部セル領域と前記パッド領域との間で信号の受け渡しを行うＩ／Ｏセル領域と、を備えた半導体装置において、前記パッド領域は、前記Ｉ／Ｏセル領域の外側に形成される外部パッド領域と、前記内部セル領域の外縁に沿って前記内部セル領域内に形成される内部パッド領域と、を有し、前記内部パッド領域と前記内部セル領域との間で、前記内部セル領域を取り囲むように形成される電源ライン領域および接地ライン領域を有し、前記内部パッド領域内に形成される複数のパッドのうち少なくとも一部は、前記電源ライン領域または前記接地ライン領域に接続されることを特徴とする半導体装置が提供される。
【０００９】
請求項１の発明では、内部セル領域とＩ／Ｏセル領域との間に内部パッド領域を設けるため、従来よりも外部接続用のパッド数を増やすことができる。
【００１０】
請求項２の発明では、内部セル領域内の空き領域に内部パッド領域を設けるため、従来よりも外部接続用のパッド数を増やすことができ、かつ、内部セル領域内の空き領域を有効活用できる。
【００１１】
請求項３の発明では、内部セル領域とＩ／Ｏセル領域とを接続する配線層を、内部パッド領域内の隣接するパッドの間に形成するため、配線層の配線長が長くなるおそれはない。
【００１３】
本発明の一態様によれば、前記内部セル領域の配線層と同じ層に、前記Ｉ／Ｏセル領域と前記内部パッド領域とを接続する配線層を形成するため、内部パッド領域専用の配線層を別に設けなくて済み、構造を簡略化できる。
【００１４】
【発明の実施の形態】
以下、本発明に係る半導体装置をゲートアレイに適用した例について、図面を参照しながら具体的に説明する。
【００１５】
（第１の実施形態）
図１はゲートアレイの第１の実施形態のレイアウト図である。図１のゲートアレイは、各種の論理回路が形成される内部セル領域１と、外部接続用のパッドと内部セル領域１との信号の受け渡しを行うＩ／Ｏセル領域３と、Ｉ／Ｏセル領域３の外側に形成される外部パッド領域２ａと、内部セル領域１とＩ／Ｏセル領域３との間に形成される内部パッド領域２ｂとを備える。
【００１６】
すなわち、図１のゲートアレイは、内部パッド領域２ｂを新たに設けた点に特徴がある。
【００１７】
図２は外部パッド領域２ａと内部パッド領域２ｂの一部を拡大した図である。図示のように、各パッド領域２には複数のパッドＰ１が所定間隔で形成され、外部パッド領域２ａ内のパッド間隔を、内部パッド領域２ｂ内のパッド間隔よりも狭くしている。外部パッド領域２ａ内に形成されるパッド間隔は、従来と同程度である。
【００１８】
また、各パッド領域２ａ，２ｂとも、Ｉ／Ｏセル領域３を介して内部セル領域１と信号のやり取りを行う。内部セル領域１とＩ／Ｏセル領域３とを接続する配線層４は、内部パッド領域２ｂ内の隣接するパッドＰ２間を通過するように形成される。
【００１９】
図１のゲートアレイをパッケージングする場合、外部パッド領域２ａと内部パッド領域２ｂは、図３のようなキャリアテープ５を介して、パッケージの外部接続端子（不図示）に接続される。
【００２０】
図４は内部パッド領域２ｂ内のパッドを主に電源端子用と接地端子用に利用する場合のゲートアレイのレイアウト図である。図４のゲートアレイは、内部セル領域１と内部パッド領域２ｂとの間に、内部セル領域１を取り囲むように、電源層（ＶDD層）６と接地層（ＶSS層）７とを形成している。また、外部パッド領域２ａの外側には、チップ単位で分割するためのダイシングライン８が形成されている。
【００２１】
図５は図４のゲートアレイの一部を拡大した図である。図示のように、内部パッド領域２ｂ内のパッドＰ２は、電源層６か接地層７のいずれかに接続されている。これらパッドＰ２はＩ／Ｏセル領域３を介して外部パッド領域２ａ内のパッドＰ１とも接続されている。
【００２２】
また、内部パッド領域２ｂ内の一部のパッドＰ２は、電源層６にも、接地層７にも接続されず、Ｉ／Ｏセル領域３を介して内部セル領域１との間で信号をやり取りするために用いられる。
【００２３】
図４の電源層６や接地層７が配線層４と短絡しないように、例えば、電源層６や接地層７の縦列は１層目に、横列は２層目に形成され、配線層４は３層目に形成される。
【００２４】
また、内部パッド領域２ｂとＩ／Ｏセル領域３とを接続する配線層４を、内部セル領域１内の配線層と同じ層（例えば、３層目）に形成すれば、内部パッド領域２ｂ用の配線層を新たに設けなくて済み、製造工程を簡略化できる。
【００２５】
このように、第１の実施形態では、Ｉ／Ｏセル領域３の外側にパッド領域２を設けるだけでなく、Ｉ／Ｏセル領域３と内部セル領域１との間にも内部パッド領域２ｂを設けるため、従来よりも外部接続用のパッドの数を増やすことができ、チップの多ピン化に容易に対応できる。また、パッドの間隔を狭くする必要がないため、製造時の信頼性が向上し、製造歩留まりが高くなる。
【００２６】
（第２の実施形態）
第２の実施形態は、内部セル領域１の一部に内部パッド領域２ｂを形成するものである。
【００２７】
図６はゲートアレイの第２の実施形態のレイアウト図である。図６のゲートアレイは、内部セル領域１とＩ／Ｏセル領域３との間に内部パッド領域２ｂを形成する点では図１と共通するが、内部パッド領域２ｂを内部セル領域１内に形成する点で図１と異なる。図６の内部パッド領域２ｂは、内部セル領域１内の外縁に沿って形成される。
【００２８】
図６のゲートアレイも、図２と同様に、外部パッド領域２ａ内のパッド間隔を、内部パッド領域２ｂ内のパッド間隔よりも狭くしており、パッドＰ１，Ｐ２と内部セル領域１とは、Ｉ／Ｏセル領域３を介して接続されている。
【００２９】
また、図６の内部パッド領域２ｂ内の各パッドを、図５と同様に、電源層や接地層に接続してもよい。
【００３０】
このように、第２の実施形態では、内部セル領域１内の空き領域を利用し、内部セル領域１の一部を用いて内部パッド領域２ｂを形成するため、Ｉ／Ｏセル領域３や外部パッド領域２ａのサイズを変更しなくて済む。
【００３１】
上述した各実施形態では、内部セル領域１の外側４方向に内部パッド領域２ｂを形成する例を説明したが、２方向あるいは１方向のみに内部パッド領域２ｂを形成してもよい。
【００３２】
また、上述した各実施形態では、内部パッド領域２ｂ内のパッド間隔を、外部パッド領域２ａ内のパッド間隔よりも広くする例を説明したが、逆に、狭くしたり、あるいは、パッド間隔を同じにしてもよい。
【００３３】
また、上述した各実施形態では、内部パッド領域２ｂを主に電源端子用および接地端子用に利用する例を説明したが、他の目的に利用してもよい。
【００３４】
【発明の効果】
以上詳細に説明したように、本発明によれば、Ｉ／Ｏセル領域の外側にパッド領域を設けるだけでなく、Ｉ／Ｏセル領域と内部セル領域との間にも内部パッド領域を設けるため、従来よりも外部接続用のパッドの数を増やすことができ、チップの多ピン化に対応できるようになる。また、パッドの間隔を狭くする必要がないため、信頼性が向上し、製造歩留まりが高くなる。
【００３５】
さらに、内部パッド領域とＩ／Ｏセル領域とを接続する配線層を、内部セル領域内の配線層と同じ層（例えば、３層目）に形成できるため、内部パッド領域用の配線層を新たに設ける必要がなくなり、製造工程を簡略化できる。
【図面の簡単な説明】
【図１】ゲートアレイの第１の実施形態のレイアウト図。
【図２】外部パッド領域と内部パッド領域の一部を拡大した図。
【図３】パッドに接続されたキャリアテープを示す図。
【図４】内部パッド領域内のパッドを主に電源／接地端子用に用いる例を示す図。
【図５】図４のゲートアレイの一部を拡大した図。
【図６】ゲートアレイの第２の実施形態のレイアウト図。
【図７】従来のゲートアレイのレイアウト図。
【符号の説明】
１ 内部セル領域
２ パッド領域
２ａ 外部パッド領域
２ｂ 内部パッド領域
３ Ｉ／Ｏセル領域
４ 配線層
【発明の属する技術分野】
本発明は、ゲートアレイ（ＧＡ）やエンベデットアレイ（ＥＡ）のマスタ構造およびレイアウト構成に関する。
【０００２】
【従来の技術】
近年、ノート型コンピュータ等の携帯電子機器の普及により、ＣＰＵ周辺の回路を１つのチップにまとめて実装面積の削減を図ることが多くなってきた。このような多機能チップは、ゲートアレイやエンベデットアレイを用いて構成するのが一般的である。
【０００３】
図７は従来のゲートアレイのレイアウト図である。従来のゲートアレイは、各種の論理回路が形成される内部セル領域１と、外部配線が接続されるパッド領域２と、内部セル領域１およびパッド領域２の間に形成されるＩ／Ｏセル領域３とを有する。内部セル領域１内の入出力端子は、Ｉ／Ｏセル領域３を通ってパッド領域２内の対応するパッドに接続される。
【０００４】
パッド領域２には、所定間隔で複数のパッドが形成されている。各パッドは、不図示のキャリアテープを介して、不図示のパッケージの外部ピンに接続される。
【０００５】
【発明が解決しようとする課題】
上述した多機能チップは、外部とやり取りを行う信号の種類が多いため、チップ内に多数の外部接続用のパッドを設ける必要がある。ところが、従来のゲートアレイは、図７に示すように、チップの外周側のみにパッド領域２を形成していたため、パッドの数をあまり増やすことができなかった。このため、内部セル領域１やＩ／Ｏセル領域３に空きスペースがあっても、パッド領域２が足りないために回路を形成できないという問題があった。
【０００６】
本発明は、このような点に鑑みてなされたものであり、その目的は、外部接続用のパッドを多数形成可能な半導体装置を提供することにある。
【０００７】
本発明の一態様によれば、各種の論理回路を形成可能な内部セル領域と、外部接続用の複数のパッドが形成されるパッド領域と、前記内部セル領域と前記パッド領域との間で信号の受け渡しを行うＩ／Ｏセル領域と、を備えた半導体装置において、前記パッド領域は、前記Ｉ／Ｏセル領域の外側に形成される外部パッド領域と、前記内部セル領域と前記Ｉ／Ｏセル領域との間に形成される内部パッド領域と、を有し、前記内部パッド領域と前記内部セル領域との間で、前記内部セル領域を取り囲むように形成される電源ライン領域および接地ライン領域を有し、前記内部パッド領域内に形成される複数のパッドのうち少なくとも一部は、前記電源ライン領域または前記接地ライン領域に接続されることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の一態様によれば、各種の論理回路を形成可能な内部セル領域と、外部接続用の複数のパッドが形成されるパッド領域と、前記内部セル領域と前記パッド領域との間で信号の受け渡しを行うＩ／Ｏセル領域と、を備えた半導体装置において、前記パッド領域は、前記Ｉ／Ｏセル領域の外側に形成される外部パッド領域と、前記内部セル領域の外縁に沿って前記内部セル領域内に形成される内部パッド領域と、を有し、前記内部パッド領域と前記内部セル領域との間で、前記内部セル領域を取り囲むように形成される電源ライン領域および接地ライン領域を有し、前記内部パッド領域内に形成される複数のパッドのうち少なくとも一部は、前記電源ライン領域または前記接地ライン領域に接続されることを特徴とする半導体装置が提供される。
【０００９】
請求項１の発明では、内部セル領域とＩ／Ｏセル領域との間に内部パッド領域を設けるため、従来よりも外部接続用のパッド数を増やすことができる。
【００１０】
請求項２の発明では、内部セル領域内の空き領域に内部パッド領域を設けるため、従来よりも外部接続用のパッド数を増やすことができ、かつ、内部セル領域内の空き領域を有効活用できる。
【００１１】
請求項３の発明では、内部セル領域とＩ／Ｏセル領域とを接続する配線層を、内部パッド領域内の隣接するパッドの間に形成するため、配線層の配線長が長くなるおそれはない。
【００１３】
本発明の一態様によれば、前記内部セル領域の配線層と同じ層に、前記Ｉ／Ｏセル領域と前記内部パッド領域とを接続する配線層を形成するため、内部パッド領域専用の配線層を別に設けなくて済み、構造を簡略化できる。
【００１４】
【発明の実施の形態】
以下、本発明に係る半導体装置をゲートアレイに適用した例について、図面を参照しながら具体的に説明する。
【００１５】
（第１の実施形態）
図１はゲートアレイの第１の実施形態のレイアウト図である。図１のゲートアレイは、各種の論理回路が形成される内部セル領域１と、外部接続用のパッドと内部セル領域１との信号の受け渡しを行うＩ／Ｏセル領域３と、Ｉ／Ｏセル領域３の外側に形成される外部パッド領域２ａと、内部セル領域１とＩ／Ｏセル領域３との間に形成される内部パッド領域２ｂとを備える。
【００１６】
すなわち、図１のゲートアレイは、内部パッド領域２ｂを新たに設けた点に特徴がある。
【００１７】
図２は外部パッド領域２ａと内部パッド領域２ｂの一部を拡大した図である。図示のように、各パッド領域２には複数のパッドＰ１が所定間隔で形成され、外部パッド領域２ａ内のパッド間隔を、内部パッド領域２ｂ内のパッド間隔よりも狭くしている。外部パッド領域２ａ内に形成されるパッド間隔は、従来と同程度である。
【００１８】
また、各パッド領域２ａ，２ｂとも、Ｉ／Ｏセル領域３を介して内部セル領域１と信号のやり取りを行う。内部セル領域１とＩ／Ｏセル領域３とを接続する配線層４は、内部パッド領域２ｂ内の隣接するパッドＰ２間を通過するように形成される。
【００１９】
図１のゲートアレイをパッケージングする場合、外部パッド領域２ａと内部パッド領域２ｂは、図３のようなキャリアテープ５を介して、パッケージの外部接続端子（不図示）に接続される。
【００２０】
図４は内部パッド領域２ｂ内のパッドを主に電源端子用と接地端子用に利用する場合のゲートアレイのレイアウト図である。図４のゲートアレイは、内部セル領域１と内部パッド領域２ｂとの間に、内部セル領域１を取り囲むように、電源層（ＶDD層）６と接地層（ＶSS層）７とを形成している。また、外部パッド領域２ａの外側には、チップ単位で分割するためのダイシングライン８が形成されている。
【００２１】
図５は図４のゲートアレイの一部を拡大した図である。図示のように、内部パッド領域２ｂ内のパッドＰ２は、電源層６か接地層７のいずれかに接続されている。これらパッドＰ２はＩ／Ｏセル領域３を介して外部パッド領域２ａ内のパッドＰ１とも接続されている。
【００２２】
また、内部パッド領域２ｂ内の一部のパッドＰ２は、電源層６にも、接地層７にも接続されず、Ｉ／Ｏセル領域３を介して内部セル領域１との間で信号をやり取りするために用いられる。
【００２３】
図４の電源層６や接地層７が配線層４と短絡しないように、例えば、電源層６や接地層７の縦列は１層目に、横列は２層目に形成され、配線層４は３層目に形成される。
【００２４】
また、内部パッド領域２ｂとＩ／Ｏセル領域３とを接続する配線層４を、内部セル領域１内の配線層と同じ層（例えば、３層目）に形成すれば、内部パッド領域２ｂ用の配線層を新たに設けなくて済み、製造工程を簡略化できる。
【００２５】
このように、第１の実施形態では、Ｉ／Ｏセル領域３の外側にパッド領域２を設けるだけでなく、Ｉ／Ｏセル領域３と内部セル領域１との間にも内部パッド領域２ｂを設けるため、従来よりも外部接続用のパッドの数を増やすことができ、チップの多ピン化に容易に対応できる。また、パッドの間隔を狭くする必要がないため、製造時の信頼性が向上し、製造歩留まりが高くなる。
【００２６】
（第２の実施形態）
第２の実施形態は、内部セル領域１の一部に内部パッド領域２ｂを形成するものである。
【００２７】
図６はゲートアレイの第２の実施形態のレイアウト図である。図６のゲートアレイは、内部セル領域１とＩ／Ｏセル領域３との間に内部パッド領域２ｂを形成する点では図１と共通するが、内部パッド領域２ｂを内部セル領域１内に形成する点で図１と異なる。図６の内部パッド領域２ｂは、内部セル領域１内の外縁に沿って形成される。
【００２８】
図６のゲートアレイも、図２と同様に、外部パッド領域２ａ内のパッド間隔を、内部パッド領域２ｂ内のパッド間隔よりも狭くしており、パッドＰ１，Ｐ２と内部セル領域１とは、Ｉ／Ｏセル領域３を介して接続されている。
【００２９】
また、図６の内部パッド領域２ｂ内の各パッドを、図５と同様に、電源層や接地層に接続してもよい。
【００３０】
このように、第２の実施形態では、内部セル領域１内の空き領域を利用し、内部セル領域１の一部を用いて内部パッド領域２ｂを形成するため、Ｉ／Ｏセル領域３や外部パッド領域２ａのサイズを変更しなくて済む。
【００３１】
上述した各実施形態では、内部セル領域１の外側４方向に内部パッド領域２ｂを形成する例を説明したが、２方向あるいは１方向のみに内部パッド領域２ｂを形成してもよい。
【００３２】
また、上述した各実施形態では、内部パッド領域２ｂ内のパッド間隔を、外部パッド領域２ａ内のパッド間隔よりも広くする例を説明したが、逆に、狭くしたり、あるいは、パッド間隔を同じにしてもよい。
【００３３】
また、上述した各実施形態では、内部パッド領域２ｂを主に電源端子用および接地端子用に利用する例を説明したが、他の目的に利用してもよい。
【００３４】
【発明の効果】
以上詳細に説明したように、本発明によれば、Ｉ／Ｏセル領域の外側にパッド領域を設けるだけでなく、Ｉ／Ｏセル領域と内部セル領域との間にも内部パッド領域を設けるため、従来よりも外部接続用のパッドの数を増やすことができ、チップの多ピン化に対応できるようになる。また、パッドの間隔を狭くする必要がないため、信頼性が向上し、製造歩留まりが高くなる。
【００３５】
さらに、内部パッド領域とＩ／Ｏセル領域とを接続する配線層を、内部セル領域内の配線層と同じ層（例えば、３層目）に形成できるため、内部パッド領域用の配線層を新たに設ける必要がなくなり、製造工程を簡略化できる。
【図面の簡単な説明】
【図１】ゲートアレイの第１の実施形態のレイアウト図。
【図２】外部パッド領域と内部パッド領域の一部を拡大した図。
【図３】パッドに接続されたキャリアテープを示す図。
【図４】内部パッド領域内のパッドを主に電源／接地端子用に用いる例を示す図。
【図５】図４のゲートアレイの一部を拡大した図。
【図６】ゲートアレイの第２の実施形態のレイアウト図。
【図７】従来のゲートアレイのレイアウト図。
【符号の説明】
１ 内部セル領域
２ パッド領域
２ａ 外部パッド領域
２ｂ 内部パッド領域
３ Ｉ／Ｏセル領域
４ 配線層
Claims (4)
- 各種の論理回路を形成可能な内部セル領域と、
外部接続用の複数のパッドが形成されるパッド領域と、
前記内部セル領域と前記パッド領域との間で信号の受け渡しを行うＩ／Ｏセル領域と、
を備えた半導体装置において、
前記パッド領域は、
前記Ｉ／Ｏセル領域の外側に形成される外部パッド領域と、
前記内部セル領域と前記Ｉ／Ｏセル領域との間に形成される内部パッド領域と、を有し、
前記内部パッド領域と前記内部セル領域との間で、前記内部セル領域を取り囲むように形成される電源ライン領域および接地ライン領域を有し、
前記内部パッド領域内に形成される複数のパッドのうち少なくとも一部は、前記電源ライン領域または前記接地ライン領域に接続されることを特徴とする半導体装置。 - 各種の論理回路を形成可能な内部セル領域と、
外部接続用の複数のパッドが形成されるパッド領域と、
前記内部セル領域と前記パッド領域との間で信号の受け渡しを行うＩ／Ｏセル領域と、
を備えた半導体装置において、
前記パッド領域は、
前記Ｉ／Ｏセル領域の外側に形成される外部パッド領域と、
前記内部セル領域の外縁に沿って前記内部セル領域内に形成される内部パッド領域と、を有し、
前記内部パッド領域と前記内部セル領域との間で、前記内部セル領域を取り囲むように形成される電源ライン領域および接地ライン領域を有し、
前記内部パッド領域内に形成される複数のパッドのうち少なくとも一部は、前記電源ライン領域または前記接地ライン領域に接続されることを特徴とする半導体装置。 - 前記内部セル領域と前記Ｉ／Ｏセル領域とを接続する配線層は、前記内部パッド領域内の隣接するパッドの間を通過するように形成されることを特徴とする請求項１または２に記載の半導体装置。
- 前記内部セル領域の配線層と同じ層に、前記Ｉ／Ｏセル領域と前記内部パッド領域とを接続する配線層を形成することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03222499A JP3914649B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体装置 |
| KR1020000006143A KR100359591B1 (ko) | 1999-02-10 | 2000-02-10 | 반도체 장치 |
| TW089102217A TW445713B (en) | 1999-02-10 | 2000-02-10 | Semiconductor device |
| US09/501,242 US6287482B1 (en) | 1999-02-10 | 2000-02-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03222499A JP3914649B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体装置 |
Publications (2)
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