JP3962441B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置（ＩＣ）に係り、より詳しくは入出力セル領域に関する。
近年の半導体装置は、製造プロセス技術の進歩により高集積化が進み、半導体チップに構成できる回路の増加に応じて外部ピンの増加が要求されている。半導体装置の多ピン化を図るためには、半導体チップの周縁に沿うように配置される入出力用の外部パッドの配置ピッチを短縮することが必要である。これと同時に、外部パッドの内側において半導体チップの周縁に沿うように配置される入出力回路を構成するための入出力セル領域の幅、すなわち、入出力セル領域の配置方向における長さを短縮することが必要である。
【０００２】
【従来の技術】
ＩＣの１つの形態としてゲートアレイがある。図８は従来のＣＭＯＳゲートアレイの入出力セル領域１００を使用して構成された出力回路１０１を示す。入出力セル領域１００は４個のｎＭＯＳトランジスタ１０２及び４個のｐＭＯＳトランジスタ１０３を備えている。ＭＯＳトランジスタのゲートがｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３として示されている。
【０００３】
４つのｎＭＯＳトランジスタ１０２の３つの電極であるゲート、ソース及びドレインは入出力セル領域１００の幅方向、すなわち、複数の入出力セル領域１００の配置方向に並ぶように配置され、４個のｐＭＯＳトランジスタ１０３の３つの電極であるゲート、ソース及びドレインも入出力セル領域１００の幅方向に並ぶように配置されている。４個のｎＭＯＳトランジスタ１０２及び４個のｐＭＯＳトランジスタ１０３は入出力セル領域１００の高さ方向、すなわち、入出力セル領域１００の配置方向と直交する方向に配置されており、４個のｎＭＯＳトランジスタ１０２及び４個のｐＭＯＳトランジスタ１０３はそれぞれ対応している。
【０００４】
各ｎＭＯＳトランジスタ１０２のソース上には入出力セル領域１００の配置方向と直交する方向に金属配線層第１層のアルミニウム配線１０４が設けられている。アルミニウム配線１０４は、入出力セル領域１００の配置方向に延びかつ低電位電源（ＶSS）を供給するための金属配線層第２層のアルミニウム電源配線１０６に接続されている。各ｐＭＯＳトランジスタ１０３のソース上には入出力セル領域１００の配置方向と直交する方向に金属配線層第１層のアルミニウム配線１０５が設けられている。アルミニウム配線１０５は入出力セル領域１００の配置方向に延びかつ高電位電源（ＶDD）を供給するための金属配線層第２層のアルミニウム電源配線１０７に接続されている。それぞれ対応するｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３のドレインは、入出力セル領域１００の配置方向と直交する方向に延びる金属配線層第１層のアルミニウム配線１０８を介して図示しない外部パッドに接続されている。
【０００５】
【発明が解決しようとする課題】
ところが、上記の入出力セル領域１００では、ｎＭＯＳトランジスタ１０２のソースに低電位電源を供給するアルミニウム配線１０４、ｐＭＯＳトランジスタ１０３のソースに高電位電源を供給するアルミニウム配線１０５、対応するｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３のドレインを外部パッドに接続するためのアルミニウム配線１０８は、金属配線層第１層に設けられている。そのため、金属配線層第１層は、アルミニウム配線１０４，１０５，１０８や、ゲートコンタクト用の配線で混雑する。
【０００６】
また、対応するｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３のドレインを外部パッドに接続するためのアルミニウム配線１０８はソース上のアルミニウム配線に接触しないように避けて設ける必要があるとともに、エレクトロマイグレーション耐性を向上するためにアルミニウム配線１０８の幅Ｗ０を太くする必要がある。そのため、入出力セル領域１００の幅ＣＷ０は、第１層のアルミニウム配線１０４，１０５，１０８の配線領域を確保するために大きくなっていた。
【０００７】
その結果、１つの入出力セル領域１００当たりの配置ピッチを短縮することができず、この配置ピッチはパッドピッチに対して大きくなり、多ピン化の妨げとなっていた。
【０００８】
本発明は上記問題点を解決するためになされたものであって、その目的は、金属配線層第１層の配線領域の面積を縮小し、入出力セル領域の配置ピッチを縮小して、多ピン化を図ることができる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明では、半導体チップの外周に沿って配置された複数のパッドと、前記複数のパッドに対応し、前記半導体チップの周方向に並ぶように配置された複数の入出力セル領域と、を備えた半導体装置において、前記複数の入出力セル領域の各々は、前記半導体チップの周方向と直交する方向に並ぶように配置された複数のトランジスタを含み、前記複数のトランジスタの各々に電源を供給するための電源配線を前記半導体チップの周方向に沿って第１の配線層に設け、前記複数のトランジスタを該複数のトランジスタを含む前記入出力セル領域に対応する前記パッドに接続するための金属配線を前記第１の配線層の上方に積層された第２の配線層に設けた。
【００１０】
請求項２の発明では、前記複数のトランジスタは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを含む。
請求項３の発明では、前記金属配線は、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタの各々のドレインに接続される。
【００１１】
請求項４の発明では、前記複数のトランジスタは、ｎｐｎトランジスタとｐｎｐトランジスタとを含む。
請求項５の発明では、前記金属配線は、前記ｎｐｎトランジスタ及び前記ｐｎｐトランジスタの各々のコレクタに接続される。
請求項６の発明では、前記複数のトランジスタの各々は３つの電極を備えており、前記３つの電極は、ソース、ドレイン及びゲートである。
請求項７の発明では、前記複数のトランジスタの各々は３つの電極を備えており、前記３つの電極は、ベース、エミッタ及びコレクタである。
請求項８の発明では、前記半導体チップは、各々前記半導体チップの周方向に沿って配置され、かつ互いに積層された第１の配線層と第２の配線層とを含み、前記ｎＭＯＳトランジスタのソースに接続されている電源配線及び前記ｐＭＯＳトランジスタのソースに接続されている電源配線が前記第１の配線層に形成されており、前記ｎＭＯＳトランジスタのドレインと前記ｐＭＯＳトランジスタのドレインに共通に接続されている金属配線が前記第２の配線層に形成されている。
【００１２】
（作用）
請求項１〜８の発明によれば、各入出力セル領域の複数のトランジスタに電源を供給するための電源配線を第１の配線層に設け、各入出力セル領域と対応するパッドとを接続するための金属配線を第１の配線層の上方に積層された第２の配線層に設けることにより、第１の配線層における配線幅を縮小することができる。これにより、半導体チップの周方向に沿った入出力セル領域の幅を小さくすることができ、入出力セル領域の配置ピッチを縮小して多ピン化を図ることが可能になる。
【００１３】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１〜図３に従って説明する。
【００１４】
図１は本形態の半導体装置としてのゲートアレイ１０を示す。ゲートアレイ１０の半導体チップ１１の中央部には内部セル領域１２が形成され、この内部セル領域１２にはｐＭＯＳトランジスタ及びｎＭＯＳトランジスタよりなる公知の基本セルが多数形成されており、一又は複数の基本セルを使用して種々の論理回路が構成される。
【００１５】
半導体チップ１１の周縁寄りには複数の外部パッド１４がチップ１１の周方向に並ぶように所定のピッチをもって配置され、これらの外部パッド１４は図示しないボンディングワイヤ又はバンプによってパッケージの複数の入出力ピンと接続される。なお、パッドピッチはボンディング装置またはプローブ試験を行う試験装置の能力に基づいて決められる最小の値である。
【００１６】
複数の入出力セル領域１３は、複数の外部パッド１４と内部セル領域１２との間において半導体チップ１１の周縁に沿うように形成されている。入出力セル領域１３を使用して出力回路１５が構成される。これらの入出力セル領域１３の上方には低電位電源（ＶSS）を供給するための環状の電源配線３１，３２，３３と、高電位電源（ＶDD）を供給するための環状の複数の電源配線３４，３５，３６が設けられている。電源配線３１，３２，３３及び電源配線３４，３５，３６は金属配線層第１層に設けられている。
【００１７】
図２に示すように、入出力セル領域１３は入出力回路を構成するための複数のトランジスタとしてのｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７を備えている。本実施の形態ではｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７はそれぞれ４個ずつ設けられている。
【００１８】
それぞれ４個のｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７は、半導体チップ１１の周方向と直交する方向に並ぶように配置されている。各ｎＭＯＳトランジスタ１６はゲート１６ａ、ソース１６ｂ及びドレイン１６ｃの３つの電極を備え、これらゲート１６ａ、ソース１６ｂ及びドレイン１６ｃは半導体チップ１１の周方向と直交する方向に並ぶように設けられている。各ｐＭＯＳトランジスタ１７はゲート１７ａ、ソース１７ｂ及びドレイン１７ｃの３つの電極を備え、これらゲート１７ａ、ソース１７ｂ及びドレイン１７ｃは半導体チップ１１の周方向と直交する方向に並ぶように設けられている。
【００１９】
各ｎＭＯＳトランジスタ１６のソース１６ｂ上を通過するように前記電源配線３１，３２，３３が設けられている。ｎＭＯＳトランジスタ１６のソース１６ｂは図示しない複数のコンタクトによって電源配線３１，３２，３３に接続される。ｎＭＯＳトランジスタ１６のドレイン１６ｃ上には金属配線層第１層にアルミニウムよりなるドレイン配線２０が設けられている。ドレイン配線２０は複数のコンタクト２１によってドレイン１６ｃに接続されている。
【００２０】
また、各ｐＭＯＳトランジスタ１７のソース１７ｂ上を通過するように前記電源配線３４，３５，３６が設けられている。ｐＭＯＳトランジスタ１７のソース１７ｂは図示しない複数のコンタクトによって電源配線３４，３５，３６に接続される。ｐＭＯＳトランジスタ１７のドレイン１７ｃ上には金属配線層第１層にアルミニウムよりなるドレイン配線２３が設けられている。ドレイン配線２３は複数のコンタクト２４によってドレイン１７ｃに接続されている。
【００２１】
入出力セル領域１３上の金属配線層第２層には、入出力セル領域１３の配置方向と直交するように延びるアルミニウム配線２６が設けられている。アルミニウム配線２６は図示しないコンタクトによって前記外部パッド１４に接続される。アルミニウム配線２６はコンタクト２２によって前記ドレイン配線２０に接続されるとともに、コンタクト２５によって前記ドレイン配線２３に接続されている。従って、各ｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７のドレインは、アルミニウム配線２６を介して外部パッド１４に接続される。
【００２２】
図３は図２のＡ−Ａ断面図であり、チップ基板４１には１つのｐ型ウェル４２及び１つのｎ型ウェル４３が形成されている。ｐ型ウェル４２内にｎ+ 型のドレイン１６ｂ及びソース１６ｃが交互に形成されている。チップ基板４１上には絶縁層４３が設けられ、ドレイン１６ｂ及びソース１６ｃ間の上方にはポリシリコンよりなるゲート１６ａが設けられている。ｎ型ウェル４３内にｐ+ 型のドレイン１７ｂ及びソース１７ｃが交互に形成されている。絶縁層４３には、ドレイン１７ｂ及びソース１７ｃ間の上方にポリシリコンよりなるゲート１７ａが設けられている。さらに、金属配線層第１層には前記電源配線３１〜３３，３４〜３６が設けられるとともに、ドレイン配線２０，２３が設けられている。金属配線層第２層には前記アルミニウム配線２６が設けられている。
【００２３】
本形態はこのように構成されているので、以下の効果がある。
（１）本形態の入出力セル領域１３は、複数のｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７を半導体チップ１１の周方向と直交する方向に並ぶように配置するとともに、ｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７の３つの電極としてのゲート、ソース及びドレインを半導体チップ１１の周方向と直交する方向に並ぶように設けた。そして、ｎＭＯＳトランジスタ１６に低電位電源を供給するための電源配線３１〜３３を金属配線層第１層に設けるとともに、ｐＭＯＳトランジスタ１７に高電位電源を供給するための電源配線３４〜３６を第１層の金属配線層に設け、入出力回路１５の出力を外部パッド１４に伝達するためのアルミニウム配線２６を金属配線層第２層に設けた。そのため、各入出力セル領域１３の上方における金属配線層第１層の配線領域の幅を縮小することができ、入出力セル領域１３の配置ピッチを縮小することができる。よって、半導体チップ１１の周方向に配置される入出力セル領域１３の数が増加し、ゲートアレイ１０の多ピン化を図ることができる。
【００２４】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図４，５に従って説明する。
図４に示すように、入出力セル領域５０は入出力回路を構成するための複数のｎＭＯＳトランジスタ５１及び複数のｐＭＯＳトランジスタ５２を備えている。本実施の形態ではｎＭＯＳトランジスタ５１及びｐＭＯＳトランジスタ５２は入出力セル領域５０の配置方向（図４において左右方向）、すなわち、半導体チップの周方向においてそれぞれ２列設けられ、入出力セル領域５０の高さ方向（図４において上下方向）にそれぞれ６個ずつ設けられている。なお、図４において、ＭＯＳトランジスタのゲートがＭＯＳトランジスタとして示されている。
【００２５】
各ｎＭＯＳトランジスタ５１はゲート、ソース及びドレインの３つの電極を備え、これらゲート、ソース及びドレインは入出力セル領域５０の高さ方向に並ぶように設けられている。各ｐＭＯＳトランジスタ５２はゲート、ソース及びドレインの３つの電極を備え、これらゲート、ソース及びドレインは入出力セル領域５０の高さ方向に並ぶように設けられている。
【００２６】
各ｎＭＯＳトランジスタ５１のソース上を通過するように金属配線層第１層に低電位電源（ＶSS）を供給するための電源配線５３が設けられている。５個のｎＭＯＳトランジスタ５１のドレイン上には金属配線層第１層にアルミニウムよりなるドレイン配線５４が設けられている。ドレイン配線５４は複数のコンタクト（実線で示す）によって対応するｎＭＯＳトランジスタ５１のドレインに接続されている。また、上記５個のｎＭＯＳトランジスタ５１のゲートは金属配線層第１層に設けられた信号線５７に接続され、同信号線５７には第１の信号線５８を介して第１の信号ＩＮ１が入力される。第１の信号線５８は金属配線層第２層に設けられたアルミニウム配線５９，６０と、金属配線層第１層に設けられたアルミニウム配線６１とからなる。
【００２７】
各ｐＭＯＳトランジスタ５２のソース上を通過するように金属配線層第１層に高電位電源（ＶDD）を供給するための電源配線５５が設けられている。１０個のｐＭＯＳトランジスタ５２のドレイン上には金属配線層第１層にアルミニウムよりなるドレイン配線５６が設けられている。ドレイン配線５６は複数のコンタクト（実線で示す）によって対応するｐＭＯＳトランジスタ５２のドレインに接続されている。また、上記１０個のｐＭＯＳトランジスタ５２のゲートは金属配線層第１層に設けられた信号線６２に接続され、同信号線６２には第２の信号線６３を介して第２の信号ＩＮ２が入力される。第２の信号線６３は金属配線層第２層に設けられたアルミニウム配線からなる。
【００２８】
入出力セル領域５０において、各列上の金属配線層第２層には、入出力セル領域５０の高さ方向に延びるアルミニウム配線６４が設けられている。アルミニウム配線６４は破線で示すコンタクトによって図示しない外部パッドに接続される。アルミニウム配線６４はコンタクト（破線で示す）によって前記ドレイン配線５４，５６に接続されている。従って、各ｎＭＯＳトランジスタ５１及びｐＭＯＳトランジスタ５２のドレインは、アルミニウム配線６４を介して外部パッドに接続される。
【００２９】
図５は図４に示す入出力セル領域５０に構成された出力回路の等価回路を示す。なお、５個のｎＭＯＳトランジスタ５１は並列に接続されているため、図５においては５個のｎＭＯＳトランジスタ５１は１個にまとめて図示されている。同様に、１０個のｐＭＯＳトランジスタ５２は並列に接続されているため、図５においては１０個のｐＭＯＳトランジスタ５２も１個にまとめて図示されている。
【００３０】
本形態においても、前記第１の形態と同様の効果があるとともに、入出力セル領域５０内の第１及び第２の信号線５８，６３はその大部分が金属配線層第２層に設けられており、電源配線５３，５５の影響を受けない。
【００３１】
［第３の実施の形態］
次に、本発明の第３の実施の形態を図６，７に従って説明する。
図６に示すように、入出力セル領域７０は入出力回路を構成するための複数のトランジスタとしてのｎｐｎトランジスタ７１及びｐｎｐトランジスタ７２を備えている。
【００３２】
ｎｐｎトランジスタ７１及びｐｎｐトランジスタ７２は、入出力セル領域７０の高さ方向（図６において上下方向）、すなわち、半導体チップの周方向と直交する方向に並ぶように配置されている。ｎｐｎトランジスタ７１はベースコンタクト７１ａ、エミッタ７１ｂ及びコレクタコンタクト７１ｃの３つの電極を備える。本形態において、ベースコンタクト７１ａは３つ、エミッタ７１ｂは２つ、コレクタコンタクト７１ｃは２つ設けられている。ベースコンタクト７１ａ、エミッタ７１ｂ及びコレクタコンタクト７１ｃは入出力セル領域７０の高さ方向、すなわち、半導体チップの周方向と直交する方向に並ぶように配置されている。
【００３３】
ｐｎｐトランジスタ７２はベースコンタクト７２ａ、エミッタコンタクト７２ｂ及びコレクタ７２ｃの３つの電極を備える。本形態において、ベースコンタクト７２ａは３つ、エミッタコンタクト７２ｂは２つ、コレクタ７２ｃは２つ設けられている。ベースコンタクト７２ａ、エミッタコンタクト７２ｂ及びコレクタ７２ｃは入出力セル領域７０の高さ方向、すなわち、半導体チップの周方向と直交する方向に並ぶように配置されている。
【００３４】
ｎｐｎトランジスタ７１のエミッタ７１ｂ上を通過するように金属配線層第１層に低電位電源（ＶSS）を供給するための電源配線７５が設けられている。ｎｐｎトランジスタ７１のエミッタ７１ｂは図示しない複数のコンタクトによって電源配線７５に接続される。２つのコレクタコンタクト７１ｃの上方には金属配線層第１層にアルミニウムよりなるコレクタ配線７６が設けられている。コレクタ配線７６は複数のコンタクト７８によってコレクタコンタクト７１ｃに接続されている。３つのベースコンタクト７１ａの上方には金属配線層第１層にアルミニウムよりなるベース配線７７が設けられている。ｎｐｎトランジスタ７１のベースコンタクト７１ａは図示しない複数のコンタクトによってベース配線７７に接続される。
【００３５】
ｐｎｐトランジスタ７２のエミッタコンタクト７２ｂ上を通過するように金属配線層第１層に高電位電源（ＶDD）を供給するための電源配線８０が設けられている。ｐｎｐトランジスタ７２のエミッタコンタクト７２ｂは図示しない複数のコンタクトによって電源配線８０に接続される。２つのコレクタ７２ｃの上方には金属配線層第１層にアルミニウムよりなるコレクタ配線８１が設けられている。コレクタ配線８１は複数のコンタクト８３によってコレクタ７２ｃに接続されている。３つのベースコンタクト７２ａの上方には金属配線層第１層にアルミニウムよりなるベース配線８２が設けられている。ｐｎｐトランジスタ７２のベースコンタクト７２ａは図示しない複数のコンタクトによってベース配線８２に接続される。
【００３６】
入出力セル領域７０上の金属配線層第２層には、入出力セル領域７０の配置方向と直交するように延びるアルミニウム配線８５が設けられている。アルミニウム配線８５は図示しないコンタクトによって外部パッド８６に接続される。アルミニウム配線８５はコンタクト７９によって前記コレクタ配線７６に接続されるとともに、コンタクト８４によって前記コレクタ配線８１に接続されている。従って、ｎｐｎトランジスタ７１のコレクタ及びｐｎｐトランジスタ７２のコレクタは、アルミニウム配線８５を介して外部パッド８６に接続される。
【００３７】
図７は図６のＢ−Ｂ断面図であり、チップ基板９１にはｎ型のコレクタ領域９２内にｐ型のベース領域９３が形成されている。コレクタ領域９２にはｎ+ 型の２つのコレクタコンタクト７１ｃが形成されている。ベース領域９３内にｐ+ 型の３つのベースコンタクト７１ａとｎ+ 型のエミッタ７１ｂとが交互に形成されている。また、チップ基板９１にはｐ型のエミッタ領域９４内にｎ型のベース領域９５が形成されている。エミッタ領域９４にはｐ+ 型の２つのエミッタコンタクト７２ｂが形成されている。ベース領域９５内にｎ+ 型の３つのベースコンタクト７２ａとｐ+ 型のコレクタ７２ｃとが交互に形成されている。
【００３８】
チップ基板９１上には絶縁層９６が設けられている。絶縁層９６には、金属配線層第１層には前記電源配線７５、コレクタ配線７６、ベース配線７７、電源配線８０、コレクタ配線８１及びベース配線８２が設けられている。金属配線層第２層には前記アルミニウム配線８５が設けられている。
【００３９】
本形態はこのように構成されているので、以下の効果がある。
（１）本形態の入出力セル領域７３は、ｎｐｎトランジスタ７１及びｐｎｐトランジスタ７２を半導体チップの周方向と直交する方向に並ぶように配置するとともに、ｎｐｎトランジスタ７１及びｐｎｐトランジスタ７２の３つの電極としてのベース、エミッタ及びコレクタを半導体チップの周方向と直交する方向に並ぶように設けた。そして、ｎｐｎトランジスタ７１に低電位電源を供給するための電源配線７５を金属配線層第１層に設けるとともに、ｐｎｐトランジスタ７２に高電位電源を供給するための電源配線８０を第１層の金属配線層に設け、入出力回路の出力を外部パッド８６に伝達するためのアルミニウム配線８５を金属配線層第２層に設けた。そのため、入出力セル領域７０の上方における金属配線層第１層の配線領域の幅を縮小することができ、入出力セル領域７０の配置ピッチを縮小することができる。よって、半導体チップの周方向に配置される入出力セル領域７０の数が増加し、ゲートアレイの多ピン化を図ることができる。
【００４０】
なお、本発明は次のように任意に変更して具体化することも可能である。
（１）ｐＭＯＳトランジスタ又はｎＭＯＳトランジスタのみを備えたＭＯＳトランジスタ構成の入出力セル領域を備えた半導体装置に具体化してもよい。この場合にも、上記各実施の形態と同様の効果がある。
【００４１】
（２）ｐｎｐトランジスタ又はｎｐｎトランジスタのみを備えたバイポーラトランジスタ構成の入出力セル領域を備えた半導体装置に具体化してもよい。この場合にも、上記各実施の形態と同様の効果がある。
【００４２】
（３）上記各形態では半導体装置としてのゲートアレイ１０に具体化したが、複数の入出力セル領域が半導体チップの周縁に沿うように配置される形態の他のすべての半導体装置に具体化してもよい。
【００４３】
【発明の効果】
以上詳述したように、本発明は、金属配線層第１層の配線領域の面積を縮小し、入出力セル領域の配置ピッチを縮小して、多ピン化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体装置を示すレイアウト図
【図２】第１の実施の形態の入出力セル領域の一例を示す平面図
【図３】図２のＡ−Ａ線における断面図
【図４】第２の実施の形態の入出力セル領域の平面図
【図５】図４の出力回路の回路図
【図６】第３の実施の形態の入出力セル領域を示す平面図
【図７】図６のＢ−Ｂ線における断面図
【図８】従来の入出力セル領域を示す平面図
【符号の説明】
１３，５０，７０ 入出力セル領域
１５ 入出力回路
１６，５１ ｎＭＯＳトランジスタ
１７，５２ ｐＭＯＳトランジスタ
７１ ｎｐｎトランジスタ
７２ ｐｎｐトランジスタ
【発明の属する技術分野】
本発明は半導体装置（ＩＣ）に係り、より詳しくは入出力セル領域に関する。
近年の半導体装置は、製造プロセス技術の進歩により高集積化が進み、半導体チップに構成できる回路の増加に応じて外部ピンの増加が要求されている。半導体装置の多ピン化を図るためには、半導体チップの周縁に沿うように配置される入出力用の外部パッドの配置ピッチを短縮することが必要である。これと同時に、外部パッドの内側において半導体チップの周縁に沿うように配置される入出力回路を構成するための入出力セル領域の幅、すなわち、入出力セル領域の配置方向における長さを短縮することが必要である。
【０００２】
【従来の技術】
ＩＣの１つの形態としてゲートアレイがある。図８は従来のＣＭＯＳゲートアレイの入出力セル領域１００を使用して構成された出力回路１０１を示す。入出力セル領域１００は４個のｎＭＯＳトランジスタ１０２及び４個のｐＭＯＳトランジスタ１０３を備えている。ＭＯＳトランジスタのゲートがｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３として示されている。
【０００３】
４つのｎＭＯＳトランジスタ１０２の３つの電極であるゲート、ソース及びドレインは入出力セル領域１００の幅方向、すなわち、複数の入出力セル領域１００の配置方向に並ぶように配置され、４個のｐＭＯＳトランジスタ１０３の３つの電極であるゲート、ソース及びドレインも入出力セル領域１００の幅方向に並ぶように配置されている。４個のｎＭＯＳトランジスタ１０２及び４個のｐＭＯＳトランジスタ１０３は入出力セル領域１００の高さ方向、すなわち、入出力セル領域１００の配置方向と直交する方向に配置されており、４個のｎＭＯＳトランジスタ１０２及び４個のｐＭＯＳトランジスタ１０３はそれぞれ対応している。
【０００４】
各ｎＭＯＳトランジスタ１０２のソース上には入出力セル領域１００の配置方向と直交する方向に金属配線層第１層のアルミニウム配線１０４が設けられている。アルミニウム配線１０４は、入出力セル領域１００の配置方向に延びかつ低電位電源（ＶSS）を供給するための金属配線層第２層のアルミニウム電源配線１０６に接続されている。各ｐＭＯＳトランジスタ１０３のソース上には入出力セル領域１００の配置方向と直交する方向に金属配線層第１層のアルミニウム配線１０５が設けられている。アルミニウム配線１０５は入出力セル領域１００の配置方向に延びかつ高電位電源（ＶDD）を供給するための金属配線層第２層のアルミニウム電源配線１０７に接続されている。それぞれ対応するｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３のドレインは、入出力セル領域１００の配置方向と直交する方向に延びる金属配線層第１層のアルミニウム配線１０８を介して図示しない外部パッドに接続されている。
【０００５】
【発明が解決しようとする課題】
ところが、上記の入出力セル領域１００では、ｎＭＯＳトランジスタ１０２のソースに低電位電源を供給するアルミニウム配線１０４、ｐＭＯＳトランジスタ１０３のソースに高電位電源を供給するアルミニウム配線１０５、対応するｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３のドレインを外部パッドに接続するためのアルミニウム配線１０８は、金属配線層第１層に設けられている。そのため、金属配線層第１層は、アルミニウム配線１０４，１０５，１０８や、ゲートコンタクト用の配線で混雑する。
【０００６】
また、対応するｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３のドレインを外部パッドに接続するためのアルミニウム配線１０８はソース上のアルミニウム配線に接触しないように避けて設ける必要があるとともに、エレクトロマイグレーション耐性を向上するためにアルミニウム配線１０８の幅Ｗ０を太くする必要がある。そのため、入出力セル領域１００の幅ＣＷ０は、第１層のアルミニウム配線１０４，１０５，１０８の配線領域を確保するために大きくなっていた。
【０００７】
その結果、１つの入出力セル領域１００当たりの配置ピッチを短縮することができず、この配置ピッチはパッドピッチに対して大きくなり、多ピン化の妨げとなっていた。
【０００８】
本発明は上記問題点を解決するためになされたものであって、その目的は、金属配線層第１層の配線領域の面積を縮小し、入出力セル領域の配置ピッチを縮小して、多ピン化を図ることができる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明では、半導体チップの外周に沿って配置された複数のパッドと、前記複数のパッドに対応し、前記半導体チップの周方向に並ぶように配置された複数の入出力セル領域と、を備えた半導体装置において、前記複数の入出力セル領域の各々は、前記半導体チップの周方向と直交する方向に並ぶように配置された複数のトランジスタを含み、前記複数のトランジスタの各々に電源を供給するための電源配線を前記半導体チップの周方向に沿って第１の配線層に設け、前記複数のトランジスタを該複数のトランジスタを含む前記入出力セル領域に対応する前記パッドに接続するための金属配線を前記第１の配線層の上方に積層された第２の配線層に設けた。
【００１０】
請求項２の発明では、前記複数のトランジスタは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを含む。
請求項３の発明では、前記金属配線は、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタの各々のドレインに接続される。
【００１１】
請求項４の発明では、前記複数のトランジスタは、ｎｐｎトランジスタとｐｎｐトランジスタとを含む。
請求項５の発明では、前記金属配線は、前記ｎｐｎトランジスタ及び前記ｐｎｐトランジスタの各々のコレクタに接続される。
請求項６の発明では、前記複数のトランジスタの各々は３つの電極を備えており、前記３つの電極は、ソース、ドレイン及びゲートである。
請求項７の発明では、前記複数のトランジスタの各々は３つの電極を備えており、前記３つの電極は、ベース、エミッタ及びコレクタである。
請求項８の発明では、前記半導体チップは、各々前記半導体チップの周方向に沿って配置され、かつ互いに積層された第１の配線層と第２の配線層とを含み、前記ｎＭＯＳトランジスタのソースに接続されている電源配線及び前記ｐＭＯＳトランジスタのソースに接続されている電源配線が前記第１の配線層に形成されており、前記ｎＭＯＳトランジスタのドレインと前記ｐＭＯＳトランジスタのドレインに共通に接続されている金属配線が前記第２の配線層に形成されている。
【００１２】
（作用）
請求項１〜８の発明によれば、各入出力セル領域の複数のトランジスタに電源を供給するための電源配線を第１の配線層に設け、各入出力セル領域と対応するパッドとを接続するための金属配線を第１の配線層の上方に積層された第２の配線層に設けることにより、第１の配線層における配線幅を縮小することができる。これにより、半導体チップの周方向に沿った入出力セル領域の幅を小さくすることができ、入出力セル領域の配置ピッチを縮小して多ピン化を図ることが可能になる。
【００１３】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１〜図３に従って説明する。
【００１４】
図１は本形態の半導体装置としてのゲートアレイ１０を示す。ゲートアレイ１０の半導体チップ１１の中央部には内部セル領域１２が形成され、この内部セル領域１２にはｐＭＯＳトランジスタ及びｎＭＯＳトランジスタよりなる公知の基本セルが多数形成されており、一又は複数の基本セルを使用して種々の論理回路が構成される。
【００１５】
半導体チップ１１の周縁寄りには複数の外部パッド１４がチップ１１の周方向に並ぶように所定のピッチをもって配置され、これらの外部パッド１４は図示しないボンディングワイヤ又はバンプによってパッケージの複数の入出力ピンと接続される。なお、パッドピッチはボンディング装置またはプローブ試験を行う試験装置の能力に基づいて決められる最小の値である。
【００１６】
複数の入出力セル領域１３は、複数の外部パッド１４と内部セル領域１２との間において半導体チップ１１の周縁に沿うように形成されている。入出力セル領域１３を使用して出力回路１５が構成される。これらの入出力セル領域１３の上方には低電位電源（ＶSS）を供給するための環状の電源配線３１，３２，３３と、高電位電源（ＶDD）を供給するための環状の複数の電源配線３４，３５，３６が設けられている。電源配線３１，３２，３３及び電源配線３４，３５，３６は金属配線層第１層に設けられている。
【００１７】
図２に示すように、入出力セル領域１３は入出力回路を構成するための複数のトランジスタとしてのｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７を備えている。本実施の形態ではｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７はそれぞれ４個ずつ設けられている。
【００１８】
それぞれ４個のｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７は、半導体チップ１１の周方向と直交する方向に並ぶように配置されている。各ｎＭＯＳトランジスタ１６はゲート１６ａ、ソース１６ｂ及びドレイン１６ｃの３つの電極を備え、これらゲート１６ａ、ソース１６ｂ及びドレイン１６ｃは半導体チップ１１の周方向と直交する方向に並ぶように設けられている。各ｐＭＯＳトランジスタ１７はゲート１７ａ、ソース１７ｂ及びドレイン１７ｃの３つの電極を備え、これらゲート１７ａ、ソース１７ｂ及びドレイン１７ｃは半導体チップ１１の周方向と直交する方向に並ぶように設けられている。
【００１９】
各ｎＭＯＳトランジスタ１６のソース１６ｂ上を通過するように前記電源配線３１，３２，３３が設けられている。ｎＭＯＳトランジスタ１６のソース１６ｂは図示しない複数のコンタクトによって電源配線３１，３２，３３に接続される。ｎＭＯＳトランジスタ１６のドレイン１６ｃ上には金属配線層第１層にアルミニウムよりなるドレイン配線２０が設けられている。ドレイン配線２０は複数のコンタクト２１によってドレイン１６ｃに接続されている。
【００２０】
また、各ｐＭＯＳトランジスタ１７のソース１７ｂ上を通過するように前記電源配線３４，３５，３６が設けられている。ｐＭＯＳトランジスタ１７のソース１７ｂは図示しない複数のコンタクトによって電源配線３４，３５，３６に接続される。ｐＭＯＳトランジスタ１７のドレイン１７ｃ上には金属配線層第１層にアルミニウムよりなるドレイン配線２３が設けられている。ドレイン配線２３は複数のコンタクト２４によってドレイン１７ｃに接続されている。
【００２１】
入出力セル領域１３上の金属配線層第２層には、入出力セル領域１３の配置方向と直交するように延びるアルミニウム配線２６が設けられている。アルミニウム配線２６は図示しないコンタクトによって前記外部パッド１４に接続される。アルミニウム配線２６はコンタクト２２によって前記ドレイン配線２０に接続されるとともに、コンタクト２５によって前記ドレイン配線２３に接続されている。従って、各ｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７のドレインは、アルミニウム配線２６を介して外部パッド１４に接続される。
【００２２】
図３は図２のＡ−Ａ断面図であり、チップ基板４１には１つのｐ型ウェル４２及び１つのｎ型ウェル４３が形成されている。ｐ型ウェル４２内にｎ+ 型のドレイン１６ｂ及びソース１６ｃが交互に形成されている。チップ基板４１上には絶縁層４３が設けられ、ドレイン１６ｂ及びソース１６ｃ間の上方にはポリシリコンよりなるゲート１６ａが設けられている。ｎ型ウェル４３内にｐ+ 型のドレイン１７ｂ及びソース１７ｃが交互に形成されている。絶縁層４３には、ドレイン１７ｂ及びソース１７ｃ間の上方にポリシリコンよりなるゲート１７ａが設けられている。さらに、金属配線層第１層には前記電源配線３１〜３３，３４〜３６が設けられるとともに、ドレイン配線２０，２３が設けられている。金属配線層第２層には前記アルミニウム配線２６が設けられている。
【００２３】
本形態はこのように構成されているので、以下の効果がある。
（１）本形態の入出力セル領域１３は、複数のｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７を半導体チップ１１の周方向と直交する方向に並ぶように配置するとともに、ｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ１７の３つの電極としてのゲート、ソース及びドレインを半導体チップ１１の周方向と直交する方向に並ぶように設けた。そして、ｎＭＯＳトランジスタ１６に低電位電源を供給するための電源配線３１〜３３を金属配線層第１層に設けるとともに、ｐＭＯＳトランジスタ１７に高電位電源を供給するための電源配線３４〜３６を第１層の金属配線層に設け、入出力回路１５の出力を外部パッド１４に伝達するためのアルミニウム配線２６を金属配線層第２層に設けた。そのため、各入出力セル領域１３の上方における金属配線層第１層の配線領域の幅を縮小することができ、入出力セル領域１３の配置ピッチを縮小することができる。よって、半導体チップ１１の周方向に配置される入出力セル領域１３の数が増加し、ゲートアレイ１０の多ピン化を図ることができる。
【００２４】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図４，５に従って説明する。
図４に示すように、入出力セル領域５０は入出力回路を構成するための複数のｎＭＯＳトランジスタ５１及び複数のｐＭＯＳトランジスタ５２を備えている。本実施の形態ではｎＭＯＳトランジスタ５１及びｐＭＯＳトランジスタ５２は入出力セル領域５０の配置方向（図４において左右方向）、すなわち、半導体チップの周方向においてそれぞれ２列設けられ、入出力セル領域５０の高さ方向（図４において上下方向）にそれぞれ６個ずつ設けられている。なお、図４において、ＭＯＳトランジスタのゲートがＭＯＳトランジスタとして示されている。
【００２５】
各ｎＭＯＳトランジスタ５１はゲート、ソース及びドレインの３つの電極を備え、これらゲート、ソース及びドレインは入出力セル領域５０の高さ方向に並ぶように設けられている。各ｐＭＯＳトランジスタ５２はゲート、ソース及びドレインの３つの電極を備え、これらゲート、ソース及びドレインは入出力セル領域５０の高さ方向に並ぶように設けられている。
【００２６】
各ｎＭＯＳトランジスタ５１のソース上を通過するように金属配線層第１層に低電位電源（ＶSS）を供給するための電源配線５３が設けられている。５個のｎＭＯＳトランジスタ５１のドレイン上には金属配線層第１層にアルミニウムよりなるドレイン配線５４が設けられている。ドレイン配線５４は複数のコンタクト（実線で示す）によって対応するｎＭＯＳトランジスタ５１のドレインに接続されている。また、上記５個のｎＭＯＳトランジスタ５１のゲートは金属配線層第１層に設けられた信号線５７に接続され、同信号線５７には第１の信号線５８を介して第１の信号ＩＮ１が入力される。第１の信号線５８は金属配線層第２層に設けられたアルミニウム配線５９，６０と、金属配線層第１層に設けられたアルミニウム配線６１とからなる。
【００２７】
各ｐＭＯＳトランジスタ５２のソース上を通過するように金属配線層第１層に高電位電源（ＶDD）を供給するための電源配線５５が設けられている。１０個のｐＭＯＳトランジスタ５２のドレイン上には金属配線層第１層にアルミニウムよりなるドレイン配線５６が設けられている。ドレイン配線５６は複数のコンタクト（実線で示す）によって対応するｐＭＯＳトランジスタ５２のドレインに接続されている。また、上記１０個のｐＭＯＳトランジスタ５２のゲートは金属配線層第１層に設けられた信号線６２に接続され、同信号線６２には第２の信号線６３を介して第２の信号ＩＮ２が入力される。第２の信号線６３は金属配線層第２層に設けられたアルミニウム配線からなる。
【００２８】
入出力セル領域５０において、各列上の金属配線層第２層には、入出力セル領域５０の高さ方向に延びるアルミニウム配線６４が設けられている。アルミニウム配線６４は破線で示すコンタクトによって図示しない外部パッドに接続される。アルミニウム配線６４はコンタクト（破線で示す）によって前記ドレイン配線５４，５６に接続されている。従って、各ｎＭＯＳトランジスタ５１及びｐＭＯＳトランジスタ５２のドレインは、アルミニウム配線６４を介して外部パッドに接続される。
【００２９】
図５は図４に示す入出力セル領域５０に構成された出力回路の等価回路を示す。なお、５個のｎＭＯＳトランジスタ５１は並列に接続されているため、図５においては５個のｎＭＯＳトランジスタ５１は１個にまとめて図示されている。同様に、１０個のｐＭＯＳトランジスタ５２は並列に接続されているため、図５においては１０個のｐＭＯＳトランジスタ５２も１個にまとめて図示されている。
【００３０】
本形態においても、前記第１の形態と同様の効果があるとともに、入出力セル領域５０内の第１及び第２の信号線５８，６３はその大部分が金属配線層第２層に設けられており、電源配線５３，５５の影響を受けない。
【００３１】
［第３の実施の形態］
次に、本発明の第３の実施の形態を図６，７に従って説明する。
図６に示すように、入出力セル領域７０は入出力回路を構成するための複数のトランジスタとしてのｎｐｎトランジスタ７１及びｐｎｐトランジスタ７２を備えている。
【００３２】
ｎｐｎトランジスタ７１及びｐｎｐトランジスタ７２は、入出力セル領域７０の高さ方向（図６において上下方向）、すなわち、半導体チップの周方向と直交する方向に並ぶように配置されている。ｎｐｎトランジスタ７１はベースコンタクト７１ａ、エミッタ７１ｂ及びコレクタコンタクト７１ｃの３つの電極を備える。本形態において、ベースコンタクト７１ａは３つ、エミッタ７１ｂは２つ、コレクタコンタクト７１ｃは２つ設けられている。ベースコンタクト７１ａ、エミッタ７１ｂ及びコレクタコンタクト７１ｃは入出力セル領域７０の高さ方向、すなわち、半導体チップの周方向と直交する方向に並ぶように配置されている。
【００３３】
ｐｎｐトランジスタ７２はベースコンタクト７２ａ、エミッタコンタクト７２ｂ及びコレクタ７２ｃの３つの電極を備える。本形態において、ベースコンタクト７２ａは３つ、エミッタコンタクト７２ｂは２つ、コレクタ７２ｃは２つ設けられている。ベースコンタクト７２ａ、エミッタコンタクト７２ｂ及びコレクタ７２ｃは入出力セル領域７０の高さ方向、すなわち、半導体チップの周方向と直交する方向に並ぶように配置されている。
【００３４】
ｎｐｎトランジスタ７１のエミッタ７１ｂ上を通過するように金属配線層第１層に低電位電源（ＶSS）を供給するための電源配線７５が設けられている。ｎｐｎトランジスタ７１のエミッタ７１ｂは図示しない複数のコンタクトによって電源配線７５に接続される。２つのコレクタコンタクト７１ｃの上方には金属配線層第１層にアルミニウムよりなるコレクタ配線７６が設けられている。コレクタ配線７６は複数のコンタクト７８によってコレクタコンタクト７１ｃに接続されている。３つのベースコンタクト７１ａの上方には金属配線層第１層にアルミニウムよりなるベース配線７７が設けられている。ｎｐｎトランジスタ７１のベースコンタクト７１ａは図示しない複数のコンタクトによってベース配線７７に接続される。
【００３５】
ｐｎｐトランジスタ７２のエミッタコンタクト７２ｂ上を通過するように金属配線層第１層に高電位電源（ＶDD）を供給するための電源配線８０が設けられている。ｐｎｐトランジスタ７２のエミッタコンタクト７２ｂは図示しない複数のコンタクトによって電源配線８０に接続される。２つのコレクタ７２ｃの上方には金属配線層第１層にアルミニウムよりなるコレクタ配線８１が設けられている。コレクタ配線８１は複数のコンタクト８３によってコレクタ７２ｃに接続されている。３つのベースコンタクト７２ａの上方には金属配線層第１層にアルミニウムよりなるベース配線８２が設けられている。ｐｎｐトランジスタ７２のベースコンタクト７２ａは図示しない複数のコンタクトによってベース配線８２に接続される。
【００３６】
入出力セル領域７０上の金属配線層第２層には、入出力セル領域７０の配置方向と直交するように延びるアルミニウム配線８５が設けられている。アルミニウム配線８５は図示しないコンタクトによって外部パッド８６に接続される。アルミニウム配線８５はコンタクト７９によって前記コレクタ配線７６に接続されるとともに、コンタクト８４によって前記コレクタ配線８１に接続されている。従って、ｎｐｎトランジスタ７１のコレクタ及びｐｎｐトランジスタ７２のコレクタは、アルミニウム配線８５を介して外部パッド８６に接続される。
【００３７】
図７は図６のＢ−Ｂ断面図であり、チップ基板９１にはｎ型のコレクタ領域９２内にｐ型のベース領域９３が形成されている。コレクタ領域９２にはｎ+ 型の２つのコレクタコンタクト７１ｃが形成されている。ベース領域９３内にｐ+ 型の３つのベースコンタクト７１ａとｎ+ 型のエミッタ７１ｂとが交互に形成されている。また、チップ基板９１にはｐ型のエミッタ領域９４内にｎ型のベース領域９５が形成されている。エミッタ領域９４にはｐ+ 型の２つのエミッタコンタクト７２ｂが形成されている。ベース領域９５内にｎ+ 型の３つのベースコンタクト７２ａとｐ+ 型のコレクタ７２ｃとが交互に形成されている。
【００３８】
チップ基板９１上には絶縁層９６が設けられている。絶縁層９６には、金属配線層第１層には前記電源配線７５、コレクタ配線７６、ベース配線７７、電源配線８０、コレクタ配線８１及びベース配線８２が設けられている。金属配線層第２層には前記アルミニウム配線８５が設けられている。
【００３９】
本形態はこのように構成されているので、以下の効果がある。
（１）本形態の入出力セル領域７３は、ｎｐｎトランジスタ７１及びｐｎｐトランジスタ７２を半導体チップの周方向と直交する方向に並ぶように配置するとともに、ｎｐｎトランジスタ７１及びｐｎｐトランジスタ７２の３つの電極としてのベース、エミッタ及びコレクタを半導体チップの周方向と直交する方向に並ぶように設けた。そして、ｎｐｎトランジスタ７１に低電位電源を供給するための電源配線７５を金属配線層第１層に設けるとともに、ｐｎｐトランジスタ７２に高電位電源を供給するための電源配線８０を第１層の金属配線層に設け、入出力回路の出力を外部パッド８６に伝達するためのアルミニウム配線８５を金属配線層第２層に設けた。そのため、入出力セル領域７０の上方における金属配線層第１層の配線領域の幅を縮小することができ、入出力セル領域７０の配置ピッチを縮小することができる。よって、半導体チップの周方向に配置される入出力セル領域７０の数が増加し、ゲートアレイの多ピン化を図ることができる。
【００４０】
なお、本発明は次のように任意に変更して具体化することも可能である。
（１）ｐＭＯＳトランジスタ又はｎＭＯＳトランジスタのみを備えたＭＯＳトランジスタ構成の入出力セル領域を備えた半導体装置に具体化してもよい。この場合にも、上記各実施の形態と同様の効果がある。
【００４１】
（２）ｐｎｐトランジスタ又はｎｐｎトランジスタのみを備えたバイポーラトランジスタ構成の入出力セル領域を備えた半導体装置に具体化してもよい。この場合にも、上記各実施の形態と同様の効果がある。
【００４２】
（３）上記各形態では半導体装置としてのゲートアレイ１０に具体化したが、複数の入出力セル領域が半導体チップの周縁に沿うように配置される形態の他のすべての半導体装置に具体化してもよい。
【００４３】
【発明の効果】
以上詳述したように、本発明は、金属配線層第１層の配線領域の面積を縮小し、入出力セル領域の配置ピッチを縮小して、多ピン化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体装置を示すレイアウト図
【図２】第１の実施の形態の入出力セル領域の一例を示す平面図
【図３】図２のＡ−Ａ線における断面図
【図４】第２の実施の形態の入出力セル領域の平面図
【図５】図４の出力回路の回路図
【図６】第３の実施の形態の入出力セル領域を示す平面図
【図７】図６のＢ−Ｂ線における断面図
【図８】従来の入出力セル領域を示す平面図
【符号の説明】
１３，５０，７０ 入出力セル領域
１５ 入出力回路
１６，５１ ｎＭＯＳトランジスタ
１７，５２ ｐＭＯＳトランジスタ
７１ ｎｐｎトランジスタ
７２ ｐｎｐトランジスタ
Claims (8)
- 半導体チップの外周に沿って配置された複数のパッドと、
前記複数のパッドに対応し、前記半導体チップの周方向に並ぶように配置された複数の入出力セル領域と、
を備えた半導体装置において、
前記複数の入出力セル領域の各々は、前記半導体チップの周方向と直交する方向に並ぶように配置された複数のトランジスタを含み、
前記複数のトランジスタの各々に電源を供給するための電源配線を前記半導体チップの周方向に沿って第１の配線層に設け、
前記複数のトランジスタを該複数のトランジスタを含む前記入出力セル領域に対応する前記パッドに接続するための金属配線を前記第１の配線層の上方に積層された第２の配線層に設けた、
ことを特徴とする半導体装置。 - 前記複数のトランジスタは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを含む、
ことを特徴とする請求項１に記載の半導体装置。 - 前記金属配線は、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタの各々のドレインに接続される、
ことを特徴とする請求項２に記載の半導体装置。 - 前記複数のトランジスタは、ｎｐｎトランジスタとｐｎｐトランジスタとを含む、
ことを特徴とする請求項１に記載の半導体装置。 - 前記金属配線は、前記ｎｐｎトランジスタ及び前記ｐｎｐトランジスタの各々のコレクタに接続される、
ことを特徴とする請求項４に記載の半導体装置。 - 前記複数のトランジスタの各々は３つの電極を備えており、
前記３つの電極は、ソース、ドレイン及びゲートである、
ことを特徴とする請求項１に記載の半導体装置。 - 前記複数のトランジスタの各々は３つの電極を備えており、
前記３つの電極は、ベース、エミッタ及びコレクタである、
ことを特徴とする請求項１に記載の半導体装置。 - 前記半導体チップは、各々前記半導体チップの周方向に沿って配置され、かつ互いに積層された第１の配線層と第２の配線層とを含み、
前記ｎＭＯＳトランジスタのソースに接続されている電源配線及び前記ｐＭＯＳトランジスタのソースに接続されている電源配線が前記第１の配線層に形成されており、
前記ｎＭＯＳトランジスタのドレインと前記ｐＭＯＳトランジスタのドレインに共通に接続されている金属配線が前記第２の配線層に形成されている、
ことを特徴とする請求項２に記載の半導体装置。
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