JPS6329543A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、マスタス
ライス方式を採用する半導体集積回路装置に適用して有
効な技術に関するものである。

〔従来の技術〕

マスクスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの記憶機能、論理機
能を形成することができる。

マスタウェーハは、一つ又は複数の半導体素子によって
形成された基本セルを、第１方向に複数配置して基本セ
ル列を構成している。基本セルは、例えば、ｐチャネル
ＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴとからなる相補
型ＭＩＳＦＥＴで構成される。基本セル列は、配線領域
を介在させ５行方向に所定の間隔で複数構成されている
。この種のマスタスライス方式を採用する半導体集積回
路装置は、ユーザからの依頼に対し短時間で製品を完成
させることができる特徴がある。

マスタスライス方式を採用する半導体集積回路装置では
、予じめ基本セルを全面に敷き詰めた敷詰方式（埋込方
式）を採用する傾向にある。敷詰方式は、所定の基本セ
ル若しくは基本セル列を論理回路や記憶回路として使用
すると共に、必要に応じてそれを配線領域として使用す
ることができる。

この敷詰方式は、高い面積の使用効率を得ることができ
る。特に、ＲＯＭ、ＲＡＭ等を有する半導体集積回路装
置において、敷詰方式は、基本セル内の配線だけで回路
間（メモリセル間）を接続することができる。つまり、
敷詰方式は、配線長を短くしてＲＯＭ、ＲＡＭ等をブロ
ック的に凝縮すると共に、配線領域の面積を縮小し、極
めて高い面積の使用効率を得るこができる。

この種の半導体集積回路装置には、周辺部（チップ周辺
部）に延在する電源電圧及び基準電圧用配線とは別に、
中央部（チップ中央部）に電源補強用配線を延在させて
いる。電源補強用配線は、ｔ′ｇ電圧補強用配線と基′
ｆＰ４電圧補強用配線とを一組として構成されている。

この電ＷＸ電圧、基準電圧補強用配線の夫々は、基本セ
ル列上を列方向に延在する電源電圧及び基準電圧用配線
と交差する行方向に延在し、それよりも太い配線幅で構
成されている。基本セル列上を延在する電源電圧及び基
準電圧用配線は、第１層目の配線形成工程（例えば、ア
ルミニウム配線）で形成される。電源電圧及び基１１！
電圧補強用配線は、第２Ｍ１目の配線形成工ＴＪｊ１．
（例えば、アルミニウム配線）で形成される。

このように構成される電源電圧及び基＊電圧補強用配線
は、基本セル列上を延在する電源電圧、基＄電圧用配線
の夫々の配線長を縮小することができる。電源電圧及び
基準電圧補強用配線は、前記基本セル上を延在する電ｇ
電圧、基準電圧用配線の夫々に生じるマイグレーション
を低減して断線不良を防止することができる。つまり、
電ｇ電圧。

基準電圧補強用配線の夫々は、前記基本セル列上を延在
する電ｇ電圧、基準電圧用配線の夫々の電流密度を低減
することができる。

なお、電源補強用配線を有するマスタスライス方式を採
用する半導体集積回路装置については、例えば、特願昭
５９−１２１７５８号に記載されている。

〔発明が解決しようとする問題点〕

本発明者は、かかる技術における検討の結果、次の問題
点が生じることを見出した。

前述の半導体集積回路装置では、電源補強用配線で規定
される領域内に、ブロック的に凝縮して論理回路や記憶
回路を配置する手法を採用している。この手法は、基本
セル間若しくは論理回路や記憶回路間を接続する配線の
配線長を短くし、配線の引き回しに要する面積を縮小し
て面積の使用効率を高くすることができる。

しかしながら、前記手法は、＠源電圧、基＄電圧補強用
配線の両側に配置される夫々の基本セル列（配線領域で
ないアクティブな領域）を段違いに配置する場合が多く
なる。つまり、前記両側に配置される夫々の基本セル列
は、同一列方向に配置されない場合が多くなる。一方、
−側の基本セル列上を延在する電源電圧若しくは基準電
圧用配線は、他側の基本セル列とを延在する？１１′Ｆ
Ａ電圧若しくは基４電圧用配線と交互に入り込むように
行方向に配置され、電源電圧若しくは基準電圧補強用配
線に接続されている。このため、前記段違いに配置され
た基本セル列の夫々の基本セル間は、電ｇ電圧及び基準
電圧補強用配線を交差して接続することができない。す
なわち、基本セル間は、電源な圧若しくは基＄電圧補強
用配線に接触するので、第２層目の配線形成工程で接続
することができない。また、基本セル間は、前記電ｇ１
！圧若しくは基準電圧用配線が交互に入り込むように行
方向に配置されており、それに接触するので、第１層目
の配線形成工程で接続することができない。

つまり、電源電圧、基準電圧補強用配線下を行方向に延
在する配！（ベンド用配ＬＡ）を形成することができな
い。したがって、前記段違いに配置された基本セル列の
夫々の基本セル間は、電源電圧。

基４？！電圧補強用配線を迂回して接続しなくてはなら
ないので、面積の使用効率が低くなり、高集積化が図れ
ない問題を生じる。

本発明の目的は、マスクスライス方式を採用する半導体
集積回路装置において、面積の使用効率を高め、高集積
化を図ることが可能な技術を提供することにある。

本発明の他の目的は、マスタスライス方式を採用する半
導体集積回路装置において、段違いに配置された基本セ
ル列の基本セル間を、電源補強用配線と交差する配線で
接続することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、次のとおりである。

基本セルを第１方向及び第２方向に複数敷き詰め、かつ
電源補強用配線を有する、マスタスライス方式を採用す
る半導体集積回路装置において。

前記電源補強用配線を、第１固定電位が印加された第１
電源補強用配線と、この第１電源補強用配線の両側部に
夫々延在し、かつ第１固定電位と異なる第２固定電位が
印加された第２電源補強用配線とで構成したことを特徴
とする。

〔作　用〕

上記した手段によれば、前、記第１電源補強用配線下に
、それと同一方向に延在し、かつ電源補強用配線の両側
に配置される基本セル間を接続する配線を通す配線領域
を形成することができるので、前記基本セル間を接続す
る配線の引き回しをなくし、面積の使用効率を高めて高
集積化を図ることができる。

以下１本発明の構成について、一実施例とともに説明す
る。

なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

〔実施例！〕

本発明の実施例１であるマスクスライス方式を採用する
半導体集積回路装置を第１図（概略平面図）で示す。

第１図に示すように、マスタスライス方式を採用する半
導体集積回路装置１の周辺部には、外部端子（ボンディ
ングバット）２、入出力バノファ回路３の夫々が複数配
にさ九ている。また、半導体集積回路装置１の周辺部で
あって、入出力バノファ回路３上には、Ｔｉｇ電圧用配
線（Ｖｃｃ）４、基１′！！電圧用配線（Ｖｓｓ）５が
夫々延在している。電源電圧用配線４は、例えば回路の
動作電圧５　［ＶＥが印加されている。基準電圧用配線
５は１例えば回路の接地電位ＯＥＶ］が印加されている
。

半導体集積回路装置１の中央部には１列方向に所定の間
隔で配置され、行方向に延在する曳数の電源補強用配線
６が設けられている。電源補強用配線６は、後に詳述す
るが、電源電圧補強用配線（Ｖｃｃ）６Ａと基準電圧補
強用配線（Ｖｓｓ）６Ｂとを一組として構成している。

半導体集積回路装置１の中央部には、基本セルフが複数
配置されている。基本セルフは、列方向に複数配置され
て基本セル列８を構成する。この基本セル列８は、前記
電源補強用配線６間に規定されるように配置さ九でいろ
。基本セル列８は、行方向に複数配置されてハる。

このように、基本セルフを列方向及び行方向に複数敷き
詰めた、所謂、敷詰方式の半導体集積回路装置１は、必
要に応じて、基本セルフ若しくは基本セル列８を配線領
域として使用する。配線領域は、基本セル間７若しくは
論理回路や記憶回路間を接続する配線を通すように構成
さ九る。敷詰方式の半導体集積回路装置ｌは、電源補強
用配線６間で規定される領域内に基本セルフ若しくは基
本セル列８を用い、論理回路Ｌ　ｏｇｉｃ、記憶回路Ｒ
ＯＭ、ＲＡＭ等をブロック的に構成することができる。

この種の敷詰方式の半導体集積回路装置１は、論理回路
Ｌ　ｏｇｉｃ、記憶回路ＲＯＭ　、　Ｒ、Ａ　Ｍ等をブ
ロック的に凝縮できるので、極めて高い面積の使用効率
を得ることができる。また、論理回路Ｌ　ｏｇｉｃ、記
憶回路ＲＯＭ、ＲＡＭ等は、基本セルフ内に施す配線だ
け回路間を充分に接続することができるので、配線長を
短縮し、極めて高い面積の使用効率を得ることができる
。

前記基本セルフは、第２図（要部平面図）で示すように
構成されている。基本セルフは、４つのＰチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｐ　＋〜Ｑ　ｐ　ａと、４つ
のｎチャネルＭＩ　５ＦＥＴＱｒｚ　〜Ｑｎ４とからな
る相補型Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔで構成されている。

ＭＩＳＦＥＴＱＰは、フィールド絶縁膜１１で囲まれた
領域内に、ｎ−型の半導体基板９主面部に設けられたｎ
型ウェル領域１０に形成さ九、ゲート絶縁膜、ゲート電
極１２．ｐ”型のソース領域及びドレイン領域１３で構
成されている。Ｍ　Ｉ　Ｓ　ＦＥＴＱｐのソース領域又
はドレイン領域１３は、隣接する他のＭＩＳＦＥＴＱｐ
ソース領域又はドレイン領域１３（若しくは、ドレイン
領域又はソース領域１３）と一体に構成されている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、フィールド絶縁膜
１１て囲ま九た領域内に、半導体基板９主面部に設けら
れたＰ型ウェル領域１０Ａに形成され、ゲート絶縁膜、
ゲート電ｔｉ１２．ｎ”型のソース領域及びドレイン領
域１４で構成されている。〜ｌｌ５ＦＥＴＱｎのソース
領域又はドレイン領域１４は、隣接する他のＭ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　ｎのソース領域又はドレイン領域１
４（若しくは、ドレイン領域又はソース領域１４）と一
体に構成されている。つまり、基本セルフは、４人カＮ
　Ａ　Ｎ　Ｄゲート回路を構成できるようになっている
。

なお１本発明は、基本セルフを、２人力Ｎ　Ａ　ＮＤゲ
ート回路、３人力Ｎ　Ａ　Ｎ　Ｄゲート回路等を構成で
きるようにしてもよい。

前記ＭＩＳＦＥＴＱＰ上には、列方向に延在する”ｔｉ
ｌＬｔｔ圧用配ｘ（ｖｃｃ）１５、Ｍ　Ｉ　Ｓ　ＦＥＴ
Ｑｎ上には、列方向に延在する基や電圧用配線（Ｖｓｓ
）１６が夫々構成される。電源電圧用配線１５、基準電
圧用配線１６の夫々は、例えば、第１層目の配線形成工
程で形成される。茅１層目の配線形成工程は、基本セル
フ内配線、つまり、ＭＩＳＦＥＴＱｐ、Ｑｎ間の配線と
しても使用される。

また、第１層目の配線形成工程は、基本セルフ間若しく
は基本セルフで構成される論理回路や記憶回路間の接続
用配線（１７）としても使用される。

第１層目の配線形成工程で形成される配線は、例えばア
ルミニウム膜、所定の添加物（Ｃｕ、　Ｓｉ）が含有さ
れたアルミニウム膜で構成する。

前記？を源補強用配、ｔ＊　６は、第２層目の配線形成
工程で形成される。電源補強用配線６は、第３図（部分
模写図）に示すように、行方向に延在する基準電圧補強
用配線６Ｂと、その両側部の夫々に同一行方向に延在す
る電源電圧補強用配線６Ａとで構成されている。左側の
電源電圧補強用配線６Ａは、左側の基本セル列８上を延
在する電源電圧用配線１５と接続される。右側の電源電
圧補強用配線６Ａは、右側の基本セル列８上を延在する
”ｕ　０７Ｘ電圧用配緑１５と接続される。中央部に延
在する基準電圧補強用配線６Ｂは、電源電圧補強用配線
６Ａに比べて配線幅を大きく構成しており、左右、夫々
の基本セル列８上を延在する電源電圧用配線１６と接続
される。

このように構成される電源補強用配線６を構成すると、
その下部において、左右、夫々の基本セル列８上を延在
する電′ｔＸ電圧用配線１５と基準電圧用配線１６とは
、行方向に交互に入り込まないで配置される。つまり、
基準電圧補強用配！（３Ｂ下には、第１層目の配線形成
工程で形成される配線を行方向に通すことができる配線
領域りを構成することができる。配線領域りは、第３図
に示すように、電源補強用配線６の左右に段違いに夫々
配置される基本セル列８の基本セルフＡ、７Ｂ間を接続
する配線（ベンド用配線）１７を通すことができる。配
線領域りには、基準電圧補強用配線６Ｂの配線幅寸法に
よるが、数〜数十本の配！１７を通すことができるよう
に構成されている。配線領域８Ａは、必要に応じて、基
本セルフ若しくは基本セル列８上に絶縁膜を介して第１
層目又は第２層目の配線形成工程で形成される配線を通
すことができる領域である。

第２層目の配線形成工程は、前記電源電圧用配線４、基
準電圧用配ＬＡ５及び基本セルフ間若しくは論理回路や
記憶回路間を接続する配線を形成する。第２層目の配線
形成工程で形成される配線は、前記第１層目の配線形成
工程で形成される配線と同様の配線材料で構成する。

このように、敷詰方式で、かつ電源補強用配線６を有す
る、マスタスライス方式を採用する半導体集積回路装置
１において、前記電源補強用配線６を、基準電圧補強用
配線６Ｂと、その両側部に夫々延在する電源電圧補強用
配線６Ａとで構成することにより、基準電圧補強用配線
６Ｂ下に、それと同一方向に延在しかつ基本セルフＡ、
７Ｂ間を接続する配線１７を通す配線領域りを形成する
ことができるので、配線１７の引き回しをなくし、面積
の使用効率を高めて高集積化を図ることができる。

なお、本発明は、電源補強用配線６を、電源電圧補強用
配ａ６Ａと、その両側部に夫々延在させた基ｆ！Ａ電圧
補強用配線６Ｂとで構成してもよい。

電源補強用配ＬＡ６は、少な（とも３本の補強用配線（
第１固定電位用配線を１本、第２固定を使用配線を２本
）が必要となる。

〔実施例■〕

本実施例■は、前記実施例Ｉと異なるレイアウトで構成
した電源補強用配線を示す本発明の他の実施例である。

本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第４図（部分模写図）で示す。

本実施例Ｈのマスタスライス方式を採用する半導体集積
回路装置１は、第４図に示すように、電源補強用配線６
を、同一行方向に延在する２本の電源電圧補強用配線６
Ａと、それらの間に同一行方向に延在する２本（複数）
の基準電圧補強用配線６Ｂとで構成している３左側の基
Ｐ、電圧補強用配置１Ａ６Ｂは左側で延在する基準電圧
用配線１６と接続され、右側の基ｉ！！！ｆｆｉ圧補強
用配線６Ｂは右側で延在する基準電圧用配線１６と接続
されている。

基準電圧補強用配線６Ｂ下には、前記実施例Ｉと同様に
、配線１７を通することができる配線領域りが構成され
る。

このように構成される半導体集積回路装置１は、前記実
施例Ｉと略同様の効果を得ることができる。

また、本発明は、電源補強用配線６を、同一行方向に延
在する２本の基準電圧補強用配線６Ｂと、その間に同一
行方向に延在する２本の電ｇ電圧補強用配ＡＳ６Ａとで
構成してもよい。

〔実施例■〕

本実施例ｍは、前記実施例１及び■と異なるレイアウト
で構成した電源補強用配線を示す本発明の他の実施例で
ある。

本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第５図（部分模写図）で示す。

本実施例ｍのマスクスライス方式を採用する半導体集積
回路装置１は、第５図に示すように、電源補強用配線６
を、行方向に延在するＩＫ電圧補強用配線６Ａ、基や電
圧補強用配線６Ｂの夫々を交互に列方向に配置し１合計
４本で構成している。

左側の電源電圧補強用配線６Ａ及び基準電圧補強用配線
６Ｂは、左側に延在する電′ＪＦＡ電圧用配線１５及び
基１１ｆ！電圧用配！１６と接続されている。右側の電
源電圧補強用配線６Ａ及び基準電圧補強用配線６Ｂは、
右側に延在する電源電圧用配線１５及び基準電圧用配線
１６と接続されている。中央部の電源電圧補強用配線６
Ａ及び基準電圧補強用配線６Ｂ下には、前記実施例Ｉ又
は■と同様に、配線１７を通すことができる配線領域り
が構成される。

このように構成される半導体集積回路装置１は、前記実
施例Ｉ又は■と略同様の効果を得ることができる。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、本発明は、第１層目の配線形成工程で電源補強
用配、ａ６を構成し、第２層目の配線形成工程で基本セ
ル列８上を延在する電ｇ電圧用配線１５及び基Ｓ電圧用
配線１６を構成してもよい。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

基本セルを第１方向及び第２方向ｔ；複数敷き詰め、か
つ＊ｇ補強用配線を有する。マスタスライス方式を採用
する半導体集積回路装置において、前記Ｍ１ｇ補強用配
線を、第１固定電位が印加された第１電源補強用配線と
、この第１ｉｔｉ源補強用配線の両側部に夫々延在し、
かつ第１固定な位と異なる第２固定電位が印加された第
２電源補強用配線とで構成したことにより、前記第１電
源補強用配線下に、そおと同一方向に延在し、かつ電源
補強用配線の両側に配置された基本セル間を接続する配
線を通す配線領域を形成することができるので、基本セ
ル間を接続する配線の引き回しをな（し、面積の使用効
率を高めて高集積化を図ることができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉであるマスクスライス方式
を採用する半導体集積回路装置の概略平面図、 第２図は、第１図の要部平面図、 第３図は、第１図の部分模写図、 第４図は、本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の部分模写図、 第５図は１本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の部分模写図である。 図中、１・・・半導体集積回路装置、２・・・外部端子
。 ３・・・人出力バッフ７回路、４，１５・・・電源電圧
用配線、５，１６　基Ｓ電圧用配線、６・・・電源補強
用配線、６Ａ・・・電源電圧補強用配線、６Ｂ・・・基
卓電圧補強用配線、７．７Ａ、７Ｂ・・基本セル、８・
・・基本セル列、８Ａ、Ｌ・・・配線領域、１７・・配
線、Ｑ・・・ＭＩＳＦＥＴである。 、、７””””＞・

Claims (1)

1. 【特許請求の範囲】 １、マスタスライス方式を採用する半導体集積回路装置
   において、配線領域として使用可能な、相補型ＭＩＳＦ
   ＥＴで形成される基本セルを第１方向に複数配置して基
   本セル列を構成し、前記第１方向と異なる第２方向に前
   記基本セル列を複数構成し、前記基本セル列上を第１方
   向に延在し、第１固定電位が印加された第１配線と、該
   第１配線と同一導電層でかつそれと略平行に前記基本セ
   ル列上を第１方向に延在し、前記第１固定電位と異なる
   第２固定電位が印加された第２配線とを構成し、前記基
   本セル列と交差する第２方向に延在し、前記第１配線と
   接続され、かつそれと異なる導電層で形成される第１電
   源補強用配線を構成し、該第１電源補強用配線と同一の
   第２方向でその両側に夫々延在し、前記第２配線と接続
   され、かつそれと異なる導電層で形成される第２電源補
   強用配線を構成したことを特徴とするマスタスライス方
   式を採用する半導体集積回路装置。 ２、前記第１電源補強用配線は、前記第２電源補強用配
   線間に、複数本構成されていることを特徴とする特許請
   求の範囲第１項に記載の半導体集積回路装置。 ３、前記第１電源補強用配線の配線幅は、前記第２電源
   補強用配線の配線幅に比べて小さく構成されていること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置。 ４、前記第１電源補強用配線と第２電源補強用配線とは
   、第１方向に交互に複数構成されていることを特徴とす
   る特許請求の範囲第１項に記載の半導体集積回路装置。 ５、前記第１及び第２配線は、第１層目の配線形成工程
   で構成し、前記第１及び第２電源補強用配線は第２層目
   の配線形成工程で構成されることを特徴とする特許請求
   の範囲第１項乃至第４項に記載の夫々の半導体集積回路
   装置。