JP2708180B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000203 mixture Substances 0.000 claims 2
- 230000006870 function Effects 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000003252 repetitive effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路装置に係わり、特に敷き詰
め型ゲートアレイ方式による設計において使用するROM,
RAM等の機能ブロックの構造の改良をはかった半導体集
積回路装置に関する。
め型ゲートアレイ方式による設計において使用するROM,
RAM等の機能ブロックの構造の改良をはかった半導体集
積回路装置に関する。
（従来の技術） LSI集積回路装置において、マスターチップ上に配線
領域を予め確保せずに、チップ全面にトランジスタを敷
き詰めて構成したゲートアレイチップがある。この敷き
詰め型ゲートアレイは、通常タイプのゲートアレイ、つ
まり配線領域を予め確保したゲートアレイに比べて、 （１） ゲートアレイのチップ全体が、有効に利用され
る。
領域を予め確保せずに、チップ全面にトランジスタを敷
き詰めて構成したゲートアレイチップがある。この敷き
詰め型ゲートアレイは、通常タイプのゲートアレイ、つ
まり配線領域を予め確保したゲートアレイに比べて、 （１） ゲートアレイのチップ全体が、有効に利用され
る。
（２） RAM,ROM,PLA等の機能ブロックを、高密度にレ
イアウトできる。
イアウトできる。
という利点がある。
その理由について、以下に簡単に述べる。敷き詰め型
のゲートアレイは、回路結線段階で、配線領域とマクロ
セル（以下単にセルと呼ぶ）領域との面積比を任意に
（ある離散的な値で）選択できる。このため、この種の
ゲートアレイチップは、レイアウトする回路に応じて、
配線領域とセル領域との面積比を選択できる。即ち、セ
ル数の割に配線の少ない回路ではセル領域が大きくとら
れ、逆にセル数の割に配線の多い回路では配線領域が大
きく取られる。このように、ゲートアレイのチップ全体
が有効に利用される。
のゲートアレイは、回路結線段階で、配線領域とマクロ
セル（以下単にセルと呼ぶ）領域との面積比を任意に
（ある離散的な値で）選択できる。このため、この種の
ゲートアレイチップは、レイアウトする回路に応じて、
配線領域とセル領域との面積比を選択できる。即ち、セ
ル数の割に配線の少ない回路ではセル領域が大きくとら
れ、逆にセル数の割に配線の多い回路では配線領域が大
きく取られる。このように、ゲートアレイのチップ全体
が有効に利用される。
配線領域を予め確保したゲートアレイチップでは、ト
ランジスタはセル領域にしか存在しないので、高密度の
ROM,RAM,PLA等の機能ブロックを実現することができな
い。しかし、敷き詰め型ゲートアレイでは、トランジス
タが２次元的に隙間なく配置されているので、これらの
機能ブロックを高密度に構成できる。
ランジスタはセル領域にしか存在しないので、高密度の
ROM,RAM,PLA等の機能ブロックを実現することができな
い。しかし、敷き詰め型ゲートアレイでは、トランジス
タが２次元的に隙間なく配置されているので、これらの
機能ブロックを高密度に構成できる。
以上述べたような敷き詰め型ゲートアレイにおいて、
機能ブロックが混在する回路のレイアウトにおける電源
の供給方法について説明する。一般のセルは、全てその
内部に共通に電源線とグランド線が設けられる。従っ
て、セル列を構成してレイアウトする方式においては、
セル列内の全てのセルの電源線及びグランド線は配置と
同時に接続される。そして、機能ブロックが混在しない
とき、各セル列内の電源線とグランド線をそのまま周辺
入出力回路の電源とグランドまで延長することにより、
全てのセルに電源線とグランド線が供給される。
機能ブロックが混在する回路のレイアウトにおける電源
の供給方法について説明する。一般のセルは、全てその
内部に共通に電源線とグランド線が設けられる。従っ
て、セル列を構成してレイアウトする方式においては、
セル列内の全てのセルの電源線及びグランド線は配置と
同時に接続される。そして、機能ブロックが混在しない
とき、各セル列内の電源線とグランド線をそのまま周辺
入出力回路の電源とグランドまで延長することにより、
全てのセルに電源線とグランド線が供給される。
しかし、機能ブロックが混在するとき、セル列から延
長された電源線及びグランド線の配線は、機能ブロック
とぶつかり周辺入出力回路まで到達できない場合が起こ
る。ところで、一般に機能ブロックを設計するとき、該
ブロックの電源線及びグランド線はブロックの周辺部に
周りを囲むように敷設される。このように設計された機
能ブロックが混在するときは、セル列から延長された電
源線及びグランド線の配線が機能ブロックとぶつかって
も、電源線及びグランド線を一旦機能ブロックの周辺の
電源線及びグランド線に接続し、そして機能ブロック周
辺の電源線及びグランド線を周辺入出力回路に接続すれ
ばよい。
長された電源線及びグランド線の配線は、機能ブロック
とぶつかり周辺入出力回路まで到達できない場合が起こ
る。ところで、一般に機能ブロックを設計するとき、該
ブロックの電源線及びグランド線はブロックの周辺部に
周りを囲むように敷設される。このように設計された機
能ブロックが混在するときは、セル列から延長された電
源線及びグランド線の配線が機能ブロックとぶつかって
も、電源線及びグランド線を一旦機能ブロックの周辺の
電源線及びグランド線に接続し、そして機能ブロック周
辺の電源線及びグランド線を周辺入出力回路に接続すれ
ばよい。
ところで、従来の機能ブロックにおける一般信号端子
は、自由な位置に設けられていた。そのため、上で述べ
たような電源線及びグランド線の配線を行う場合、機能
ブロックの一般信号端子を避ける必要がある。従って、
機能ブロックの一般信号端子がセル列から延長された電
源線及びグランド線の配線と同じライン上にある場合、
その経路は直線で結べなくなる。このため、配線が複雑
になり、しかもクランク配線のために余分な配線領域が
使われることにより、一般信号線の配線領域を減少させ
る結果となっていた。
は、自由な位置に設けられていた。そのため、上で述べ
たような電源線及びグランド線の配線を行う場合、機能
ブロックの一般信号端子を避ける必要がある。従って、
機能ブロックの一般信号端子がセル列から延長された電
源線及びグランド線の配線と同じライン上にある場合、
その経路は直線で結べなくなる。このため、配線が複雑
になり、しかもクランク配線のために余分な配線領域が
使われることにより、一般信号線の配線領域を減少させ
る結果となっていた。
第６図は従来方式による電源線及びグランド線の配線
結果を示す模式図であり、図中61はセル列、62は機能ブ
ロック、63は周辺入出力回路ブロック、64はグランド
線、65は電源線、66は機能ブロック内の電源線、67は機
能ブロック内のグランド線、68はグランドの供給配線、
69は電源の供給配線である。この図において、機能ブロ
ック62の上辺に一般信号端子t4，t5，t6，t7が存在す
る。それらの端子位置は、セルの電源線又はグランド線
の延長上にある。従って、第１セル列〜第３セル列内の
電源線及びグランド配線を延長して、機能ブロック62と
接続するとき、一般信号線とショートしないようにそれ
を避ける必要がある。そのため、配線をクランクさせ機
能ブロック内の電源線及びグランド線と接続している。
このような電源線及びグランド線の配線は、配線長が増
すのみならず、クランク部配線により配線領域が余分に
使用され、一般信号配線の結線率の低下を招くことにな
る。
結果を示す模式図であり、図中61はセル列、62は機能ブ
ロック、63は周辺入出力回路ブロック、64はグランド
線、65は電源線、66は機能ブロック内の電源線、67は機
能ブロック内のグランド線、68はグランドの供給配線、
69は電源の供給配線である。この図において、機能ブロ
ック62の上辺に一般信号端子t4，t5，t6，t7が存在す
る。それらの端子位置は、セルの電源線又はグランド線
の延長上にある。従って、第１セル列〜第３セル列内の
電源線及びグランド配線を延長して、機能ブロック62と
接続するとき、一般信号線とショートしないようにそれ
を避ける必要がある。そのため、配線をクランクさせ機
能ブロック内の電源線及びグランド線と接続している。
このような電源線及びグランド線の配線は、配線長が増
すのみならず、クランク部配線により配線領域が余分に
使用され、一般信号配線の結線率の低下を招くことにな
る。
（発明が解決しようとする課題） このように従来、機能ブロックが混在する回路の設計
では、セル列の電源線及びグランド線と機能ブロックと
の接続に問題があり、配線をクランクさせることによる
配線領域の増大，一般信号配線の結線率の低下を招く問
題があった。
では、セル列の電源線及びグランド線と機能ブロックと
の接続に問題があり、配線をクランクさせることによる
配線領域の増大，一般信号配線の結線率の低下を招く問
題があった。
本発明は、上記事情を考慮してなされたもので、その
目的とするところは、チップ全体の電源線及びグランド
線の配線を容易に行うことができ、電源線及びグランド
線の配線が余分な領域を占めることなく、一般信号線の
配線をやり易くすることができ、結線率の向上をはかり
得る半導体集積回路装置を提供することにある。
目的とするところは、チップ全体の電源線及びグランド
線の配線を容易に行うことができ、電源線及びグランド
線の配線が余分な領域を占めることなく、一般信号線の
配線をやり易くすることができ、結線率の向上をはかり
得る半導体集積回路装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の骨子は、セル列内の電源線及びグランド線が
存在する位置、さらに基本セルの大きさを単位とする繰
り返しの位置に、機能ブロックの一般信号端子を設けな
いことにある。
存在する位置、さらに基本セルの大きさを単位とする繰
り返しの位置に、機能ブロックの一般信号端子を設けな
いことにある。
即ち本発明は、基本セルを２次元的に敷き詰めて形成
されたマスターチップ上に、該基本セルを複数個用いて
構成された機能ブロックを混在させてレイアウトする半
導体集積回路装置において、前記機能ブロックを構成す
る基本セル以外の基本セルからなる複数のセル列では、
同一のセル列において電源線及びグランド線が各基本セ
ルを貫通して直線状に（グリッド上に）配置し、前記機
能ブロックの周辺部に形成すべき電源線及びグランド線
以外の一般信号端子を、前記セル列の電源線及びグラン
ド線に対応する位置を除く位置に（セル列の電源線及び
グランド線が通るグリッドに相当するグリッドとは別の
グリッド上に）配置するようにしたものである。
されたマスターチップ上に、該基本セルを複数個用いて
構成された機能ブロックを混在させてレイアウトする半
導体集積回路装置において、前記機能ブロックを構成す
る基本セル以外の基本セルからなる複数のセル列では、
同一のセル列において電源線及びグランド線が各基本セ
ルを貫通して直線状に（グリッド上に）配置し、前記機
能ブロックの周辺部に形成すべき電源線及びグランド線
以外の一般信号端子を、前記セル列の電源線及びグラン
ド線に対応する位置を除く位置に（セル列の電源線及び
グランド線が通るグリッドに相当するグリッドとは別の
グリッド上に）配置するようにしたものである。
（作用） 本発明によれば、セル列の電源線及びグランド線が機
能ブロックと接する位置においては、機能ブロックの一
般信号端子はないので、電源線及びグランド線をそのま
ま延長して機能ブロックの周辺に設けた電源線及びグラ
ンド線に接続することができる。従って、機能ブロック
周辺の信号端子の存在によりセル列からの電源線及びグ
ランド線を迂回する必要がなくなり、電源線及びグラン
ド線の配置が容易になると共に、一般信号線の配線領域
の低減を避けることが可能となる。
能ブロックと接する位置においては、機能ブロックの一
般信号端子はないので、電源線及びグランド線をそのま
ま延長して機能ブロックの周辺に設けた電源線及びグラ
ンド線に接続することができる。従って、機能ブロック
周辺の信号端子の存在によりセル列からの電源線及びグ
ランド線を迂回する必要がなくなり、電源線及びグラン
ド線の配置が容易になると共に、一般信号線の配線領域
の低減を避けることが可能となる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は、本発明に従って設計された機能ブロックが
混在する回路のレイアウト結果を示す模式図である。図
中11は基本セルを１列に並べて（以下セルは縦方向に並
べるものとして説明する）構成されたセル列、12は複数
の基本セルを組み合わせて構成された機能ブロック、13
は周辺入出力回路ブロック、14,15はチップ周辺をリン
グ状に取り囲む電源線及びグランド線、16,17は機能ブ
ロック12内にある電源線及びグランド線、18,19はリン
グ状の配線14,15からセル列11及び機能ブロック12に電
源とグランドを供給する配線である。また、周辺の電源
及びグランドのリング状配線14,15には、図示しない入
出力パッドを通してチップ外部から電源とグランド信号
が供給される。
混在する回路のレイアウト結果を示す模式図である。図
中11は基本セルを１列に並べて（以下セルは縦方向に並
べるものとして説明する）構成されたセル列、12は複数
の基本セルを組み合わせて構成された機能ブロック、13
は周辺入出力回路ブロック、14,15はチップ周辺をリン
グ状に取り囲む電源線及びグランド線、16,17は機能ブ
ロック12内にある電源線及びグランド線、18,19はリン
グ状の配線14,15からセル列11及び機能ブロック12に電
源とグランドを供給する配線である。また、周辺の電源
及びグランドのリング状配線14,15には、図示しない入
出力パッドを通してチップ外部から電源とグランド信号
が供給される。
各セルへの電源及びグランドの供給は、次のようにし
て行う。まず、全てのセルは第２図に示す如く電源線21
とグランド線22を同一位置に共通に持って設計されてい
る。従って、同一セル列内のセル同士は、配置されると
同時に電源線21とグランド線22が共有されて、結ばれて
いる（セルが隣接していないときには、その間を補う電
源とグランドの配線を行えばよい）。次いで、セル列の
電源線21とグランド線22が周辺の電源及びグランドのリ
ング状配線14,15と結ばれる。このとき、セル列からの
電源線及びグランド線が機能ブロック12とぶつかり周辺
のリング状配線14,15と直接配線できないことが起こる
（例えば、第１図において第１〜第３セル列）。この場
合、一旦セル列の電源線21及びグランド線22と機能ブロ
ック12の周辺の電源線17及びグランド線16とを配線18に
より接続し、機能ブロック12の電源線17及びグランド線
16を周辺リング状配線14,15に接続すればセル列及び機
能ブロック12に電源及びグランドが供給される。
て行う。まず、全てのセルは第２図に示す如く電源線21
とグランド線22を同一位置に共通に持って設計されてい
る。従って、同一セル列内のセル同士は、配置されると
同時に電源線21とグランド線22が共有されて、結ばれて
いる（セルが隣接していないときには、その間を補う電
源とグランドの配線を行えばよい）。次いで、セル列の
電源線21とグランド線22が周辺の電源及びグランドのリ
ング状配線14,15と結ばれる。このとき、セル列からの
電源線及びグランド線が機能ブロック12とぶつかり周辺
のリング状配線14,15と直接配線できないことが起こる
（例えば、第１図において第１〜第３セル列）。この場
合、一旦セル列の電源線21及びグランド線22と機能ブロ
ック12の周辺の電源線17及びグランド線16とを配線18に
より接続し、機能ブロック12の電源線17及びグランド線
16を周辺リング状配線14,15に接続すればセル列及び機
能ブロック12に電源及びグランドが供給される。
次に、敷き詰め型ゲートアレイのマスターチップ、そ
の上に配置されるセル及び本発明による機能ブロックの
一例を説明する。第３図は敷き詰め型ゲートアレイのマ
スターチップを示す平面図である。図中31はチップの中
央部に設けられた基本ゲートのマトリックスを示し、32
は周辺入出力回路セル列を示している。
の上に配置されるセル及び本発明による機能ブロックの
一例を説明する。第３図は敷き詰め型ゲートアレイのマ
スターチップを示す平面図である。図中31はチップの中
央部に設けられた基本ゲートのマトリックスを示し、32
は周辺入出力回路セル列を示している。
第４図（ａ）は各セルの配線グリッドを示し、G1，
G2，…,Gi,…Gj,…,Gnは配線グリッドを表わしている。
そして、全てのセルは第３図の基本ゲート31を１つ又は
複数個用いて構成され、しかも各セル共通にグリッドG
i,Gjの位置に電源線又はグランド線を持って設計されて
いる。その様子を第４図（ｂ）に示す。同図において、
41,42は電源線又はグランド線を示している。
G2，…,Gi,…Gj,…,Gnは配線グリッドを表わしている。
そして、全てのセルは第３図の基本ゲート31を１つ又は
複数個用いて構成され、しかも各セル共通にグリッドG
i,Gjの位置に電源線又はグランド線を持って設計されて
いる。その様子を第４図（ｂ）に示す。同図において、
41,42は電源線又はグランド線を示している。
第５図はセルと機能ブロックの構成を示す図である。
セル列は第５図（ｂ）に示すように基本セル52を上下に
組み合わせて作られ、グリッドGiとGjに電源線又はグラ
ンド線の配線53を持つ。機能ブロックは第５図（ａ）に
示すように基本セル52を上下左右に積み重ねて構成され
ている。機能ブロック内の電源線及びグランド線はその
外周部をリング状に囲んで構成する。また、電源端子等
の端子は定義しないものとし、機能ブロックへの電源配
線等は上記リング状の任意の点に接続できるものとす
る。そして、機能ブロックの一般信号用の端子はブロッ
クの４辺上に定義できるものとする。しかし、端子位置
について、次の制約を設けるものとする。
セル列は第５図（ｂ）に示すように基本セル52を上下に
組み合わせて作られ、グリッドGiとGjに電源線又はグラ
ンド線の配線53を持つ。機能ブロックは第５図（ａ）に
示すように基本セル52を上下左右に積み重ねて構成され
ている。機能ブロック内の電源線及びグランド線はその
外周部をリング状に囲んで構成する。また、電源端子等
の端子は定義しないものとし、機能ブロックへの電源配
線等は上記リング状の任意の点に接続できるものとす
る。そして、機能ブロックの一般信号用の端子はブロッ
クの４辺上に定義できるものとする。しかし、端子位置
について、次の制約を設けるものとする。
“機能ブロックの上下辺の一般信号端子は、基本セルの
グリッドGi及びGjの位置には設定しない。” また、端子を定義することを禁止した位置を第５図
（ａ）に51で示す。
グリッドGi及びGjの位置には設定しない。” また、端子を定義することを禁止した位置を第５図
（ａ）に51で示す。
以上述べた方式によってセル列と機能ブロックが設計
されていると、敷き詰め型ゲートアレイにおいてそれら
を混在させてレイアウトする場合に、電源線及びグラン
ド線の配線を効率的に行うことができる。即ち、セル列
と機能ブロックの電源線及びグランド線の配線を行うと
きに、セル列内の電源線及びグランド線は機能ブロック
の一般信号端子の存在を意識することなく、直線配線で
接続することができる。この方式によってレイアウトし
た結果が前記第１図である。同図において、機能ブロッ
ク12の上辺に一般信号用端子t4，t5，t6，t7が存在する
が、これらの端子は電源及びグランド配線18,19を直線
で行うことを妨げていない。
されていると、敷き詰め型ゲートアレイにおいてそれら
を混在させてレイアウトする場合に、電源線及びグラン
ド線の配線を効率的に行うことができる。即ち、セル列
と機能ブロックの電源線及びグランド線の配線を行うと
きに、セル列内の電源線及びグランド線は機能ブロック
の一般信号端子の存在を意識することなく、直線配線で
接続することができる。この方式によってレイアウトし
た結果が前記第１図である。同図において、機能ブロッ
ク12の上辺に一般信号用端子t4，t5，t6，t7が存在する
が、これらの端子は電源及びグランド配線18,19を直線
で行うことを妨げていない。
［発明の効果］ 以上詳述したように本発明によれば、セル列内の電源
線及びグランド線が存在する位置、さらに基本セルの大
きさを単位とする繰り返しの位置に、機能ブロックの一
般信号端子を設けないようにしているので、チップ全体
の電源及びグランド配線を容易に行うことができる。さ
らに、電源及びグランドの配線が余分な領域を占めない
ため、一般信号線の配線がやり易くなり、結線率が上が
る半導体集積回路装置を実現することができる。
線及びグランド線が存在する位置、さらに基本セルの大
きさを単位とする繰り返しの位置に、機能ブロックの一
般信号端子を設けないようにしているので、チップ全体
の電源及びグランド配線を容易に行うことができる。さ
らに、電源及びグランドの配線が余分な領域を占めない
ため、一般信号線の配線がやり易くなり、結線率が上が
る半導体集積回路装置を実現することができる。
第１図は本発明に従って設計された機能ブロックが混在
する回路のレイアウト結果を示す図、第２図はセル内の
電源線及びグランド線を示す図、第３図は敷き詰め型ゲ
ートアレイのマスターチップを示す図、第４図はセルの
電源線及びグランド線の存在するグリッドを示す図、第
５図はセルの構成及び機能ブロックの構成を示す図、第
６図は第１図に対応する従来方式による電源及びグラン
ドの配線結果を示す図である。 11……セル列、12……機能ブロック、13,32……周辺入
出力回路ブロック、14,15……周辺電源線又はグランド
線、16,17,54,55……機能ブロック内の電源線又はグラ
ンド線、18,19……セル列及び機能ブロックへの電源又
はグランド供給配線、21,22,41,42,53……セルの電源線
又はグランド線、31,52……基本セル、51……一般信号
端子を定義することを禁止した位置。
する回路のレイアウト結果を示す図、第２図はセル内の
電源線及びグランド線を示す図、第３図は敷き詰め型ゲ
ートアレイのマスターチップを示す図、第４図はセルの
電源線及びグランド線の存在するグリッドを示す図、第
５図はセルの構成及び機能ブロックの構成を示す図、第
６図は第１図に対応する従来方式による電源及びグラン
ドの配線結果を示す図である。 11……セル列、12……機能ブロック、13,32……周辺入
出力回路ブロック、14,15……周辺電源線又はグランド
線、16,17,54,55……機能ブロック内の電源線又はグラ
ンド線、18,19……セル列及び機能ブロックへの電源又
はグランド供給配線、21,22,41,42,53……セルの電源線
又はグランド線、31,52……基本セル、51……一般信号
端子を定義することを禁止した位置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鴨野 豊 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 昭57−121250（ＪＰ，Ａ)
Claims (2)
- 【請求項１】基本セルを２次元的に敷き詰めて形成され
たマスターチップ上に、該基本セルを複数個用いて構成
された機能ブロックを混在させてレイアウトする半導体
集積回路装置において、 前記機能ブロックを構成する基本セル以外の基本セルか
らなる複数のセル列は、同一のセル列において電源線及
びグランド線が各基本セルを貫通して直線状に配置さ
れ、前記機能ブロックの周辺部に形成すべき一般信号端
子は、前記セル列の電源線及びグランド線に対応する位
置を除く位置に配置されてなることを特徴とする半導体
集積回路装置。 - 【請求項２】基本セルを２次元的に敷き詰めて形成され
たマスターチップ上に、該基本セルを複数個用いて構成
された機能ブロックを混在させてレイアウトする半導体
集積回路装置において、 前記機能ブロックを構成する基本セル以外の基本セルか
らなる複数のセル列は、基本セルの配線を形成すべき位
置の基準となる配線グリッドに関し、同一のセル列にお
いて電源線及びグランド線が各基本セルを貫通する２つ
のグリッド上にそれぞれ配置され、前記機能ブロックの
周辺部に形成すべき一般信号端子は、前記セル列の電源
線及びグランド線が通るグリッドに相当するグリッドと
は別のグリッド上に配置されてなることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173706A JP2708180B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173706A JP2708180B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0225070A JPH0225070A (ja) | 1990-01-26 |
| JP2708180B2 true JP2708180B2 (ja) | 1998-02-04 |
Family
ID=15965622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173706A Expired - Fee Related JP2708180B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708180B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2742735B2 (ja) * | 1991-07-30 | 1998-04-22 | 三菱電機株式会社 | 半導体集積回路装置およびそのレイアウト設計方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121250A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Semiconductor integrated circuit |
-
1988
- 1988-07-14 JP JP63173706A patent/JP2708180B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225070A (ja) | 1990-01-26 |
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