JPS6248043A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6248043A JPS6248043A JP60189179A JP18917985A JPS6248043A JP S6248043 A JPS6248043 A JP S6248043A JP 60189179 A JP60189179 A JP 60189179A JP 18917985 A JP18917985 A JP 18917985A JP S6248043 A JPS6248043 A JP S6248043A
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- JP
- Japan
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- wiring
- chip
- region
- pattern
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000002184 metal Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にそのチップ構造
に関する。
に関する。
本発明は、電源および入出力端子用のパッドを有する半
導体集積回路において、 上記パッドの少なくとも一部分の下層に埋込み配線を設
けたことにより、 チップの小形化およびパターン設計自由度の増大を図っ
たものである。
導体集積回路において、 上記パッドの少なくとも一部分の下層に埋込み配線を設
けたことにより、 チップの小形化およびパターン設計自由度の増大を図っ
たものである。
従来、この種の半導体集積回路のチップ構造では、チッ
プの周辺領域あるいは内部領域に設置される電源および
入出力端子用のパッドは、Ｉ・ランジスタや抵抗が形成
される素子領域や、電源線および信号線が形成される配
線領域とは隔離形成されていた。
プの周辺領域あるいは内部領域に設置される電源および
入出力端子用のパッドは、Ｉ・ランジスタや抵抗が形成
される素子領域や、電源線および信号線が形成される配
線領域とは隔離形成されていた。
上述した従来の半導体集積回路のチップ構造におけるパ
ッド構造では、パッドを、素子領域や配線領域とは隔離
形成しているので、そのための領域をそれぞれ確保する
必要があり、チップの小形化およびパターン形成の自由
度を阻害する欠点があった。
ッド構造では、パッドを、素子領域や配線領域とは隔離
形成しているので、そのための領域をそれぞれ確保する
必要があり、チップの小形化およびパターン形成の自由
度を阻害する欠点があった。
本発明の目的は、上記の欠点を除去することにより、チ
ップの小形化およびパターン形成の自由度の大きいチッ
プ構造を有する半導体集積回路を提供することにある。
ップの小形化およびパターン形成の自由度の大きいチッ
プ構造を有する半導体集積回路を提供することにある。
本発明の半導体集積回路は、電源用および入出力用のバ
ンドを含む半導体集積回路において、上記パッドの少な
くとも一部分の下層に形成された電源用およびあるいは
信号線用の埋設配線を有することを特徴とする。
ンドを含む半導体集積回路において、上記パッドの少な
くとも一部分の下層に形成された電源用およびあるいは
信号線用の埋設配線を有することを特徴とする。
また、本発明の半導体集積回路は、半導体集積回路がマ
スタースライス方式によるものであって、埋設金属配線
は他の配線とは別にあらかじめ形成されてなることが好
ましい。
スタースライス方式によるものであって、埋設金属配線
は他の配線とは別にあらかじめ形成されてなることが好
ましい。
本発明は、電源および入出力用端子用パッドの下層に形
成された埋込み配線を有しているので、従来パッド領域
としてのみ使われていたチップ領域を配線領域としても
使用できる。したがってチップの小形化が可能になると
ともに、パターン設計の自由度が大となる。
成された埋込み配線を有しているので、従来パッド領域
としてのみ使われていたチップ領域を配線領域としても
使用できる。したがってチップの小形化が可能になると
ともに、パターン設計の自由度が大となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａｌは、本発明の一実施例のチップのパターン
レイアウトを示す平面図で、同図（ｂ）はその部分拡大
図である。本実施例は、基本トランジスタや抵抗素子を
固定配置して配線工程のみを品種別の個別パターンとす
る高集積論理構成をなすいわゆるマスタースライス方式
ゲートアレイを示す。
レイアウトを示す平面図で、同図（ｂ）はその部分拡大
図である。本実施例は、基本トランジスタや抵抗素子を
固定配置して配線工程のみを品種別の個別パターンとす
る高集積論理構成をなすいわゆるマスタースライス方式
ゲートアレイを示す。
第１図において、チップｌは、周辺領域に設置された電
源用および入出力用のパッド２と、内部領域に設置され
たパッド３を有し、基本論理構成を形成できる内部セル
４が配列された内部セル列５と、セル列間には配線領域
６を有し、一方左右辺には出力駆動用の外部セルフが配
列された外部セル列８がある。そして、一部拡大部分９
に示すように、内部領域の配線領域上に設けられたバン
ド３の下層にあらかじめ金属配線からなる固定配線パタ
ーン１０が形成されている。
源用および入出力用のパッド２と、内部領域に設置され
たパッド３を有し、基本論理構成を形成できる内部セル
４が配列された内部セル列５と、セル列間には配線領域
６を有し、一方左右辺には出力駆動用の外部セルフが配
列された外部セル列８がある。そして、一部拡大部分９
に示すように、内部領域の配線領域上に設けられたバン
ド３の下層にあらかじめ金属配線からなる固定配線パタ
ーン１０が形成されている。
本発明の特徴とするところは、第１図において、固定配
線パターン１０を設けたことにある。
線パターン１０を設けたことにある。
本実施例は、いわゆるゲートアレイであるから品種とし
て個別パターンを配線する場合は、品種別の個別配線パ
ターン１）（斜線部分）で示すように、パッド３の下層
に固定的に用意されている固定配線パターン１０の片側
までパターンを引き、固定配線パターン１０の反対側か
ら再び個別配線パターン１２．１４（斜線部分）を引き
はじめると良い。
て個別パターンを配線する場合は、品種別の個別配線パ
ターン１）（斜線部分）で示すように、パッド３の下層
に固定的に用意されている固定配線パターン１０の片側
までパターンを引き、固定配線パターン１０の反対側か
ら再び個別配線パターン１２．１４（斜線部分）を引き
はじめると良い。
ここで図におけるＸ方向を第１層配線、ｙ方向を第２層
配線として信号が交差していると考えて良い。すなわち
、固定配線パターン１０、個別配線パターン１）．１２
は第１層配線を示し、個別配線パターン１４は第２層配
線を示している。１３は１層−２層間スルーホールであ
る。
配線として信号が交差していると考えて良い。すなわち
、固定配線パターン１０、個別配線パターン１）．１２
は第１層配線を示し、個別配線パターン１４は第２層配
線を示している。１３は１層−２層間スルーホールであ
る。
第２図は本発明の他の実施例によるチップのレイアウト
を示す部分拡大図である。本実施例はパッド３の下層に
あらかじめ形成しておく金属配線を第１Ｎ配線だけでな
く、第２層配線として固定配線パターン１５を直交させ
て形成したものである。
を示す部分拡大図である。本実施例はパッド３の下層に
あらかじめ形成しておく金属配線を第１Ｎ配線だけでな
く、第２層配線として固定配線パターン１５を直交させ
て形成したものである。
本実施例の場合はさらにパッド領域を有効に使うことが
できる。
できる。
〔発明の効果］
以上説明したように本発明は、電源用を含む入出力用の
パッドの下層に埋設配線を固定的に形成することにより
、これまでの配線領域上に任意にパッドが形成できるこ
とになり、チップ寸法の上から縮小化に役立つとともに
、限られたチップ寸法からより多くのバンドを形成する
ことができ、電源用を含む入出力端子数の増大に対応可
能となり、また個別配線パターンとは無関係に固定的に
埋設配線を特定間隔にて形成することは、バンプ形成上
構造的にも安定する効果がある。
パッドの下層に埋設配線を固定的に形成することにより
、これまでの配線領域上に任意にパッドが形成できるこ
とになり、チップ寸法の上から縮小化に役立つとともに
、限られたチップ寸法からより多くのバンドを形成する
ことができ、電源用を含む入出力端子数の増大に対応可
能となり、また個別配線パターンとは無関係に固定的に
埋設配線を特定間隔にて形成することは、バンプ形成上
構造的にも安定する効果がある。
第１図（ａｌは本発明の一実施例によるチップのレイア
ウトを示す平面図。 第１図（ｂ）はその部分拡大図。 第２図は本発明の他の実施例によるチップのレイアウト
を示す部分拡大図。 １・・・チップ、２．３・・・パッド、４・・・内部セ
ル、５・・・内部セル列、６・・・配線類域、７・・・
外部セル、８・・・外部セル列、９・・・拡大部分、１
０・・・固定配線パターン（一層）、１）．１２・・・
個別配線パターン（−’Ｍ）、１３・・・スルーホール
、１４・・・個別配線パターン（二層）、１５・・・固
定配線パターン（二層）。
ウトを示す平面図。 第１図（ｂ）はその部分拡大図。 第２図は本発明の他の実施例によるチップのレイアウト
を示す部分拡大図。 １・・・チップ、２．３・・・パッド、４・・・内部セ
ル、５・・・内部セル列、６・・・配線類域、７・・・
外部セル、８・・・外部セル列、９・・・拡大部分、１
０・・・固定配線パターン（一層）、１）．１２・・・
個別配線パターン（−’Ｍ）、１３・・・スルーホール
、１４・・・個別配線パターン（二層）、１５・・・固
定配線パターン（二層）。
Claims (2)
- （１）電源用および入出力用のパッドを含む半導体集積
回路において、 上記パッドの少なくとも一部分の下層に形成された電源
用およびあるいは信号線用の埋設配線を有すること を特徴とする半導体集積回路。 - （２）半導体集積回路がマスタースライス方式によるも
のであって、埋設金属配線は他の配線とは別にあらかじ
め形成されてなる特許請求の範囲第（１）項に記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60189179A JPS6248043A (ja) | 1985-08-27 | 1985-08-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60189179A JPS6248043A (ja) | 1985-08-27 | 1985-08-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248043A true JPS6248043A (ja) | 1987-03-02 |
Family
ID=16236815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60189179A Pending JPS6248043A (ja) | 1985-08-27 | 1985-08-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041480A (ja) * | 2004-07-23 | 2006-02-09 | Hynix Semiconductor Inc | 半導体装置におけるパッド部の配線構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074658A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体集積回路装置 |
-
1985
- 1985-08-27 JP JP60189179A patent/JPS6248043A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074658A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041480A (ja) * | 2004-07-23 | 2006-02-09 | Hynix Semiconductor Inc | 半導体装置におけるパッド部の配線構造 |
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