JP2702155B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2702155B2 JP2702155B2 JP63148805A JP14880588A JP2702155B2 JP 2702155 B2 JP2702155 B2 JP 2702155B2 JP 63148805 A JP63148805 A JP 63148805A JP 14880588 A JP14880588 A JP 14880588A JP 2702155 B2 JP2702155 B2 JP 2702155B2
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- JP
- Japan
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- wiring
- integrated circuit
- semiconductor integrated
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にマスタスライス
方式のゲートアレイ型の半導体集積回路に関する。
方式のゲートアレイ型の半導体集積回路に関する。
〔従来の技術〕 従来、この種の半導体集積回路は、第３図に示すよう
に、半導体チップ1aの外周縁部に複数のボンディングパ
ッド５と入出力回路領域６とを形成し、内部には種々の
回路を形成するためにトランジスタ素子や多結晶シリコ
ン抵抗などから成る基本セルとしての内部セル2aをＸ方
向に配置した内部セル列3aを、配線領域４を挟みＹ方向
に繰返し配置した構成となっていた。
に、半導体チップ1aの外周縁部に複数のボンディングパ
ッド５と入出力回路領域６とを形成し、内部には種々の
回路を形成するためにトランジスタ素子や多結晶シリコ
ン抵抗などから成る基本セルとしての内部セル2aをＸ方
向に配置した内部セル列3aを、配線領域４を挟みＹ方向
に繰返し配置した構成となっていた。
上述した従来のマスタスライス方式のゲートアレイ型
の半導体集積回路において、配線領域４は配線の布設の
ために必ず設けなければならない領域で多くの面積を必
要とするものであり、単に配線の布設にのみ利用されて
いた。
の半導体集積回路において、配線領域４は配線の布設の
ために必ず設けなければならない領域で多くの面積を必
要とするものであり、単に配線の布設にのみ利用されて
いた。
又、第４図に示す第３図のＢ部拡大図のように、内部
セル2aの回路で必要とされる多結晶シリコ抵抗10aは、
内部セル2a内に専用の抵抗素子領域8aに設けて形成され
ていた。
セル2aの回路で必要とされる多結晶シリコ抵抗10aは、
内部セル2a内に専用の抵抗素子領域8aに設けて形成され
ていた。
上述した従来の半導体集積回路は、抵抗素子を必要と
する回路が数多く使用されている場合は抵抗素子の占め
る面積の割合が多く、そのためにチップサイズを必要以
上に拡大しなければならないので、集積度の低下及び製
造歩留りの低下を招くという欠点がある。
する回路が数多く使用されている場合は抵抗素子の占め
る面積の割合が多く、そのためにチップサイズを必要以
上に拡大しなければならないので、集積度の低下及び製
造歩留りの低下を招くという欠点がある。
又、上述したように多くの面積を占める配線領域は、
領域上を配線の布設に利用するのみで領域下は何も利用
されておらず、配線領域下のスペースがむだになってい
るという欠点がある。
領域上を配線の布設に利用するのみで領域下は何も利用
されておらず、配線領域下のスペースがむだになってい
るという欠点がある。
本発明の半導体集積回路は、半導体チップ上に設けら
れる論理回路を形成するトランジスタ素子領域と抵抗素
子領域とを有する基本セルと、該基本セルを複数個配列
した複数の基本セル列と、該基本セル列の間に設けられ
た配線領域とを備える半導体集積回路において、前記抵
抗素子領域は前記配線領域の領域下に形成され前記配線
領域と前のトランジスタ素子領域内に抵抗素子を接続す
るコンタクト領域を有している。
れる論理回路を形成するトランジスタ素子領域と抵抗素
子領域とを有する基本セルと、該基本セルを複数個配列
した複数の基本セル列と、該基本セル列の間に設けられ
た配線領域とを備える半導体集積回路において、前記抵
抗素子領域は前記配線領域の領域下に形成され前記配線
領域と前のトランジスタ素子領域内に抵抗素子を接続す
るコンタクト領域を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の平面図、第２図は第１図
のＡ部拡大図である。
のＡ部拡大図である。
第１図及び第２図に示すように、半導体チップ１上の
外周縁部に複数のボンディングパッド５と入出力回路領
域６を形成し、内部に各種論理回路を形成するためのト
ランジスタ素子領域７と抵抗素子領域８から成る基本セ
ルとしての内部セル２を複数個列状に配列した内部セル
列３を配線領域４を挟み繰返し配置してある。
外周縁部に複数のボンディングパッド５と入出力回路領
域６を形成し、内部に各種論理回路を形成するためのト
ランジスタ素子領域７と抵抗素子領域８から成る基本セ
ルとしての内部セル２を複数個列状に配列した内部セル
列３を配線領域４を挟み繰返し配置してある。
ここで、抵抗素子領域８の抵抗素子は配線領域４の領
域下を利用して、多結晶シリコン抵抗10を形成したもの
である。
域下を利用して、多結晶シリコン抵抗10を形成したもの
である。
本実施例では、第２図に示すように、配線領域４（第
１図参照）の領域下の多結晶シリコン抵抗10を内部セル
２のトランジスタ素子領域に引きのばし、内部セル２の
トランジスタ素子領域にコンタクト領域９を設けて第１
層配線12とコンタクトをとる形状とし、内部セル２のト
ランジスタ素子領域で多結晶シリコン抵抗10を必要とす
る回路に接続している。
１図参照）の領域下の多結晶シリコン抵抗10を内部セル
２のトランジスタ素子領域に引きのばし、内部セル２の
トランジスタ素子領域にコンタクト領域９を設けて第１
層配線12とコンタクトをとる形状とし、内部セル２のト
ランジスタ素子領域で多結晶シリコン抵抗10を必要とす
る回路に接続している。
このため、配線領域４の配線布設本数を低減させるこ
となく、又、現在既にある配線領域４を利用するのでチ
ップサイズを拡大する必要もなく、内部セル２のトラン
ジスタ素子領域内に特定の抵抗素子及び抵抗素子領域を
設ける必要がないため、トランジスタ素子11のみを置く
ことが可能である。
となく、又、現在既にある配線領域４を利用するのでチ
ップサイズを拡大する必要もなく、内部セル２のトラン
ジスタ素子領域内に特定の抵抗素子及び抵抗素子領域を
設ける必要がないため、トランジスタ素子11のみを置く
ことが可能である。
なお本実施例においては、第２図に示すように、抵抗
素子領域を配線領域に規則的に配置し抵抗素子として多
結晶シリコン抵抗を用いたが、抵抗素子配置及び抵抗素
子の種類は任意にできる。
素子領域を配線領域に規則的に配置し抵抗素子として多
結晶シリコン抵抗を用いたが、抵抗素子配置及び抵抗素
子の種類は任意にできる。
以上説明したように本発明は、マスタスライス方式の
ゲートアレイ型構造において多くの面積を占める配線領
域の領域下を利用して抵抗素子を形成するとともにこの
抵抗素子を接続するコンタクトをトランジスタ素子領域
に形成することにより、配線領域の配線布設本数を低減
させることなく、又、チップサイズを拡大することなし
に回路に必要な抵抗素子を形成でき、更に、従来は回路
を構成する内部セル領域に専用の領域を設けて形成して
いた抵抗素子が不要となるので、チップサイズが縮小で
きかつ集積度の向上及び製造歩留りの向上を達成できる
効果がある。
ゲートアレイ型構造において多くの面積を占める配線領
域の領域下を利用して抵抗素子を形成するとともにこの
抵抗素子を接続するコンタクトをトランジスタ素子領域
に形成することにより、配線領域の配線布設本数を低減
させることなく、又、チップサイズを拡大することなし
に回路に必要な抵抗素子を形成でき、更に、従来は回路
を構成する内部セル領域に専用の領域を設けて形成して
いた抵抗素子が不要となるので、チップサイズが縮小で
きかつ集積度の向上及び製造歩留りの向上を達成できる
効果がある。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ａ部拡大図、第３図は従来の半導体集積回路の一例の平
面図、第４図は第３図のＢ部拡大図である。 1,1a……半導体チップ、2,2a……内部セル、3,3a……内
部セル列、４……配線領域、５……ボンディングパッ
ド、６……入出力回路領域、7,7a……トランジスタ素子
領域、8,8a……抵抗素子領域、９……コンタクト領域、
10,10a……多結晶シリコン抵抗、11……トランジスタ素
子、12……第１層配線、13……信号線。
Ａ部拡大図、第３図は従来の半導体集積回路の一例の平
面図、第４図は第３図のＢ部拡大図である。 1,1a……半導体チップ、2,2a……内部セル、3,3a……内
部セル列、４……配線領域、５……ボンディングパッ
ド、６……入出力回路領域、7,7a……トランジスタ素子
領域、8,8a……抵抗素子領域、９……コンタクト領域、
10,10a……多結晶シリコン抵抗、11……トランジスタ素
子、12……第１層配線、13……信号線。
Claims (1)
- 【請求項１】半導体チップ上に設けられる論理回路を形
成するトランジスタ素子領域と抵抗素子領域とを有する
基本セルと、該基本セルを複数個配列した複数の基本セ
ル列と、該基本セル列の間に設けられた配線領域とを備
える半導体集積回路において、前記抵抗素子領域は前記
配線領域の領域下に形成され、前記配線領域と前記基本
セルとの境界部のトランジスタ素子領域内に抵抗素子を
接続するコンタクト領域を有することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148805A JP2702155B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148805A JP2702155B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022653A JPH022653A (ja) | 1990-01-08 |
| JP2702155B2 true JP2702155B2 (ja) | 1998-01-21 |
Family
ID=15461102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148805A Expired - Lifetime JP2702155B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702155B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066446A (ja) * | 1983-09-21 | 1985-04-16 | Fujitsu Ltd | ゲ−ト・アレ−集積回路 |
-
1988
- 1988-06-15 JP JP63148805A patent/JP2702155B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022653A (ja) | 1990-01-08 |
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