JPS6066446A - ゲ−ト・アレ−集積回路 - Google Patents
ゲ−ト・アレ−集積回路Info
- Publication number
- JPS6066446A JPS6066446A JP17448483A JP17448483A JPS6066446A JP S6066446 A JPS6066446 A JP S6066446A JP 17448483 A JP17448483 A JP 17448483A JP 17448483 A JP17448483 A JP 17448483A JP S6066446 A JPS6066446 A JP S6066446A
- Authority
- JP
- Japan
- Prior art keywords
- units
- conductor resistance
- cell rows
- resistance units
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003048 aphrodisiac agent Substances 0.000 description 1
- 230000002509 aphrodisiac effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明は、ゲート・アレー集積回路、特に基本セル列相
互間や入出力セル列上の間が配線チャネルとして利用さ
れるように構成されているゲート・アレーにおいて、当
該配線チャネルの一部あるいは全部に、拡散層やポリシ
リコンなどの導体抵抗単位を予め配列せしめておくよう
にしたゲート・アレー集積回路に関するものである。
互間や入出力セル列上の間が配線チャネルとして利用さ
れるように構成されているゲート・アレーにおいて、当
該配線チャネルの一部あるいは全部に、拡散層やポリシ
リコンなどの導体抵抗単位を予め配列せしめておくよう
にしたゲート・アレー集積回路に関するものである。
（Ｂ） 技術の背景と問題点
従来から例えばゲート・アレーにおいては、第１図を参
照して後述する如く、複数個の基本セル列が配列される
と共に、周辺部に入出力セル列がもうけられており、必
要に応じて、上記基本セル列上の論理単位や入出力セル
列上の論理単位を用いて所望の任意の論理回路を形成し
得るようにされる。そして、上記セル列間の間隔部分は
配線チャネルとして利用され、必要に応じて上記論理単
位間などを結ぶ配線のために利用されている。
照して後述する如く、複数個の基本セル列が配列される
と共に、周辺部に入出力セル列がもうけられており、必
要に応じて、上記基本セル列上の論理単位や入出力セル
列上の論理単位を用いて所望の任意の論理回路を形成し
得るようにされる。そして、上記セル列間の間隔部分は
配線チャネルとして利用され、必要に応じて上記論理単
位間などを結ぶ配線のために利用されている。
上記従来構成のゲート・アレーにおいては、配線チャネ
ル上の配線における遅延などをさけるためもあって配線
チャネル上には低抵抗導電体を導体として配線するよう
にされていて、例えば所定時間分の遅延素子を必要とす
る場合においては、第４図図示の如く、基本セル列上の
ナンド素子ＮＡＮＤを直列に接続して所定の遅延をイυ
るようにしていた。このために、セル列上の論理単位が
他のより好ましい分野に有効に利用され得ないことが生
じていた。
ル上の配線における遅延などをさけるためもあって配線
チャネル上には低抵抗導電体を導体として配線するよう
にされていて、例えば所定時間分の遅延素子を必要とす
る場合においては、第４図図示の如く、基本セル列上の
ナンド素子ＮＡＮＤを直列に接続して所定の遅延をイυ
るようにしていた。このために、セル列上の論理単位が
他のより好ましい分野に有効に利用され得ないことが生
じていた。
０ 発明の目的と構成
本発明は、上記の点を解決することを目的としており、
配線チャネル上に予め導体抵抗単位を配列せしめておき
、上記遅延素子のために利用したり、論理回路における
入力プル・タウン抵抗やプル・アップ抵抗のために利用
したり、モノマルチなとの時定数のために利用したり、
更には配線白木として利用したりし得るようにすること
を目的としている。そしてそのため、本発明のゲート・
アレー集積回路は、所要の間隔をへたて一〇複数列配列
された基本セル列をそなえると共に］二記複数の基本セ
ル列を包む形の周辺部に入出力セル列を配列せしめてな
る’ｆ−ト・アレーにおい゛Ｃ１上記基本セル列間の間
隔部、および上記基本１！ル列と上記入出力セル列との
間の間隔部で与えられる配線チャネルの一部あるいは全
部に、端子取出し口を有する導体抵抗単位を複数個予め
配列せしめてなることを特徴としている。以下図面を参
１憬しつつ説明する。
配線チャネル上に予め導体抵抗単位を配列せしめておき
、上記遅延素子のために利用したり、論理回路における
入力プル・タウン抵抗やプル・アップ抵抗のために利用
したり、モノマルチなとの時定数のために利用したり、
更には配線白木として利用したりし得るようにすること
を目的としている。そしてそのため、本発明のゲート・
アレー集積回路は、所要の間隔をへたて一〇複数列配列
された基本セル列をそなえると共に］二記複数の基本セ
ル列を包む形の周辺部に入出力セル列を配列せしめてな
る’ｆ−ト・アレーにおい゛Ｃ１上記基本セル列間の間
隔部、および上記基本１！ル列と上記入出力セル列との
間の間隔部で与えられる配線チャネルの一部あるいは全
部に、端子取出し口を有する導体抵抗単位を複数個予め
配列せしめてなることを特徴としている。以下図面を参
１憬しつつ説明する。
（ロ 発明の実施例
第１図は従来および本発明にいう如きゲート・アレーの
概念を説明する説明図、第２図および第３図は夫々本発
明のゲート・アレーにおＧ）で導体抵抗単位が配列され
ている一実施例構成、第４１菌は従来の遅延素子の一例
、第５図は本発明のｊｉｉ３合における遅延素子の形成
例、第６図（５）は入カブル・アップ抵抗の形成例、第
６図（１３）は入カブル・り゛ラン抵抗の形成例、第７
図はモノ・マルチの１時定数形成例を示す。
概念を説明する説明図、第２図および第３図は夫々本発
明のゲート・アレーにおＧ）で導体抵抗単位が配列され
ている一実施例構成、第４１菌は従来の遅延素子の一例
、第５図は本発明のｊｉｉ３合における遅延素子の形成
例、第６図（５）は入カブル・アップ抵抗の形成例、第
６図（１３）は入カブル・り゛ラン抵抗の形成例、第７
図はモノ・マルチの１時定数形成例を示す。
図において、１はゲート・アレー、２は基本セル列、３
は入出力セル列、４はノ々ツド、５は西己線チャネルを
表わしている。そして、各基本−１１）レタ１１２や入
出力セル列３上には論理単位が多数個予め配列されてお
り、必要に応じて、当該論理単位を利用して任意所望の
論理回路を形成し得るようにされている。
は入出力セル列、４はノ々ツド、５は西己線チャネルを
表わしている。そして、各基本−１１）レタ１１２や入
出力セル列３上には論理単位が多数個予め配列されてお
り、必要に応じて、当該論理単位を利用して任意所望の
論理回路を形成し得るようにされている。
本発明の場合には、第１図図示の配線チャネル５、即ち
基本セル列間、および基本セル列と入出力セル列との間
のｌ’ｌｄ ｒＮチャネル５上に、第２図や第３図図示
の如く導体抵抗単位６や７が予め配列されている。導体
抵抗単位６や７が配列される範囲は、上記配勝チャネル
５の全部であってもよく、一部のみであってもよい。
基本セル列間、および基本セル列と入出力セル列との間
のｌ’ｌｄ ｒＮチャネル５上に、第２図や第３図図示
の如く導体抵抗単位６や７が予め配列されている。導体
抵抗単位６や７が配列される範囲は、上記配勝チャネル
５の全部であってもよく、一部のみであってもよい。
＠２図図示実施例においては、導体抵抗単位６はポリ・
シリコンによって構成されており、図示の場合には５字
形と１字形との導体抵抗単位６が配列されていて夫々に
は端子取出し口８がもうけられている。そして例えば論
理単位（セル列内の）との間や導体抵抗単位６間の屯気
的接続に当っては、当該端子取出し口８が利用される。
シリコンによって構成されており、図示の場合には５字
形と１字形との導体抵抗単位６が配列されていて夫々に
は端子取出し口８がもうけられている。そして例えば論
理単位（セル列内の）との間や導体抵抗単位６間の屯気
的接続に当っては、当該端子取出し口８が利用される。
第３図図示実１１Ｉｉ例においては、導体抵抗単位７は
例えばＰ形のウェルによって構成されている。
例えばＰ形のウェルによって構成されている。
そして、端子取出し口８はＰ形のウェルにもうけられた
Ｐ域によって形成される。
Ｐ域によって形成される。
本発明の場合、ｄル２図図示の構成と第３図図示の構成
とが、１つのゲート・アレー１上で混在していでもよい
。
とが、１つのゲート・アレー１上で混在していでもよい
。
上記導体抵抗単位６や７は、単位長さ当り抵抗とストレ
ー容量とをもっている。そして、当該導体抵抗単位６や
７を所望長（所望個数１隻結する）利用することによっ
て、第５図図示の如く遅延素子９を形成することが可能
となる。また上Ｈ己２尊体抵抗単泣６や７を用いて、第
６図（５）図示や：ｌ’（６１Ｈ（Ｂ）図示の如く、プ
ル拳アップ抵抗１０やフ０ル・り゛ラン抵抗１１として
利用することが可能となる。
ー容量とをもっている。そして、当該導体抵抗単位６や
７を所望長（所望個数１隻結する）利用することによっ
て、第５図図示の如く遅延素子９を形成することが可能
となる。また上Ｈ己２尊体抵抗単泣６や７を用いて、第
６図（５）図示や：ｌ’（６１Ｈ（Ｂ）図示の如く、プ
ル拳アップ抵抗１０やフ０ル・り゛ラン抵抗１１として
利用することが可能となる。
更に、第７図図示の如°く、シュミット・トリガ１２の
入力段に時定数素子１３や１４点して４フ〈奢先するこ
とによって、モノ・マルチを構成すること力Ｓ可能とな
る。勿論、上記導体抵抗単位６や７をそのまま配線その
ものとして利用することもてきる。
入力段に時定数素子１３や１４点して４フ〈奢先するこ
とによって、モノ・マルチを構成すること力Ｓ可能とな
る。勿論、上記導体抵抗単位６や７をそのまま配線その
ものとして利用することもてきる。
（匂 発明の詳細
な説明した如く、本発明によれば、導体抵抗単位を、媚
延素子や抵抗素子や；ｆ ：１１’、素子や自己ｉｆ堅
自体として利用することが可能となる。そし′Ｃ１セル
列内の論理単位が非所望に使用されること力３イ氏減さ
れる。
延素子や抵抗素子や；ｆ ：１１’、素子や自己ｉｆ堅
自体として利用することが可能となる。そし′Ｃ１セル
列内の論理単位が非所望に使用されること力３イ氏減さ
れる。
第１図は従来および本発明にいう如きゲート・アレーの
概念を説明する説明図、第２図および第３図は夫々本発
明のゲート・アレーにおいて導体抵抗単位が配列されて
いる一実施例構成、４１４図は従来の遅延素子の一例、
第５図は本発明の場合における遅延素子の形成例、第６
図（５）は入力プル・アップ抵抗の形成例、第６図（Ｂ
）は入力プル・ダウン抵抗の形成例、第７図はモノ・マ
ルチの時定数形成例を示す。 図中、１はゲート・アレー、２は基本セル列、３は入出
力セル列、４はパッド、５は配線チャネル、６や７は導
体抵抗単位、８は端子取出し口を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名）
概念を説明する説明図、第２図および第３図は夫々本発
明のゲート・アレーにおいて導体抵抗単位が配列されて
いる一実施例構成、４１４図は従来の遅延素子の一例、
第５図は本発明の場合における遅延素子の形成例、第６
図（５）は入力プル・アップ抵抗の形成例、第６図（Ｂ
）は入力プル・ダウン抵抗の形成例、第７図はモノ・マ
ルチの時定数形成例を示す。 図中、１はゲート・アレー、２は基本セル列、３は入出
力セル列、４はパッド、５は配線チャネル、６や７は導
体抵抗単位、８は端子取出し口を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名）
Claims (1)
- 所要の間隔をへたてて復敢列配列された基本セル列をそ
なえると共に上記複数の基本セル列を包む形の周辺部に
入出力セル列を配列せしめてなるゲート・アレーにおい
て、上記基本セル列間の間隔部、および上記基本セル列
と上記入出力セル列との間の間隔部で与えられる配線チ
ャネルの一部あるいは全部に、端子取出し口を有する導
体抵抗単位を複数個予め配列せしめてなることを特徴と
するゲート・アレー集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17448483A JPS6066446A (ja) | 1983-09-21 | 1983-09-21 | ゲ−ト・アレ−集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17448483A JPS6066446A (ja) | 1983-09-21 | 1983-09-21 | ゲ−ト・アレ−集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066446A true JPS6066446A (ja) | 1985-04-16 |
Family
ID=15979288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17448483A Pending JPS6066446A (ja) | 1983-09-21 | 1983-09-21 | ゲ−ト・アレ−集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066446A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022653A (ja) * | 1988-06-15 | 1990-01-08 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0287666A (ja) * | 1988-09-26 | 1990-03-28 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| EP0398605A2 (en) * | 1989-05-15 | 1990-11-22 | Xilinx, Inc. | Metal-interconnected integrated circuit chip |
-
1983
- 1983-09-21 JP JP17448483A patent/JPS6066446A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022653A (ja) * | 1988-06-15 | 1990-01-08 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0287666A (ja) * | 1988-09-26 | 1990-03-28 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| EP0398605A2 (en) * | 1989-05-15 | 1990-11-22 | Xilinx, Inc. | Metal-interconnected integrated circuit chip |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4602270A (en) | Gate array with reduced isolation | |
| EP0133958B1 (en) | A masterslice semiconductor device | |
| US4161662A (en) | Standardized digital logic chip | |
| US5650653A (en) | Microelectronic integrated circuit including triangular CMOS "nand" gate device | |
| JP3154411B2 (ja) | Ｃａｄによってレイアウトされた２金属層集積回路ゲート・アレイ | |
| KR860000970B1 (ko) | 반도체 집적회로 장치 | |
| KR890004569B1 (ko) | 마스터 슬라이스형 반도체장치 | |
| US4623911A (en) | High circuit density ICs | |
| IE53844B1 (en) | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers | |
| KR890004451B1 (ko) | 바이폴라트랜지스터와 mos트랜지스터가 혼재하는 반도체 집적회로장치 | |
| JPH0695553B2 (ja) | ゲート・アレイ | |
| US5539246A (en) | Microelectronic integrated circuit including hexagonal semiconductor "gate " device | |
| JPS6066446A (ja) | ゲ−ト・アレ−集積回路 | |
| JPH07273208A (ja) | ポリセル集積回路 | |
| JPH0556864B2 (ja) | ||
| JPS612342A (ja) | 半導体集積回路装置 | |
| US6005264A (en) | Microelectronic integrated circuit including hexagonal CMOS "NAND" gate device | |
| JPS643056B2 (ja) | ||
| JPH0253949B2 (ja) | ||
| JPH0454391B2 (ja) | ||
| JPS5963743A (ja) | 半導体集積回路装置 | |
| JP2002289785A (ja) | 半導体装置 | |
| JPS59132144A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JPH0560666B2 (ja) |