JPH0253949B2 - - Google Patents
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- JPH0253949B2 JPH0253949B2 JP55125148A JP12514880A JPH0253949B2 JP H0253949 B2 JPH0253949 B2 JP H0253949B2 JP 55125148 A JP55125148 A JP 55125148A JP 12514880 A JP12514880 A JP 12514880A JP H0253949 B2 JPH0253949 B2 JP H0253949B2
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- JP
- Japan
- Prior art keywords
- mos transistors
- gates
- gate
- semiconductor integrated
- mos
- Prior art date
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、CMOSトランジスタによるセル
構造を配列してマスタースライス方式により作ら
れる半導体集積回路に関する。
構造を配列してマスタースライス方式により作ら
れる半導体集積回路に関する。
マスタースライス方式の半導体集積回路は、所
定の規則に従つて複数個の素子を配列形成した半
導体基板（いわゆるマスター）を用い、これに最
終的な電極配線パターンを組合せることにより、
電極配線パターンの設計で種々の論理回路を実現
するものである。この場合、マスター基板は、
種々の論理機能を実現するための所定の基本回路
要素を単位セル構造として、このセル構造をマト
リクス状に配列して構成される。
定の規則に従つて複数個の素子を配列形成した半
導体基板（いわゆるマスター）を用い、これに最
終的な電極配線パターンを組合せることにより、
電極配線パターンの設計で種々の論理回路を実現
するものである。この場合、マスター基板は、
種々の論理機能を実現するための所定の基本回路
要素を単位セル構造として、このセル構造をマト
リクス状に配列して構成される。
CMOSによるマスタースライス方式のセル構
造としては、従来第１図〜第３図に示すようなも
のが知られている。これらの図で黒丸で示したの
は、最終的な電極配線を接触させ得るコンタクト
部である。第１図は、相対向するＰチヤネル
MOSトランジスタとＮチヤネルMOSトランジス
タをそれぞれ３個ずつ直列接続した部分と２個ず
つ直列接続した部分とで１つのセルとしたもので
ある。ゲートは全て独立している。第２図のセル
構造は、共通ゲートとしたＰチヤネルMOSトラ
ンジスタとＮチヤネルMOSトランジスタの２対
で構成している。第３図のセル構造は、３個ずつ
直列接続したＰチヤネルMOSトランジスタとＮ
チヤネルMOSトランジスタを対向配置し、相対
向するもの同志を共通ゲートとして構成してい
る。
造としては、従来第１図〜第３図に示すようなも
のが知られている。これらの図で黒丸で示したの
は、最終的な電極配線を接触させ得るコンタクト
部である。第１図は、相対向するＰチヤネル
MOSトランジスタとＮチヤネルMOSトランジス
タをそれぞれ３個ずつ直列接続した部分と２個ず
つ直列接続した部分とで１つのセルとしたもので
ある。ゲートは全て独立している。第２図のセル
構造は、共通ゲートとしたＰチヤネルMOSトラ
ンジスタとＮチヤネルMOSトランジスタの２対
で構成している。第３図のセル構造は、３個ずつ
直列接続したＰチヤネルMOSトランジスタとＮ
チヤネルMOSトランジスタを対向配置し、相対
向するもの同志を共通ゲートとして構成してい
る。
ところで、マスタースライス方式では、ある論
理回路を構成したとき必然的に未使用の素子が残
る。このため同一の論理機能を実現するのに要す
る素子数は少ない方が望ましい。そのような
MOSゲートとしては、第４図あるいは第５図に
示すようなクロツクドCMOS（C2MOS）ゲートが
知られている。第４図はインバータ、第５図は２
入力NORゲートである。しかしこの種のC2MOS
ゲートでは、Ｐチヤネル側とＮチヤネル側にクロ
ツクφ，で駆動される共通ゲートでない素子を
含むため、例えば第２図や第３図のセル構造を用
いた場合には、少くとも２つのセルを利用しなけ
れば１つのC2MOSゲートを構成することができ
ず、従つて無駄が多くなる。第１図のセル構造は
ゲートが全て独立であるためこのような不都合は
ないが、１つのセル自体の素子数が多いので、や
はり各種論理回路を構成したときに無駄が多くな
る。
理回路を構成したとき必然的に未使用の素子が残
る。このため同一の論理機能を実現するのに要す
る素子数は少ない方が望ましい。そのような
MOSゲートとしては、第４図あるいは第５図に
示すようなクロツクドCMOS（C2MOS）ゲートが
知られている。第４図はインバータ、第５図は２
入力NORゲートである。しかしこの種のC2MOS
ゲートでは、Ｐチヤネル側とＮチヤネル側にクロ
ツクφ，で駆動される共通ゲートでない素子を
含むため、例えば第２図や第３図のセル構造を用
いた場合には、少くとも２つのセルを利用しなけ
れば１つのC2MOSゲートを構成することができ
ず、従つて無駄が多くなる。第１図のセル構造は
ゲートが全て独立であるためこのような不都合は
ないが、１つのセル自体の素子数が多いので、や
はり各種論理回路を構成したときに無駄が多くな
る。
この発明は上記の点に鑑みてなされたもので、
C2MOSゲートを容易に実現でき、各種論理回路
の集積度向上を図り得るCMOSによるセル構造
を用いたマスタースライス方式による半導体集積
回路を提供するものである。
C2MOSゲートを容易に実現でき、各種論理回路
の集積度向上を図り得るCMOSによるセル構造
を用いたマスタースライス方式による半導体集積
回路を提供するものである。
この発明におけるセル構造は、相対向するＰチ
ヤネルMOSトランジスタとＮチヤネルMOSトラ
ンジスタを２個ずつ直列接続して構成され、かつ
相対向する一方のMOSトランジスタ対のゲート
を共通ゲートとし、他方のMOSトランジスタ対
のゲートを互いに独立のゲートとしたことを特徴
としている。
ヤネルMOSトランジスタとＮチヤネルMOSトラ
ンジスタを２個ずつ直列接続して構成され、かつ
相対向する一方のMOSトランジスタ対のゲート
を共通ゲートとし、他方のMOSトランジスタ対
のゲートを互いに独立のゲートとしたことを特徴
としている。
この発明の一実施例のセル構造を第６図に示
す。第６図では、Siゲート構造のＰチヤネル
MOSトランジスタとＮチヤネルMOSトランジス
タをそれぞれ２個ずつ直列接続して対向配置し、
相対向するMOSトランジスタ対のうち一対はゲ
ートを独立とし、他の対は共通ゲートとしてい
る。
す。第６図では、Siゲート構造のＰチヤネル
MOSトランジスタとＮチヤネルMOSトランジス
タをそれぞれ２個ずつ直列接続して対向配置し、
相対向するMOSトランジスタ対のうち一対はゲ
ートを独立とし、他の対は共通ゲートとしてい
る。
第６図のセルを用いて第４図のC2MOSインバ
ータを実現したときの模式パターンは第７図のよ
うになる。図から明らかなように、１つのセルで
未使用の素子を残すことなく１つのC2MOSゲー
トを実現することができる。
ータを実現したときの模式パターンは第７図のよ
うになる。図から明らかなように、１つのセルで
未使用の素子を残すことなく１つのC2MOSゲー
トを実現することができる。
また第６図のセルを２個用いて第５図の
CMOS NORゲートを実現したときの模式パター
ンは第８図のようになる。使用しないのは２個の
セルのうち一方の一対のみ、であり、やはり素子
の有効利用が図られている。
CMOS NORゲートを実現したときの模式パター
ンは第８図のようになる。使用しないのは２個の
セルのうち一方の一対のみ、であり、やはり素子
の有効利用が図られている。
以上のようにこの発明によれば、C2MOSゲー
トを容易に実現でき、各種論理回路の集積度向上
を図り得るセル構造を用いたマスタースライス方
式の半導体集積回路を提供することができる。
トを容易に実現でき、各種論理回路の集積度向上
を図り得るセル構造を用いたマスタースライス方
式の半導体集積回路を提供することができる。
第１図〜第３図はCMOSによるマスタースラ
イス方式のセル構造の従来例を示す模式パター
ン、第４図はC2MOSインバータの等価回路図、
第５図はC2MOS NORゲートの等価回路図、第
６図はこの発明の一実施例におけるセル構造の模
式パターン、第７図は第６図のセルを用いて第４
図のC2MOSインバータを構成したときの模式パ
ターン、第８図は同じく第６図のセルを２個用い
て第５図のC2MOS NORゲートを構成したとき
の模式パターンである。
イス方式のセル構造の従来例を示す模式パター
ン、第４図はC2MOSインバータの等価回路図、
第５図はC2MOS NORゲートの等価回路図、第
６図はこの発明の一実施例におけるセル構造の模
式パターン、第７図は第６図のセルを用いて第４
図のC2MOSインバータを構成したときの模式パ
ターン、第８図は同じく第６図のセルを２個用い
て第５図のC2MOS NORゲートを構成したとき
の模式パターンである。
Claims (1)
- 【特許請求の範囲】 １ CMOSトランジスタによるセルを配列して
マスタースライス方式により作られる半導体集積
回路において、前記セルは、相対向するｐチヤネ
ルMOSトランジスタとｎチヤネルMOSトランジ
スタを２個ずつ直列接続して構成され、かつ相対
向する一方のMOSトランジスタ対のゲートを共
通ゲートとし、他方のMOSトランジスタ対のゲ
ートを互いに独立のゲートとしたことを特徴とす
る半導体集積回路。 ２ 互いに独立の二つのゲートを相補クロツクの
入力端子とし、共通ゲートを信号入力端子とし
て、一つのセルでC2MOSインバータを構成した
特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12514880A JPS5749253A (en) | 1980-09-09 | 1980-09-09 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12514880A JPS5749253A (en) | 1980-09-09 | 1980-09-09 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5749253A JPS5749253A (en) | 1982-03-23 |
| JPH0253949B2 true JPH0253949B2 (ja) | 1990-11-20 |
Family
ID=14903048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12514880A Granted JPS5749253A (en) | 1980-09-09 | 1980-09-09 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5749253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670411U (ja) * | 1993-03-05 | 1994-09-30 | 住友電装株式会社 | ワイヤハーネスの挿通作業用包装材 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1191188B (it) * | 1982-04-15 | 1988-02-24 | Cselt Centro Studi Lab Telecom | Cella elementare per reti di porte logiche a circuito integrato |
| JPS6065547A (ja) * | 1983-09-20 | 1985-04-15 | Sharp Corp | 半導体装置 |
| CN104144910B (zh) | 2012-02-29 | 2016-08-17 | 三菱丽阳株式会社 | 丙烯腈的制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745948A (en) * | 1980-09-02 | 1982-03-16 | Nec Corp | Semiconductor integrated circuit device |
-
1980
- 1980-09-09 JP JP12514880A patent/JPS5749253A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745948A (en) * | 1980-09-02 | 1982-03-16 | Nec Corp | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670411U (ja) * | 1993-03-05 | 1994-09-30 | 住友電装株式会社 | ワイヤハーネスの挿通作業用包装材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5749253A (en) | 1982-03-23 |
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