KR880010497A - 마스터 슬라이스형 집적회로 - Google Patents

마스터 슬라이스형 집적회로 Download PDF

Info

Publication number
KR880010497A
KR880010497A KR1019880001500A KR880001500A KR880010497A KR 880010497 A KR880010497 A KR 880010497A KR 1019880001500 A KR1019880001500 A KR 1019880001500A KR 880001500 A KR880001500 A KR 880001500A KR 880010497 A KR880010497 A KR 880010497A
Authority
KR
South Korea
Prior art keywords
integrated circuit
latch
transistor
master slice
cell
Prior art date
Application number
KR1019880001500A
Other languages
English (en)
Other versions
KR910000024B1 (en
Inventor
하지메 구보사와
마사또 이시구로
Original Assignee
야다모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야다모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야다모도 다꾸마
Publication of KR880010497A publication Critical patent/KR880010497A/ko
Application granted granted Critical
Publication of KR910000024B1 publication Critical patent/KR910000024B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음

Description

마스터 슬라이스형 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 마스터 슬라이스형 집적회로의 평면도.
제2도는 본 발명에 따른 마스터 슬라이스형 집적회로의 실시예의 평면도.
제3도는 제2도에 도시된 실시예에 사용된 기본셀의 평면도.

Claims (14)

  1. 각종 회로가 상호접속의 루팅(routing)을 변화시킴으로서 형성될 수 있는 마스터 슬라이스형 집적회로에 있어서, 반도체칩상의 주변영역에 배열된 다수의 입력/출력 셀; 각각이 소정 방향으로 배열되어 있으며, 트랜지스터를 구성하는 다수의 기본셀로 구성되는 다수의 기본셀 열; 칩상에 형성되며 데이터 버스를 수용하는 상호접속영역; 및 기본셀열에 배열되어 있으며, 데이터 버스가 플로우팅 상태로 변화되는 것을 방지하기 위하여 상호접속 영역상에 놓인 데이터 버스의 전위를 유지하며, 각각이 기본셀의 각 트랜지스터의 구동력보다 더 작은 구동력을 갖는 트랜지스터로 구성되는 다수의 래치셀로 구성되는 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  2. 제1항에 있어서, 래치셀 각각은 각 기본셀의 트랜지스터의 구동력보다 더 작은 상위한 구동력을 갖는 트랜지스터로 구성되는 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  3. 제1항에 있어서, 기본셀과 래치셀의 트랜지스터는 상보형 금속산화물 반도체(CMOS) 트랜지스터인 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  4. 제3항에 있어서, 기본셀의 각각의 CMOS 트랜지스터의 채널이 래치셀의 CMOS 트랜지스터의 채널보다 더 넓은 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  5. 제3항에 있어서, 래치셀은 각각이 각 기본셀의 MOS 트랜지스터의 구동력보다 더 작은 상위한 구동력을 갖는 CMOS 트랜지스터로 구성되며, 각 래치회로의 상위한 구동력의 CMOS 트랜지스터의 채널영역은 크기가 서로 상위한 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  6. 제1항에 있어서, 래치회로는 트랜지스터에 의하여 구성된 제1 및 제2인버터로 구성되며, 제1인버터의 출력단자와 제2인버터의 입력단자는 데이터 버스의 1비트선에 접속되며, 제1인버터의 출력단자는 제2인버터의 입력단자에 접속되는 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  7. 제6항에 있어서, 제1인버터를 구성하는 트랜지스터의 구동력은 제2인버터를 구성하는 트랜지스터의 구동력보다 더 큰 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  8. 제7항에 있어서, 제1 및 제2인버터의 구동력은 기본셀의 트랜지스터에 의하여 구성될 수 있는 회로소자의 최소 구동력의 1/2 및 1/4인 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  9. 제1항에 있어서, 다수의 래치회로는 기본셀열 각각의 양단부에 배열되는 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  10. 제1항에 있어서, 다수의 래치회로는 상호접속 채널상에 놓은 독립데이타 버스의 수와 데이터 버스의 각각으로 구성되는 1비트선의 수와 합계에 적어도 도달하는 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  11. 제1항에 있어서, 회로 블록은 기본셀의 사용에 의하여 제조되며, 기본셀로 구성되는 입출력버퍼를 통하여 데이터 버스에 접속되는 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  12. 제1항에 있어서, 각 기본셀은 한쌍의 p 채널 금속산화물 반도체(MOS) 트랜지스터와 n 채널 MOS 트랜지스터로 구성되며, 래치셀 각각은 제1 및 제2n 채널 MOS 트랜지스터로 구성되며, 및 제1 및 제2p 채널 MOS 트랜지스터와 래치셀의 제1및 제2n 채널 MOS 트랜지스터 각각의 상호 콘덕턴스(gm)는 기본셀의 P및 n채널 MOS 트랜지스터의 상호 콘덕턴스보다 더 작은 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  13. 제12항에 있어서, 래치셀의 제1p 채널 MOS 트랜지스터의 상호 콘덕턴스는 그의 제2p 채널 MOS 트랜지스터의 상호 콘덕턴스보다 더 작으며, 래치셀의 제1n 채널 MOS 트랜지스터의 상호 콘덕턴스는 그의 제2n 채널 MOS 트랜지스터의 콘덕턴스보다 더 작은 것을 특징으로 하는 마스터 슬라이스형 집적회로.
  14. 제13항에 있어서, 제1CMOS 인버터는 제2p 및 n 채널 MOS 트랜지스터로 구성되며, 제2 CMOS 인버터는 제1p 및 n 채널 MOS 트랜지스터에 의하여 구성되며, 및 제1CMOS 인버터의 입력은 데이타 버스에 접속되며, 그의 출력은 제2CMOS 인버터의 입력에 접속되고, 및 제2CMOS 인버터의 출력은 데이터 버스에 접속되는 것을 특징으로 하는 마스터 슬라이스형 집적회로.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8801500A 1987-02-24 1988-02-15 Master slice type integrated circuit KR910000024B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP62040603A JPH079978B2 (ja) 1987-02-24 1987-02-24 マスタスライス型半導体集積回路
JP62-40603 1987-02-24

Publications (2)

Publication Number Publication Date
KR880010497A true KR880010497A (ko) 1988-10-10
KR910000024B1 KR910000024B1 (en) 1991-01-19

Family

ID=12585090

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8801500A KR910000024B1 (en) 1987-02-24 1988-02-15 Master slice type integrated circuit

Country Status (5)

Country Link
US (1) US4837461A (ko)
EP (1) EP0280257B1 (ko)
JP (1) JPH079978B2 (ko)
KR (1) KR910000024B1 (ko)
DE (1) DE3886236D1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0834276B2 (ja) * 1989-07-31 1996-03-29 株式会社三井ハイテック リードフレームの製造方法
JP2791167B2 (ja) * 1990-02-28 1998-08-27 株式会社東芝 半導体記憶回路装置
JP3079515B2 (ja) * 1991-01-29 2000-08-21 株式会社東芝 ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路
US5313119A (en) * 1991-03-18 1994-05-17 Crosspoint Solutions, Inc. Field programmable gate array
US5217915A (en) * 1991-04-08 1993-06-08 Texas Instruments Incorporated Method of making gate array base cell
JPH0695961A (ja) * 1992-09-11 1994-04-08 Hitachi Ltd プロセッサ集積回路およびそれを用いたデータ処理システム
US5465055A (en) * 1994-10-19 1995-11-07 Crosspoint Solutions, Inc. RAM-logic tile for field programmable gate arrays
US5629636A (en) * 1994-10-19 1997-05-13 Crosspoint Solutions, Inc. Ram-logic tile for field programmable gate arrays
JP4974202B2 (ja) 2001-09-19 2012-07-11 ルネサスエレクトロニクス株式会社 半導体集積回路
US6804809B1 (en) * 2002-10-30 2004-10-12 Polarfab, Llc System and method for defining a semiconductor device layout

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58190036A (ja) * 1982-04-23 1983-11-05 Fujitsu Ltd ゲ−ト・アレイ大規模集積回路装置
JPS58209142A (ja) * 1982-05-31 1983-12-06 Nec Corp 半導体集積回路装置
JPS6065546A (ja) * 1983-09-20 1985-04-15 Fujitsu Ltd ゲ−トアレイ型集積回路
JPS6074644A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd Ｃｍｏｓゲ−トアレ−
US4760289A (en) * 1986-08-04 1988-07-26 International Business Machines Corporation Two-level differential cascode current switch masterslice

Also Published As

Publication number Publication date
US4837461A (en) 1989-06-06
EP0280257B1 (en) 1993-12-15
EP0280257A1 (en) 1988-08-31
DE3886236D1 (de) 1994-01-27
JPS63207148A (ja) 1988-08-26
KR910000024B1 (en) 1991-01-19
JPH079978B2 (ja) 1995-02-01

Similar Documents

Publication Publication Date Title
US5923060A (en) Reduced area gate array cell design based on shifted placement of alternate rows of cells
KR880010573A (ko) 대규모 반도체 논리장치
KR950034686A (ko) 게이트 어레이의 기본 셀 및 이 기본 셀을 포함하는 게이트 어레이
KR890004321A (ko) 로직마크로 및 랜덤억세스메모리 마크로를 구비한 반도체 집적회로장치
KR880011797A (ko) 반도체 기억장치
EP0278857A2 (en) Master slice type integrated circuit
KR880010497A (ko) 마스터 슬라이스형 집적회로
KR840008540A (ko) 바이폴라트랜지스터와 mos 트랜지스터가 혼재하는 반도체 집적회로장치
US4596003A (en) Semiconductor memory
KR970067370A (ko) Rom 셀의 어레이를 구비한 단일-칩 기억 장치
KR950010098A (ko) 반도체 기억장치
JPH0831578B2 (ja) マスタ−スライス方式のゲ−トアレ−半導体集積回路装置
KR910006849A (ko) 반도체 집적회로 장치
JPH0752757B2 (ja) 半導体記憶装置
JPH0375899B2 (ko)
JPS58139446A (ja) 半導体集積回路装置
KR920007194A (ko) 표준 셀 방식의 반도체 집접회로
JPH0252428B2 (ko)
US5422581A (en) Gate array cell with predefined connection patterns
JPS62130538A (ja) Ｃｍｏｓ集積回路装置
US4924440A (en) MOS gate array devices
US4980745A (en) Substrate potential detecting circuit
EP0730303A2 (en) Microelectronic integrated circuit including hexagonal CMOS "NAND" gate device
JPH0253949B2 (ko)
JPS60134435A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050110

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee