JPH0752757B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0752757B2
JPH0752757B2 JP60076551A JP7655185A JPH0752757B2 JP H0752757 B2 JPH0752757 B2 JP H0752757B2 JP 60076551 A JP60076551 A JP 60076551A JP 7655185 A JP7655185 A JP 7655185A JP H0752757 B2 JPH0752757 B2 JP H0752757B2
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義昭 矢沢
伸二 中里
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体記憶装置に関する。
［背景技術］ サイエンスフォーラム社発行「超LSIデバイスハンドブ
ック」（発行日 昭和58年11月28日）305頁〜313頁にも
示されているように、VLSIメモリの開発が進められてい
る。
スタティックRAM（ランダムアクセスメモリ）等の記憶
装置の大容量化、高速化が進められ、例えばスタティッ
クRAMはCMOSを用いた64kビットの大容量製品の時代を迎
えた。
半導体記憶装置（以下半導体メモリという）の記憶容量
の大容量化（特に64kビット以上）に伴って、半導体チ
ップ面積を増大し、RAMのアドレス回路の信号線は大面
積の半導体チップ上で長距離にわたり配置される。これ
にともないアドレス回路の信号線の等価分布抵抗も大き
くなる。また、微細化のためにフォトリソグラフィー技
術を改良することによってアドレス回路の信号線の配線
幅が２μｍ以下となると、信号線の等価分布抵抗も一層
大きくなる。また、大容量化に伴って各回路のファンア
ウトも大きくなるので、次段MOSのゲート容量による負
荷容量も大きくなる。従って、２μｍのホトリソグラフ
ィ技術を用いアドレス回路の全てがCMOSによって構成さ
れた64kビットMOSRAMにおいては、アドレスのアクセス
タイムは30nsecが限界と思われる。
そこで、本出願人等は、本発明前にアクセスタイムをさ
らに高速化する技術として、バイポーラトランジスタ
と、CMOSを混在させた記憶装置技術（以下Bi−CMOS技術
と称する）を開発した。
その概要を簡単に述べると以下のようなものである。
すなわち、半導体メモリ内のアドレス回路、タイミング
回路などにおいて、長距離の信号線に寄生する容量を充
電および放電する出力トランジスタ及びファンアウトの
大きな出力トランジスタは、バイポーラトランジスタに
より構成され、論理処理、例えば反転，非反転,NAND,NO
R等を行う論理回路はCMOS回路より構成されている。
CMOS回路によって構成された論理回路は、低消費電力で
あり、この論理回路の出力信号は、低出力インピーダン
スのバイポーラ出力トランジスタを介して長距離の信号
線に伝達される。低出力インピーダンスであるバイポー
ラ出力トランジスタを用いて出力信号を信号線に伝える
ようにしたことにより、信号線の浮遊容量に対する信号
伝播遅延時間の依存性を小さくすることができるという
作用によって、低消費電力で高速度の半導体メモリを得
るというものである。
本発明者らは、上記Bi−CMOS技術により高速で低消費電
力のスタティックRAMを開発したが、さらに高速化する
ために検討を行なった。
その結果、データ読み出し時間を高速とするためには相
補データ線対D,のデータ読出し時の電位振幅を小さく
することが有効であることがわかった。
第６図は、本発明者が開発したスタティックRAMの内部
回路の一部を示すものである。
同図に示すように、複数個のメモリセルMCが接続された
相補データ線対D,をカラムスイッチ用MISFETQy,Qを
介して共通データ線CDL,▲▼に選択的に接続し、
共通データ線CDL,▲▼のレベル差をセンスアンプ
SAで増幅してデータの読出しを行なうものである。上記
相補データ線対D,には、相補データ線対D,の電位を
確定するために電源電圧Vccに接続されたプルアップ用
のMISFETQp,Qが接続されている。
すなわち、メモリMCの情報は相補データ線対D,の電位
振幅として読出すので、その電位振幅が小さい方が短時
間でセルの情報を相補データ線対D,に伝播できるので
ある。
高速化するために、相補データ線対D,、共通データ線
CDL,▲▼の電位振幅（約30mV）を小さくしている
関係上、センスアンプSAは高感度のものが必要であるの
で、そこで差動対をなすバイポーラトランジスタQ1,Q2
でセンスアンプSAを構成している。これは、MISFETで高
感度のセンスアンプSAを構成すると、チャンネル幅Ｗを
極めて大きくする必要があり、高集積化には不利である
こと及びBi−CMOS技術では、バイポーラトランジスタを
他にも使用しているため、製造プロセスを変更せずに簡
単にセンスアンプSAをバイポーラトランジスタで構成で
きること等による。
上記の技術により、高速，低消費電力の大容量スタティ
ックRAMを開発できる。しかし、高速化のため相補デー
タ線対の電位振幅を小さくするのは有効であるが、相補
データ線対D,に接続されたプルアップ用MISFETQpとＱ
の特性及びカラムスイッチ用MISFETQyとＱの特性が
素子形状のちがいや製造ばらつきによって異なった場
合、相補データ線D,の電位にオフセットが生じ、読出
し時の動作マージンが低下してデータの誤読出しが生じ
る恐れがあるため、容易に相補データ線対D,の電位振
幅を小さくできないことがわかった。
すなわち、プルアップ用MISFETQp,Qの素子特性が異な
ると、データ線D,間のプリチャージ電位に差が生じ
る。そのプリチャージ電位の関係をVD＜Ｖとする。こ
の状態でワード線WL1と相補データ線D1,１が選択され
てメモリセルMC11のデータが相補データ線対D1,１に
伝えられ、データ線D1がハイレベル（Ｈ）に、データ線
１がロウレベル（Ｌ）となる。
しかし、それぞれのプリチャージ電位がVD1＜Ｖ１の
関係にあるため、ワード線，カラムスイッチが選択され
てからデータ線D1のレベルをＨにデータ線１のレベル
をＬにするには、第５図に示すように、長い時間ａ（＞
ｂ）が必要となる。第５図で実線はVD1＝Ｖ１を、点
線Ａは前記場合を、点線ＢはVD1,V１が小さい場合を
示す。そのため、データ線電位が反転した時間からセン
スアンプSAを選択するまでの時間が短くなるため動作マ
ージンが低下してしまう。VD,V１が極端に異なるとデ
ータ線の電位は反転しなくなりデータ誤読出しとなる。
一方、MISFETQy,Qの素子特性が異なり、例えばオン
（ON）抵抗の関係がRonQy＞RonQとなった時には、Ｈ
（Ｌ）データ線D1（１）の電位がQy（Ｑ）を介し共
通データ線CDL,（▲▼）に伝えられるが、RonQy
（＞RonQ）の関係があるため電圧降下に差が生じ、共
通データ線CDL,▲▼に伝えられる電位関係が反転
して、データ誤読出しが生じる。
本発明は、上記に鑑みてスタティックRAMの高速化を検
討する過程の中で生まれたものである。
［発明の目的］ この発明の目的は、動作速度を向上しつつデータ読出し
時の動作マージンを充分に確保できるようにした半導体
記憶装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、各相補データ線対に接続される２つのカラム
スイッチ用MISFETの素子形状および２つのプルアップ用
MISFETの素子形状を同一としてやることにより、素子の
形状の違いによる素子特性のアンバランスを小さくす
る。さらに、相補データ線対D,D上のカラムスイッチや
プルアップ用MISFETのゲート長をデータ線のピッチの許
す範囲内でメモリセルのMISFET等のゲート長より大きく
形成して、加工精度の変動による素子特性への影響をも
減少させる。
これによって、データ線の電位にオフセットが生じない
ため、データの読出し時間の高速化のために相補データ
線対の電位振幅を小さくしても、動作マージンを充分に
確保できるという上記目的を達成するものである。
［実施例］ 本発明では、相補データ線（対）のオフセット電位をな
くすために、カラムスイッチ用MISFETの第１のトランジ
スタQy（Ｑ）と第２のトランジスタＱ（Qy）の２つ
のMISFETのドレイン分布抵抗およびソース分布抵抗が等
しくなるように、２つのMIFETのドレイン領域形状，ソ
ース領域形状を同一として、両MISFETの素子特性を同一
とする。QyとＱの位置関係は、点対称あるいは線対称
とするが高集積化のために、後述するように相補データ
線の延在方向に縦に配置し、線対称とするのが好まし
い。プルアップ用MISFETの第３トランジスタQp（Ｑ）
と第４トランジスタＱ（Qp）のソース領域とドレイン
領域相互の関係、Qp,Qの位置関係も上記カラムスイッ
チ用MISFETQy,Qのそれと同じ関係として、素子特性を
同一にする。
さらに、Qy,Q又はQp,Qのソース又はドレイン領域に
接続される低分布抵抗配線（D,など）とのコンタクト
位置は、コンタクトずれによる分布抵抗ばらつきを低減
するため、ソース，ドレイン領域に対するコンタクトホ
ールの位置関係がQy,Qで同一として、素子特性を同一
とする。
さらにまた、コンタクト抵抗を低減し、かつ素子特性劣
化ばらつきを防止するため、Qy,QおよびQp,Qの各ソ
ース，ドレイン領域への配線コンタクトは、低抵抗ポリ
シリコン層を介して行なうようにする。
さらに、製造プロセスの不安定性によるQy,QおよびQ
p,Qのゲート加工寸法ばらつきを低減するために、各M
ISFETのゲート長は最少加工寸法により大きくする。
以上の種々の工夫を設けて、Qy,QおよびQp,Qのペア
性が重要な対をなすMISFETの素子特性を同一とする。
以下、実施例を図面を参照しながら説明する。
第１図には、バイポーラトランジスタと相補型MISFETと
により構成された本発明者の開発によるBi−CMOS型のス
タティックRAMに本発明を適用した場合のチップ全体の
レイアウトの一実施例が示されている。
図中鎖線Ａで囲まれた各回路ブロックは、半導体集積回
路技術によって単結晶シリコン基板のような一個の半導
体チップ上において形成される。
本実施例のスタティックRAMは、特に制限されないが、
メモリアレイ部が４つのメモリマットＭ−MAT1〜Ｍ−MA
T4に分割され、各メモリマットＭ−MAT1〜Ｍ−MAT4内に
は、公知の高抵抗負荷形のメモリセルが例えば128行×1
28列のようなマトリックス状に配列されている。
上記メモリマットＭ−MAT1とＭ−MAT2との間およびメモ
リマットＭ−MAT3とＭ−MAT4との間には、両側にワード
線選択駆動回路Ｘ−DR1とＸ−DR2とを有するＸデコーダ
Ｘ−DEC1と、両側にワード線選択駆動回路Ｘ−DR3とＸ
−DR4を有するＸデコーダＸ−DEC2とがそれぞれ配設さ
れている。
また、各メモリマットＭ−MAT1〜Ｍ−MAT4の一側（図で
は下側）には、各マット内に配設されたデータ線対を、
コモンデータ線対に接続させるためのカラムスイッチ群
Ｙ−SW1〜Ｙ−SW4と、これらのカラムスイッチ群内のア
ドレス信号A7〜A15に対応する一対のカラムスイッチを
選択的にオン状態にさせるＹデコーダＹ−DEC1〜Ｙ−DE
C4およびセンスアンプ，書込みドライバ列SA,WD1〜SA,W
D4が配設されている。
さらに、上記メモリマットＭ−MAT1〜Ｍ−MAT4の両側方
には、外部から供給されるアドレス信号A0〜A15に基づ
いて、上記ＸデコーダＸ−DEC1,X−DEC2やＹデコーダＹ
−DEC1〜Ｙ−DEC4に対する内部アドレス信号を形成する
Ｘアドレスバッファ回路Ｘ−ADB1,X−ADB2およびＹアド
レスバッファ回路Ｙ−ADB1,Y−ADB2が配設されている。
アドレスバッファ回路Ｘ−ADB1〜Ｙ−ADB2は、特に制限
されないが、それぞれプリデコード機能をも有してい
る。
上記Ｙアドレスバッファ回路Ｙ−ADB2の下方には、入力
バッファ回路DIBと出力バッファ回路DOBおよび外部から
供給される制御信号▲▼や▲▼に基づいて適当
な内部制御信号を形成するタイミング発生回路TG1,TG2
等が配設されている。
そして、この実施例では、第１図に示すごとく、半導体
チップＡの左右両側縁に沿って、アドレス信号A0〜A15
や制御信号▲▼，▲▼および回路の電源電圧Vc
cおよび接地電位GNDが印加されるパッドP1〜P24が、ピ
ン配置に対応した所定の順序で配列、形成されている。
しかも、この実施例では、上記パッドP1〜P24のうち、
電源電圧Vccに対応するパッドと接地電位GNDに対応する
パッドがそれぞれ２つずつ形成され、そこに印加された
電圧が電源電圧Vcc1とVcc2および接地電位GND1,GND2と
してチップ内部に供給されるようにされている。
また、特に制限されないが、上記パッドP1〜P24のうちP
15の両側方（図では上下）には、データ出力バッファ回
路DOBの最終段のプッシュ・プル型出力段を構成する比
較的サイズの大きなＰチャンネル型MISFETT59とＮチャ
ンネル型MISFETT60とが配設されている。そして、上記
パッドP17に印加された接地電位GND2が、配線L1によっ
て上記MISFETT60にのみ供給され、またパッドP5に印加
された電源電圧Vcc2が、半導体チップＡの周縁のパッド
P1〜P24よりも外側の縁部に沿って形成された電源ライ
ンL2によって、上記MISFETT59にのみ供給されるように
されている。
一方、パッドP6およびP18に印加された電源電圧Vcc1と
接地電位GND1は、チップ縁部の上記パッドP1〜P24およ
び上記電源ラインL2よりも内側の位置に形成された電源
ラインL3,L4によって、前記アドレスバッファＸ−ADB1,
X−ADB2,Y−ADB1,Y−ADB2やデコーダＸ−DEC1,X−DEC2,
Y−DEC1〜Ｙ−DEC4等、上記出力バッファ回路DOBの最終
段（MISFETT59,T60）以外の回路に供給されるようにさ
れている。
次に、第２図は上記メモリアレイ内の２組の相補データ
線上のプルアップMISFETQp,Qのレイアウトの一実施例
をそれぞれ示す。以下２組の相補データ線D,およびMI
SFETQp,Q,Qy,Qに添字１と２を付記して区別する。
半導体基板上には、周囲を選択酸化膜で分離された２つ
の矩形状の活性領域10a,10bがデータ線方向に沿って縦
に並んで形成されている。この活性領域10a,10b上に
は、ゲート絶縁膜（図示省略）を介してポリシリコン層
からなる互いに平行な一対のゲート電極層20a,20bが形
成されている。このゲート電極層20a,20bをイオン打込
みマスクとしてＮ型不純物を半導体基板の主面に導入す
ることにより、上記活性領域10a内にはデータ線1,
２側のプルアップ用MISFETQ１とＱ２の各々のソー
ス領域11a,12aと共通ドレイン領域13aが形成される。同
様に、活性領域10b内には、データ線D1,D2側のプルアッ
プ用MISFETQp1とQp2の各々のソース領域11b,12bと共通
ドレイン領域13bが形成される。
そして、上記ソース、ドレイン領域11a〜13a,11b〜13b
上には、絶縁膜を介して緩衝層としてのポリシリコン層
14a,15a,16aおよび14b,15b,16bが形成され、それらはそ
の下方の絶縁膜に形成された複数個もしくはデータ線方
向に連続した細長いコンタクトホール21を介して上記各
ソース、ドレイン領域11a〜13a,11b〜13bに接続されて
いる。上記ポリシリコン層14a〜16a,14b〜16bは、図示
しない高抵抗負荷型のメモリセル内の高抵抗素子を構成
するポリシリコン層と同時に形成され、抵抗となる部分
以外にリンのようなＮ型不純物を導入することにより低
抵抗化（50Ω／□）されている。ポリシリコンゲート電
極層20aと20bの一端（図面では上端）は、接続部20cに
て互いに接続されている。ちなみに、ソース，ドレイン
領域の拡散抵抗は500Ω／□である。
上記一対のゲート電極層20a,20bの外側のドレイン領域1
1a,12aの上には、絶縁膜を介してデータ線1,２とな
る一層目アルミニウム層22a,22bが形成されている。こ
のアルミニウム層22a,22bは．その下の絶縁膜に形成さ
れたコンタクトホール23aを介して上記ポリシリコン層1
4aと15aに接続され、これによってデータ線1,D2が
ポリシリコン層14a,15aを介してMISFETQp1,Qp2のソース
領域に接続される。
また、上記データ線1,２としてのアルミニウム層22
a,22bは、図面の下側の活性領域10bの中央で上記ポリシ
リコンゲート電極層20a,20bと交叉してから再び真直ぐ
下方へ延設され、図示しないメモリセルと交叉するよう
になっている。
一方、データ線D1,D2となるアルミニウム層24a,24bは、
端部が上記MISFETQp1,Qp2のソース領域11aと12bの一部
にのみ重なるよう、上記データ線1,２よりも短く形
成されている。このデータ線D1,D2も上記データ線1,
２と同様に一層目のアルミニウム層によって形成さ
れ、コンタクトホール23bにて緩衝用ポリシリコン層14
b,15bに接触されている。
ポリシリコンゲート電極層20a,20b間の共通ドレイン領
域13a,13b上方には、一層目のアルミニウム層からなる
緩衝層25が連続して形成され、コンタクトホール23cに
て、下方の緩衝用ポリシリコン層16aと16bに接触されて
いる。また、緩衝層25はコクタクトホール28にてゲート
電極層20cに接触されている。
さらに、上記アルミニウム層22a,22b,24a,24bの上方に
は、絶縁膜を介してデータ線と直交する方向（図面の左
右方向）に延びるように二層目のアルミニウム層からな
る電源ライン26が形成されている。この電源ライン26に
は電源電圧Vccが印加され、かつその下の絶縁膜に形成
されたコンタクトホール27にて、上記緩衝用アルミニウ
ム層25に接触され、このアルミニウム層25およびその下
の緩衝用ポリシリコン層16aと16bを介して、ゲート電極
層20aと20bおよびMISFETQp1,Q1,Qp2,Q２の共通ドレ
イン領域13a,13bに電源電圧Vccが印加されている。
第３図には、同じく２組の相補データ線上のカラムスイ
ッチQy,Qのレイアウトの一実施例が示されている。
この部分においても、周囲を選択酸化膜で分離された２
つの矩形状の活性領域30a,30bが、データ線方向に沿っ
て縦に並んで半導体基板上に形成されている。この活性
領域30a,30bの上には、ゲート絶縁膜（図示省略）を介
してポリシリコン層からなる互いに平行な一対のゲート
電極層40a,40bが形成されている。このゲート電極層40
a,40bをイオン打込みマスクとしてＮ型不純物を半導体
基板の主面に導入することにより、上記活性領域30a内
にはデータ線D1,D2側のカラムスイッチMISFETQy1とQy2
の各々のソース領域31a,32aと共通ドレイン領域33aが形
成される。同様に、活性領域30b内には、データ線1,
２側のカラムスイッチMISFETQ１とＱ２の各々ソ
ース領域31b,32bと共通ドレイン領域33bが形成される。
そして、上記ソース、ドレイン領域31a〜33a,31b〜33b
上には、絶縁膜を介して緩衝層としてのポリシリコン層
34a,35a,36aおよび34b,35b,36bが形成され、それらはそ
の下方の絶縁膜に形成されたデータ線方向に連続した細
長いコンタクトホール41を介して上記各ソース、ドレイ
ン領域31a〜33a,31b〜33bに接触されている。上記ポリ
シリコン層34a〜36a,34b〜36bは、高抵抗負荷型のメモ
リセル内の高抵抗素子を構成するポリシリコン層と同時
に形成される。
上記一対のゲート電極層40a,40bの外側のドレイン領域3
1a,32aの上方には、データ線D1,D2としての一層目のア
ルミニウム層24a,24bが延設され、コンタクトホール43a
にて上記緩衝用ポリシリコン層34a,35aに接触されてい
る。一方、データ線1,２としてのアルミニウム層22
aと22bは、上記ゲート電極層40aと40bの間を通って活性
領域30aの中央でゲート電極40a,40bと交叉して外側を通
って活性領域30b上のドレイン領域31b,32bの上方まで延
設され、ここでコンタクトホール43bにて緩衝用ポリシ
リコン層34b,35bに接触されている。
また、上記ゲート電極層40a,40b間の共通ソース領域33
a,33bの上方の緩衝用ポリシリコン層36aと36bの上に
は、絶縁膜を介してデータ線と同じ一層目のアルミニウ
ム層からなる緩衝層45aと45bが形成されている。この緩
衝用アルミニウム層45aと45bは、それぞれコンタクトホ
ール43cにて、下方の緩衝用ポリシリコン層36aと36bに
接触されている。
さらに、上記緩衝用アルミニウム層45aと45bの上方に
は、絶縁膜を介して二層目のアルミニウム層からなるコ
モンデータ線46a,46b（CDL,▲▼）が、上記デー
タ線1,２としてのアルミニウム層22a,22bと直交す
る方向に形成されている。そして、このコモンデータ線
としてのアルミニウム層46aと46bに対して、上記緩衝用
アルミニウム層45aと45bがコンタクトホール47aと47bに
て接触されている。
これによって、データ線D1,D2（24a,24b）がカラムスイ
ッチMISFETQy1,Qy2と緩衝層36aおよび45aを介してコモ
ンデータ線CDL（46a）に接続される。また、データ線
1,２（22a,22b）がカラムスイッチMISFETQ1,Q２
と緩衝層36bおよび45bを介してコモンデータ線▲
▼（46b）に接続される。
上記実施例によれば、製造プロセスとして２層ポリシリ
コン,2層アルミニウムプロセスを使用しているため、ア
ルミニウム１層目で相補データ線D,をアルミニウム２
層目で共通データ線CDL,▲▼,Vcc配線を形成でき
るため、MISFETQpとＱは同一構造かつ同一形状に、ま
たQyとＱも同一構造かつ同一形状に形成できる。
本発明者らは、この発明前に２層ポリシリコン配線、１
層アルミニウム配線プロセスでMISFETQp,QやQy,Qを
形成していたが、このプロセスではアルミニウム１層目
で相補データ線D,及び共通データ線CDL,▲▼,V
cc配線を形成する必要があるため、QpとＱの形状、Q
y,Qの形状は同一にできなかった。同一形状でないた
め、Qp,Qの寄生抵抗に違いがある。そのため、特性が
同一ではなくなり相補データ線D,にオフセットが生じ
てしまっていた。両Qp,Qの寄生抵抗を同一にするとし
て、ポリシリコン抵抗の付加方法や追加の不純物イオン
打込方法があるが、ポリシリコン抵抗の付加方法にはポ
リシリコン抵抗値の精度やマスクズレによる抵抗値の変
動の可能性を有しているため不向きであり、追加のイオ
ン打込方法にあってはプロセスが増加するため、半導体
記憶装置の低コスト化は望めない等々の理由により、Qp
とＱ,QyとＱの特性を同一とする方法として得策で
はない。
上記のようにQpとＱの素子形状（レイアウト）を同一
とすることにより、QpとＱのMISFETの特性が同一とな
り、相補データ線D,のプリチャージ電位のアンバラン
ス（オフセット電圧）がなくなり、データ読出し時の相
補データ線D,の電位振幅を小さく（約30mV）して高速
化を計っても動作マージンが充分とれる。
また、QyとＱの素子形状を同一とすることにより、Qy
とＱのMISFETの特性が同一となり、MISFETのON抵抗Ro
nが同一となり、共通データ線CDL,▲▼の電位振
幅が相補データ線D,の電位振幅と同位相なり、データ
誤読出しがなくなる。
上記により、素子形状（レイアウト）に起因する素子特
性のばらつきは低減できるが製造プロセスのばらつきに
よる素子特性のばらつきも考慮する必要がある。
本実施例では、周辺回路に使用されるMISFETのゲート長
Ｌは、最少加工寸法の２μｍで形成されているが、MISF
ETQp,Q,Qy,Qのゲート長Ｌをも２μｍで形成したの
では、プロセスばらつきδに対する影響が大きい。そこ
で、Qp,Q及びQy,Qのゲート長Ｌは、データ線ビッチ
の許す範囲内で最少加工寸法より大きくし、プロセスば
らつきδに対する影響を低減してQyとＱ,QpとＱの
素子特性のばらつきを低減する。実施例では、Qp,Qの
ゲート長Ｌは、たとえば2.5μｍとしQy,Qのゲート長
Ｌは、2.2μｍとして形成する。
上記のように、QpとＱのゲート長Ｌを最少加工寸法よ
り大きくして、製造ばらつきの影響を低減したのでQpと
ＱのMISFETの特性が同一となり、相補データ線D,の
プリチャージ電位のアンバランス（オフセット電圧）が
なくなり、データ読出し時の相補データ線D,の電位振
幅を小さくして高速化を計っても動作マージンが充分と
れる。
また、QyとＱのゲート長Ｌを最少加工寸法より大きく
して、製造ばらつきの影響を低減したのでQyとＱのMI
SFETの特性が同一となり、MISFETのON抵抗Ronが同一と
なり、共通データ線CDL,▲▼の電位振幅が相補デ
ータ線D,の電位振幅と同位相となり、データ誤読出し
がなくなる。
ただ単に、ゲート長Ｌを大きくしたのでは、それぞれの
MISFETの相互コンダクタンスgmが小さくなるので、それ
に見合ってゲート幅Ｗを大きく形成して相互コンダクタ
ンスgmを大きくする必要がある。上記実施例では、Qp,Q
のゲート幅Ｗの20μｍとし、QyとＱのゲート幅Ｗを
23μｍとして相互コンダクタンスgmの向上を計る工夫も
なされている。
さらに、上記実施例においては、MOSFETQpとＱおよび
QyとＱがそれぞれ同一構造、同一形状になるようにし
たが、メモリ容量が大容量となるとQpとＱ,QyとＱ
微細化されて、縦方向に並ぶように形成した結果、デー
タ線たるアルミニウム層22a,22b（もしくは24a,24b）
を、MISFETQp1,Qp2およびＱ1,Q２のソース領域11b,
12bや31a,32b全体に亘って接触させることが難しくなっ
た。その結果、ソース領域への接触抵抗がデータ線Ｄ側
と側とでアンバランスとなり、素子特性が同一となら
ないおそれが生じる。
そこで、上記実施例では、第４図（Ａ）もしくは（Ｂ）
に示すような接触抵抗の低減のために、低抵抗導電性ポ
リシリコン層14b（15b）,34a（35b）を、データ線とMIS
FETのソース（ドレイン）領域との間に設けた断面図が
示されている。
第４図（Ａ）は第２図IV（Ａ）−IV（Ａ）′に沿う断面
図、第４図（Ｂ）は、第３図IV（Ｂ）−IV（Ｂ）′に沿
う断面図を示す。
第４図（Ａ），（Ｂ）のようにMISFETQp1,Qp2およびＱ
1,Q２のソース領域11b,12bおよび31a,32bとその上
方のアルミニウム層（22,24）との間に導電性の緩衝用
ポリシリコン層14a,15bおよび34a,35bを形成し、このポ
リシリコン層14b,15bおよび34a,35aを、絶縁膜17に形成
された複数個もしくはデータ線方向に連続した細長いコ
ンタクトホール21を介してソース領域11b,12bおよび31
a,32aに接触させる。また、このポリシリコン層14b,15b
および34a,35aには．絶縁膜18に形成されたコンタクト
ホール23b,43aを介してアルミニウム層22a,22bまたは24
a,24bが接触されている。
これによって、ソース領域11b,12bおよび31a,32aに対す
るデータ線の実質的な接触面積が充分に確保されて接触
抵抗が低減され、接触抵抗や拡散抵抗によるMISFETの特
性劣化およびばらつきが防止される。
さらに、導電性の緩衝用ポリシリコン層は、図示しない
高抵抗負荷型のメモリセル内の高抵抗素子を構成するポ
リシリコン層と同時形成され、抵抗となる部分以外にリ
ンのようなＮ型不純物を導入することにより、低抵抗化
されているため、新たにプロセスを追加することなく形
成できる利点を有する。
さらにまた、データ線Ｄ側と側とのバランスを保つた
め、MISFETQ1,Q２およびQy1,Qy2のソース領域11a,1
2aおよび31b,32bに対しても緩衝用ポリシリコン層14a,1
5aおよび34b,35bを介してデータ線たるアルミニウム層
を接触させるようにしてある。同様に共通ドレイン13a,
13bおよび33a,33bに対しても、緩衝用ポリシリコン層16
a,16bおよび36a,36bを介して、二層目のアルミニウム層
からなるVccライン26もしくはコモンデータ線46a,46bに
接続するための緩衝用アルミニウム層25および45a,45b
を接触させてある。
上記コンタクト方式により、たとえMISFETQp,Q,Qy,Qy
が微細化されて全面にソース（ドレイン）電極と接触
形成できなくても、各MISFETへの電極接触抵抗が低減で
きるので、微細化による素子特性の劣化およびばらつき
が防止される。その結果、相補データ線対の電位のアン
バランスによるオフセットがさらに低減されるようにな
る。
［効果］ （１）相補データ上のカラムスイッチおよびプルアップ
用MISFETをデータ線方向に並ぶように形成し、略同一構
造かつ同一形状になるようにしたので、素子の形状の違
いによる特性のアンバランスが小さくなるという作用に
より、相補データ線の電位のアンバランスが減少されて
データ線の電位のオフセットが低減され、動作マージン
が向上されるという効果がある。
（２）相補データ線上のカラムスイッチおよびプルアッ
プ用のMISFETのゲート長が、データ線のピッチの許す範
囲で他の素子のゲート長に比べて大きくなるように形成
したので、製造ばらつきによる素子特性への影響が減少
されるという作用により、相補データ線の電位のアンバ
ランスが減少されてデータ線の電位のオフセットが低減
され、動作マージンが向上されるという効果がある。
（３）相補データ線を、緩衝用ポリシリコン層を介して
対応するカラムスイッチおよびプルアップ用MISFETのソ
ース領域に接触させるようにしたので、データ線とソー
ス領域との実質的な接触面積が増大するという作用によ
り、接触抵抗や拡散抵抗によるMISFETの特性の劣化およ
びばらつきが減少され、これによって相補データ線の電
位のアンバランスが減少されてデータ線の電位のオフセ
ットが低減され、動作マージンが向上されるという効果
がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
ポリシリコンおよびアルミニウム層がそれぞれ二層に形
成されているものについて説明したが、それらは三層以
上に形成される場合であっても適用できることはいうま
でもない。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるBi−CMOS型のスタテ
ィックRAMに適用したものについて説明したが、それに
限定されず、各々の技術については、スタティックRAM
一般やBi−CMOSもしくはMOS集積回路一般に利用するこ
とができる。
【図面の簡単な説明】
第１図は、本発明が適用されるBi−CMOS型スタティック
RAMのチップ全体のレイアウトの一例を示す説明図、 第２図は、２組の相補データ線上のプルアップ用MISFET
Qp,Qのレイアウトの一実施例を示す平面図、 第３図は、同じくカラムスイッチQy,Qのレイアウトの
一実施例を示す平面図、 第４図（Ａ），（Ｂ）は、カラムスイッチやプルアップ
用MISFETのソース領域に対するデータ線の接触構造の実
施例を示し、第４図（Ａ）は、第２図のIV（Ａ）−IV
（Ａ）′に沿う断面図、第４図（Ｂ）は、第３図のIV
（Ｂ）−IV（Ｂ）′に沿う断面図、 第５図は、データ線電位の変化を示すタイミングチャー
ト、 第６図は、スタティックRAMのメモリアレイの要部の構
成例を示す回路構成図である。 Ｍ−MAT1〜Ｍ−MAT4……メモリマット、Ｘ−DEC1,X−DE
C2……Ｘデコーダ、Ｙ−DEC1〜Ｙ−DEC4……Ｙデコー
ダ、P1〜P24……パッド、L1〜L4……電源ライン、D,
……相補データ線、MC……メモリセル、CDL,▲▼
……コモンデータ線、SA……センスアンプ、Qy,Q……
カラムスイッチ、Qp,Q……プルアップ用MISFET、11a
〜13a,11b〜13b,31a〜33a,31b〜33b……ソース、ドレイ
ン領域、20a,20b,40a,40b……ポリシリコンゲート電極
層、14a〜16a,14b〜16b,34a〜36a,34b〜36b……緩衝用
ポリシリコン層、22a,22b,24a,24b……アルミニウム層
（データ線）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中里 伸二 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (72)発明者 小高 雅則 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 昭59−161064（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数個のラッチ型のメモリセルがマトリッ
    クス状に配設されているとともに、各メモリ列に対応し
    てそれぞれ一対の相補データ線が配設され、この相補デ
    ータ線にその列のメモリセルの入出力ノードが各々接続
    されているメモリアレイを備え、上記相補データ線は一
    対のスイッチ・トランジスタを介してセンスアンプの入
    力端子に接続され、上記相補データ線は一対のプルアッ
    プ・トランジスタを介して電源端子に接続されてなる半
    導体記憶装置であって、 上記スイッチ・トランジスタ或いはプルアップ・トラン
    ジスタの対をなす一方のトランジスタのソース領域，ド
    レイン領域と他方のトランジスタのソース領域，ドレイ
    ン領域とは対称的に配置され、 相補データ線と各トランジスタのソース領域，ドレイン
    領域との接続は、複数個の若しくはデータ線方向に連続
    した細長いコンタクトホールにて該ソース領域，ドレイ
    ン領域と接続したポリシリコン層を介して行なわれ、 各トランジスタのゲート長をデータ線ピッチの許す範囲
    内で最小加工寸法よりも大きくしていることを特徴とす
    る半導体記憶装置。
  2. 【請求項２】対をなす上記トランジスタへ上記相補デー
    タ線が接続される部位は、対をなすトランジスタの分布
    抵抗が等しくなる部位であることを特徴とする特許請求
    の範囲第１項記載の半導体記憶装置。
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