JP2003234418A - 半導体記憶装置 - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims abstract description 62
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- 239000010410 layer Substances 0.000 description 60
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
(57)【要約】
【課題】 センスアンプ領域のサイズを縮小した半導体
記憶装置を提供する。 【解決手段】 メモリセルアレイの相補ビット線に接続
されるセンスアンプトランジスタと、センスアンプトラ
ンジスタを駆動するセンスアンプドライバトランジスタ
とを有する半導体記憶装置において、センスアンプトラ
ンジスタおよびセンスアンプドライバトランジスタは、
半導体基板表面に形成された共通の拡散層領域を２分す
るゲート電極をそれぞれ有し、これらのゲート電極は拡
散層領域の境界上に配置されていることを特徴とする。
記憶装置を提供する。 【解決手段】 メモリセルアレイの相補ビット線に接続
されるセンスアンプトランジスタと、センスアンプトラ
ンジスタを駆動するセンスアンプドライバトランジスタ
とを有する半導体記憶装置において、センスアンプトラ
ンジスタおよびセンスアンプドライバトランジスタは、
半導体基板表面に形成された共通の拡散層領域を２分す
るゲート電極をそれぞれ有し、これらのゲート電極は拡
散層領域の境界上に配置されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にセンスアンプを駆動するセンスアンプ（ｓｅ
ｎｓｅ ａｍｐｌｉｆｉｅｒ：ＳＡ）ドライバトランジ
スタの配置に関する。
関し、特にセンスアンプを駆動するセンスアンプ（ｓｅ
ｎｓｅ ａｍｐｌｉｆｉｅｒ：ＳＡ）ドライバトランジ
スタの配置に関する。
【０００２】
【従来の技術】近年、たとえば、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）とロ
ジック系ＩＣとを搭載した混載ＤＲＡＭにおいて、高速
動作が要求され、開発が進められている。その高速動作
を実現するため、ＤＲＡＭ部分において、汎用ＤＲＡＭ
で広く用いられているシェアード型のセンスアンプに代
わり、ノンシェアード型のセンスアンプが採用され、ま
た、センスアンプドライバトランジスタをセンスアンプ
列内へ分散配置することがおこなわれている。このた
め、センスアンプ領域のサイズが増加し、センスアンプ
領域のサイズの縮小が新たな問題となっている。また、
製造コストを低減させるためにもセンスアンプ領域のサ
イズを縮小させることは必須である。
ｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）とロ
ジック系ＩＣとを搭載した混載ＤＲＡＭにおいて、高速
動作が要求され、開発が進められている。その高速動作
を実現するため、ＤＲＡＭ部分において、汎用ＤＲＡＭ
で広く用いられているシェアード型のセンスアンプに代
わり、ノンシェアード型のセンスアンプが採用され、ま
た、センスアンプドライバトランジスタをセンスアンプ
列内へ分散配置することがおこなわれている。このた
め、センスアンプ領域のサイズが増加し、センスアンプ
領域のサイズの縮小が新たな問題となっている。また、
製造コストを低減させるためにもセンスアンプ領域のサ
イズを縮小させることは必須である。
【０００３】センスアンプ領域のサイズを縮小させる方
法については、例えば、図１８に示すセンスアンプ領域
のレイアウトが挙げられる。このレイアウトでは、セン
スアンプ領域２を構成するセンスアンプ回路１１とセン
スアンプドライバトランジスタ１５のうちセンスアンプ
回路１１のサイズの縮小が図られている。この方法で
は、メモリセルアレイに接続される１または複数の相補
ビット線（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）に接続される
センスアンプトランジスタ（ペアセンスアンプトランジ
スタ１４）のゲートＧの形状に工夫がされている。すな
わちゲートＧの形状を、ソースＳおよびドレインＤを構
成する拡散層領域Ｌ上でＵ字型に形成する。そのような
形状にすることにより、センスアンプトランジスタのソ
ースＳを構成する拡散層領域Ｌを共有してセンスアンプ
トランジスタを形成することができるため、同一拡散層
領域Ｌ上にセンスアンプトランジスタのゲートＧが形成
でき、センスアンプ回路１１のサイズの縮小を図ること
ができる。
法については、例えば、図１８に示すセンスアンプ領域
のレイアウトが挙げられる。このレイアウトでは、セン
スアンプ領域２を構成するセンスアンプ回路１１とセン
スアンプドライバトランジスタ１５のうちセンスアンプ
回路１１のサイズの縮小が図られている。この方法で
は、メモリセルアレイに接続される１または複数の相補
ビット線（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）に接続される
センスアンプトランジスタ（ペアセンスアンプトランジ
スタ１４）のゲートＧの形状に工夫がされている。すな
わちゲートＧの形状を、ソースＳおよびドレインＤを構
成する拡散層領域Ｌ上でＵ字型に形成する。そのような
形状にすることにより、センスアンプトランジスタのソ
ースＳを構成する拡散層領域Ｌを共有してセンスアンプ
トランジスタを形成することができるため、同一拡散層
領域Ｌ上にセンスアンプトランジスタのゲートＧが形成
でき、センスアンプ回路１１のサイズの縮小を図ること
ができる。
【０００４】この配置では、センスアンプトランジスタ
を駆動するセンスアンプドライバトランジスタ１５はセ
ンスアンプ回路１１のビット線方向に隣接して配置され
る。このセンスアンプドライバトランジスタ１５のビッ
ト線方向の長さは１．０μｍ程度である。よって、１つ
のセンスアンプ回路に対して、Ｎチャネル、Ｐチャネル
をあわせてΔＬ≒２．０μｍ程度となる。したがって、
半導体記憶装置のセンスアンプドライバートランジスタ
１５のビット線方向のサイズは、２．０μｍ×センスア
ンプの列により表され、例えば、センスアンプが６４列
である場合、Ｌ＝２．０μｍ×６４＝１２８μｍ程度と
なる。
を駆動するセンスアンプドライバトランジスタ１５はセ
ンスアンプ回路１１のビット線方向に隣接して配置され
る。このセンスアンプドライバトランジスタ１５のビッ
ト線方向の長さは１．０μｍ程度である。よって、１つ
のセンスアンプ回路に対して、Ｎチャネル、Ｐチャネル
をあわせてΔＬ≒２．０μｍ程度となる。したがって、
半導体記憶装置のセンスアンプドライバートランジスタ
１５のビット線方向のサイズは、２．０μｍ×センスア
ンプの列により表され、例えば、センスアンプが６４列
である場合、Ｌ＝２．０μｍ×６４＝１２８μｍ程度と
なる。
【０００５】また、センスアンプドライバトランジスタ
１５のサイズの縮小する方法については、特開２０００
−１２４４１５号公報に記載されている。その概要は、
「メモリセルアレイの相補ビット線に接続される一対の
ＮチャネルＭＯＳトランジスタおよび一対のＰチャネル
ＭＯＳトランジスタを含むセンスアンプと、このセンス
アンプを駆動し、センスアンプ内に分散して配置される
ドライバ用ＭＯＳトランジスタとを有し、一対のＮチャ
ネルＭＯＳトランジスタおよび前記一対のＰチャネルＭ
ＯＳトランジスタのゲートが拡散層上でＵ字型に形成さ
れ、かつ前記一対のＮチャネルＭＯＳトランジスタおよ
び一対のＰチャネルＭＯＳトランジスタの間にそれぞ
れ、Ｎチャネル側またはＰチャネル側のドライバ用ＭＯ
Ｓトランジスタが拡散層を共有化して配置され」ると記
載されている。特開２０００−１２４４１５号公報によ
れば、「Ｎチャネル、Ｐチャネルセンスアンプ用ＭＯＳ
トランジスタとセンスアンプドライバ用ＭＯＳトランジ
スタの拡散層が共通になっているため、センスアンプ部
分の面積の増加を最小限に抑えることができる」ことが
記載されている。
１５のサイズの縮小する方法については、特開２０００
−１２４４１５号公報に記載されている。その概要は、
「メモリセルアレイの相補ビット線に接続される一対の
ＮチャネルＭＯＳトランジスタおよび一対のＰチャネル
ＭＯＳトランジスタを含むセンスアンプと、このセンス
アンプを駆動し、センスアンプ内に分散して配置される
ドライバ用ＭＯＳトランジスタとを有し、一対のＮチャ
ネルＭＯＳトランジスタおよび前記一対のＰチャネルＭ
ＯＳトランジスタのゲートが拡散層上でＵ字型に形成さ
れ、かつ前記一対のＮチャネルＭＯＳトランジスタおよ
び一対のＰチャネルＭＯＳトランジスタの間にそれぞ
れ、Ｎチャネル側またはＰチャネル側のドライバ用ＭＯ
Ｓトランジスタが拡散層を共有化して配置され」ると記
載されている。特開２０００−１２４４１５号公報によ
れば、「Ｎチャネル、Ｐチャネルセンスアンプ用ＭＯＳ
トランジスタとセンスアンプドライバ用ＭＯＳトランジ
スタの拡散層が共通になっているため、センスアンプ部
分の面積の増加を最小限に抑えることができる」ことが
記載されている。
【０００６】
【発明が解決しようとする課題】しかし、上記のセンス
アンプ領域２の面積を縮小する方法には、次のような問
題があった。つまり、特開２０００−１２４４１５号公
報では、図１９に示すように、センスアンプ回路１１を
構成するペアセンスアンプトランジスタ１４のセンスア
ンプトランジスタ間に、センスアンプドライバ回路１５
が形成されている。このセンスアンプドライバトランジ
スタ１５のソースＳおよびドレインＤは、センスアンプ
トランジスタ１５のソースＳおよびドレインＤを構成す
る拡散層Ｌと共有して形成される。そうすることによ
り、ビット線方向のサイズの増大を防いでいる。しか
し、センスアンプドライバトランジスタ１５を、センス
アンプ回路１１に近接して配置する点では図１８と同様
であるため、センスアンプドライバトランジスタ１５に
よりビット線方向のセンスアンプサイズは必然的に増大
する。そこで、本発明は、前述した従来技術の問題点や
課題を解決するためになされたものであり、その目的
は、センスアンプ領域のサイズを縮小した半導体記憶装
置を提供することである。
アンプ領域２の面積を縮小する方法には、次のような問
題があった。つまり、特開２０００−１２４４１５号公
報では、図１９に示すように、センスアンプ回路１１を
構成するペアセンスアンプトランジスタ１４のセンスア
ンプトランジスタ間に、センスアンプドライバ回路１５
が形成されている。このセンスアンプドライバトランジ
スタ１５のソースＳおよびドレインＤは、センスアンプ
トランジスタ１５のソースＳおよびドレインＤを構成す
る拡散層Ｌと共有して形成される。そうすることによ
り、ビット線方向のサイズの増大を防いでいる。しか
し、センスアンプドライバトランジスタ１５を、センス
アンプ回路１１に近接して配置する点では図１８と同様
であるため、センスアンプドライバトランジスタ１５に
よりビット線方向のセンスアンプサイズは必然的に増大
する。そこで、本発明は、前述した従来技術の問題点や
課題を解決するためになされたものであり、その目的
は、センスアンプ領域のサイズを縮小した半導体記憶装
置を提供することである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体記憶装置は、センスアンプトランジ
スタおよびセンスアンプドライバトランジスタは、半導
体基板表面に形成された共通の拡散層領域を２分するゲ
ート電極をそれぞれ有し、これらのゲート電極は前記拡
散層領域の境界上に配置されていることを特徴とする。
本発明によれば、センスアンプトランジスタとセンスア
ンプドライバトランジスタとを拡散層領域上にワード線
方向およびビット線方向に分散して配置することによ
り、ビット線方向およびワード線方向の面積の増大を最
小限にすることができる。さらに、センスアンプトラン
ジスタのドレインとゲートは、相補ビット線を構成する
配線とスルーホールを介してクロスカップル接続され、
そのソースはスルーホールを介して、センスアンプ共通
ソースを構成する配線と接続されることを特徴とする。
さらに、センスアンプドライバトランジスタのドレイン
は、センスアンプ共通ソースを構成する配線とスルーホ
ールを介して接続されることを特徴とする。さらに、セ
ンスアンプトランジスタおよびセンスアンプドライバト
ランジスタのゲートは平面視が略Ｕ字型であることを特
徴とする。さらに、センスアンプトランジスタおよびセ
ンスアンプドライバトランジスタは、Ｐチャネルトラン
ジスタまたはＮチャネルトランジスタであることを特徴
とする。
め、本発明の半導体記憶装置は、センスアンプトランジ
スタおよびセンスアンプドライバトランジスタは、半導
体基板表面に形成された共通の拡散層領域を２分するゲ
ート電極をそれぞれ有し、これらのゲート電極は前記拡
散層領域の境界上に配置されていることを特徴とする。
本発明によれば、センスアンプトランジスタとセンスア
ンプドライバトランジスタとを拡散層領域上にワード線
方向およびビット線方向に分散して配置することによ
り、ビット線方向およびワード線方向の面積の増大を最
小限にすることができる。さらに、センスアンプトラン
ジスタのドレインとゲートは、相補ビット線を構成する
配線とスルーホールを介してクロスカップル接続され、
そのソースはスルーホールを介して、センスアンプ共通
ソースを構成する配線と接続されることを特徴とする。
さらに、センスアンプドライバトランジスタのドレイン
は、センスアンプ共通ソースを構成する配線とスルーホ
ールを介して接続されることを特徴とする。さらに、セ
ンスアンプトランジスタおよびセンスアンプドライバト
ランジスタのゲートは平面視が略Ｕ字型であることを特
徴とする。さらに、センスアンプトランジスタおよびセ
ンスアンプドライバトランジスタは、Ｐチャネルトラン
ジスタまたはＮチャネルトランジスタであることを特徴
とする。
【０００８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して詳細に説明する。なお、実施の形態
を説明するための全図において、同一機能を有するもの
は同一符号を付け、その繰り返しの説明は省略する。
いて図面を参照して詳細に説明する。なお、実施の形態
を説明するための全図において、同一機能を有するもの
は同一符号を付け、その繰り返しの説明は省略する。
【０００９】本実施の形態にかかる半導体記憶装置は、
例えば、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉ
ｎｔｅｇｒａｔｉｏｎ）に搭載されるＤＲＡＭマクロで
あり、１または複数のバンク構成からなるメモリセルア
レイ領域と、各メモリセルアレイ領域に対応して配置さ
れるメインワードドライバ領域およびＹデコーダ領域
と、各メモリセルアレイ領域に共通して配置される周辺
回路領域などにより構成される。メモリセルアレイ領域
は、行方向と列方向とに格子状に分割され、メモリセル
アレイ、センスアンプ領域、サブワードドライバ、交差
領域により構成される。センスアンプ領域は、メモリセ
ルアレイの、例えば列方向に隣接して配置され、また、
例えば行方向に隣接してサブワードドライバが配置され
る。このセンスアンプ領域とサブワードドライバの交差
領域には、ＦＸドライバ、さらにセンスアンプ群の制御
回路が配置されている。
例えば、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉ
ｎｔｅｇｒａｔｉｏｎ）に搭載されるＤＲＡＭマクロで
あり、１または複数のバンク構成からなるメモリセルア
レイ領域と、各メモリセルアレイ領域に対応して配置さ
れるメインワードドライバ領域およびＹデコーダ領域
と、各メモリセルアレイ領域に共通して配置される周辺
回路領域などにより構成される。メモリセルアレイ領域
は、行方向と列方向とに格子状に分割され、メモリセル
アレイ、センスアンプ領域、サブワードドライバ、交差
領域により構成される。センスアンプ領域は、メモリセ
ルアレイの、例えば列方向に隣接して配置され、また、
例えば行方向に隣接してサブワードドライバが配置され
る。このセンスアンプ領域とサブワードドライバの交差
領域には、ＦＸドライバ、さらにセンスアンプ群の制御
回路が配置されている。
【００１０】センスアンプ領域２には、図１（ａ）に示
すように、センスアンプ２−１、ＩＯスイッチ２−２、
プリチャージ回路２−３が配置されている。センスアン
プ２−１は、Ｐｃｈ ＭＯＳ トランジスタＰ1、Ｐ2と
Ｎｃｈ ＭＯＳ トランジスタＮ1、Ｎ2 とから構成さ
れ、メモリセルからの微小信号を検知し、増幅する。Ｐ
ｃｈ ＭＯＳ トランジスタＰ1、Ｐ2 のドレインとゲ
ートは、相補ビット線間で交差させて接続され（クロス
カップル接続）、ＰＭＯＳセンスアンプを構成し、ま
た、Ｎｃｈ ＭＯＳ トランジスタＮ1、Ｎ2のドレイン
とゲートも、相補ビット線間で交差させて接続され（ク
ロスカップル接続）、ＮＭＯＳセンスアンプを構成す
る。また、Ｐｃｈ ＭＯＳトランジスタＰ1、Ｐ2のソー
スは共有されており、その共通ソース配線はＳＡＰに接
続されている。また、Ｎｃｈ ＭＯＳトランジスタ
Ｎ1、Ｎ2のソースも共有されており、その共通ソース配
線はＳＡＮに接続されている。ＩＯスイッチ２−２は、
ＹＳＷによる列選択信号のゲート制御により相補ビット
線と入出力線とを接続する。プリチャージ回路２−３
は、相補ビット線をプリチャージする。
すように、センスアンプ２−１、ＩＯスイッチ２−２、
プリチャージ回路２−３が配置されている。センスアン
プ２−１は、Ｐｃｈ ＭＯＳ トランジスタＰ1、Ｐ2と
Ｎｃｈ ＭＯＳ トランジスタＮ1、Ｎ2 とから構成さ
れ、メモリセルからの微小信号を検知し、増幅する。Ｐ
ｃｈ ＭＯＳ トランジスタＰ1、Ｐ2 のドレインとゲ
ートは、相補ビット線間で交差させて接続され（クロス
カップル接続）、ＰＭＯＳセンスアンプを構成し、ま
た、Ｎｃｈ ＭＯＳ トランジスタＮ1、Ｎ2のドレイン
とゲートも、相補ビット線間で交差させて接続され（ク
ロスカップル接続）、ＮＭＯＳセンスアンプを構成す
る。また、Ｐｃｈ ＭＯＳトランジスタＰ1、Ｐ2のソー
スは共有されており、その共通ソース配線はＳＡＰに接
続されている。また、Ｎｃｈ ＭＯＳトランジスタ
Ｎ1、Ｎ2のソースも共有されており、その共通ソース配
線はＳＡＮに接続されている。ＩＯスイッチ２−２は、
ＹＳＷによる列選択信号のゲート制御により相補ビット
線と入出力線とを接続する。プリチャージ回路２−３
は、相補ビット線をプリチャージする。
【００１１】さらにセンスアンプ２−１には、図１
（ｂ）の回路図に示すように、センスアンプ２−１とセ
ンスアンプのＰｃｈ ＭＯＳ トランジスタＰ1、Ｐ2を
駆動するＰｃｈ ＭＯＳ トランジスタＰ3、Ｐ4、Ｐ5
と、センスアンプのＮｃｈ ＭＯＳ トランジスタ
Ｎ1、Ｎ2を駆動するＮｃｈ ＭＯＳ トランジスタ
Ｎ8、Ｎ9、Ｎ10とが配置される。例えば、ビット線対Ｂ
Ｔ1、ＢＮ1に接続するセンスアンプのＰｃｈ ＭＯＳト
ランジスタＰ1、Ｐ2に対応して、１個のＰｃｈ ＭＯＳ
トランジスタＰ3が設けられ、ビット線対ＢＴ1、ＢＮ1
に接続するセンスアンプのＮｃｈ ＭＯＳ トランジス
タＮ1、Ｎ2に対応して、１個のＮｃｈ ＭＯＳトランジ
スタＮ8が設けられている。このように、相補ビット線
対に接続された一対のセンスアンプトランジスタ（Ｐｃ
ｈ ＭＯＳ トランジスタＰ1、Ｐ2およびＮｃｈ ＭＯ
Ｓ トランジスタＮ 1、Ｎ2）毎にそのセンスアンプを駆
動するＭＯＳトランジスタ（Ｐｃｈ ＭＯＳトランジス
タＰ3、Ｐ4、Ｐ5およびＮｃｈ ＭＯＳ トランジスタ
Ｎ8、Ｎ9、Ｎ1 0）を設けることにより、このＭＯＳトラ
ンジスタを流れるすべての電流が個々のセンスアンプに
流れるため、センスアンプ間での駆動開始の遅延やばら
つきをなくすことができる。
（ｂ）の回路図に示すように、センスアンプ２−１とセ
ンスアンプのＰｃｈ ＭＯＳ トランジスタＰ1、Ｐ2を
駆動するＰｃｈ ＭＯＳ トランジスタＰ3、Ｐ4、Ｐ5
と、センスアンプのＮｃｈ ＭＯＳ トランジスタ
Ｎ1、Ｎ2を駆動するＮｃｈ ＭＯＳ トランジスタ
Ｎ8、Ｎ9、Ｎ10とが配置される。例えば、ビット線対Ｂ
Ｔ1、ＢＮ1に接続するセンスアンプのＰｃｈ ＭＯＳト
ランジスタＰ1、Ｐ2に対応して、１個のＰｃｈ ＭＯＳ
トランジスタＰ3が設けられ、ビット線対ＢＴ1、ＢＮ1
に接続するセンスアンプのＮｃｈ ＭＯＳ トランジス
タＮ1、Ｎ2に対応して、１個のＮｃｈ ＭＯＳトランジ
スタＮ8が設けられている。このように、相補ビット線
対に接続された一対のセンスアンプトランジスタ（Ｐｃ
ｈ ＭＯＳ トランジスタＰ1、Ｐ2およびＮｃｈ ＭＯ
Ｓ トランジスタＮ 1、Ｎ2）毎にそのセンスアンプを駆
動するＭＯＳトランジスタ（Ｐｃｈ ＭＯＳトランジス
タＰ3、Ｐ4、Ｐ5およびＮｃｈ ＭＯＳ トランジスタ
Ｎ8、Ｎ9、Ｎ1 0）を設けることにより、このＭＯＳトラ
ンジスタを流れるすべての電流が個々のセンスアンプに
流れるため、センスアンプ間での駆動開始の遅延やばら
つきをなくすことができる。
【００１２】また、Ｐｃｈ ＭＯＳ トランジスタ
Ｐ3、Ｐ4、Ｐ5のドレインはＳＡＰに接続され、また、
ソースはＶｃｃに接続される。Ｐｃｈ ＭＯＳ トラン
ジスタＰ 3、Ｐ4、Ｐ5は、φ2によりＳＡＰをＶｃｃに駆
動する。また、Ｎｃｈ ＭＯＳトランジスタのＮ8、
Ｎ9、Ｎ10のドレインはＳＡＮに接続され、また、ソー
スはＶｓｓに接続される。Ｎｃｈ ＭＯＳ トランジス
タのＮ8、Ｎ9、Ｎ10は、φ3によりＳＡＮをＶｓｓに駆
動する。
Ｐ3、Ｐ4、Ｐ5のドレインはＳＡＰに接続され、また、
ソースはＶｃｃに接続される。Ｐｃｈ ＭＯＳ トラン
ジスタＰ 3、Ｐ4、Ｐ5は、φ2によりＳＡＰをＶｃｃに駆
動する。また、Ｎｃｈ ＭＯＳトランジスタのＮ8、
Ｎ9、Ｎ10のドレインはＳＡＮに接続され、また、ソー
スはＶｓｓに接続される。Ｎｃｈ ＭＯＳ トランジス
タのＮ8、Ｎ9、Ｎ10は、φ3によりＳＡＮをＶｓｓに駆
動する。
【００１３】次に、センスアンプの動作について、説明
する。まず、外部制御信号の／ＲＡＳ（Ｒｏｗ Ａｄｄ
ｒｅｓｓ ｓｔｏｒｏｂｅ）が”Ｈ”レベルにおいて、
プリチャージ回路２−３のφ1の制御信号が”Ｈ”とな
ることにより、ビット線対を例えばＶｃｃ／２にプリチ
ャージする。次に、／ＲＡＳが”Ｈ”から”Ｌ”レベル
に遷移し、ＤＲＡＭがアクティブモードに入るとプリチ
ャージ回路においてもφ1の制御信号が”Ｌ”となるこ
とにより、プリチャージが停止し、ビット線がフローテ
ィング状態となる。その後、外部入力アドレスによりワ
ード線（ＷＬ1〜ＷＬn）のうち１つが選択・駆動され
る。この選択されたワード線のメモリセルのデータがビ
ット線へ読み出される。
する。まず、外部制御信号の／ＲＡＳ（Ｒｏｗ Ａｄｄ
ｒｅｓｓ ｓｔｏｒｏｂｅ）が”Ｈ”レベルにおいて、
プリチャージ回路２−３のφ1の制御信号が”Ｈ”とな
ることにより、ビット線対を例えばＶｃｃ／２にプリチ
ャージする。次に、／ＲＡＳが”Ｈ”から”Ｌ”レベル
に遷移し、ＤＲＡＭがアクティブモードに入るとプリチ
ャージ回路においてもφ1の制御信号が”Ｌ”となるこ
とにより、プリチャージが停止し、ビット線がフローテ
ィング状態となる。その後、外部入力アドレスによりワ
ード線（ＷＬ1〜ＷＬn）のうち１つが選択・駆動され
る。この選択されたワード線のメモリセルのデータがビ
ット線へ読み出される。
【００１４】次に、活性化信号φ2およびφ3により、セ
ンスアンプの共通ソース配線ＳＡＰはＶｃｃ（電源電
圧）へ、ＳＡＮはＶｓｓ（接地電圧）に駆動される。そ
の結果、ビット線センスアンプが活性化され、ビット線
に読み出された微小な電位差が検知・増幅される。ビッ
ト線対の”Ｌ”レベル側はＮＭＯＳセンスアンプにより
接地電位Ｖｓｓまで放電され、ビット線対の”Ｈ”レベ
ル側はＰＭＯＳセンスアンプにより、電源電圧Ｖｃｃま
で充電される。この情報に対応した増幅電圧をＩＯスイ
ッチ２−２のＹＳＷをＯＮすることにより外部に出力す
る。以下、センスアンプ２−１のレイアウトをＰチャネ
ル側センスアンプ領域とＮチャネル側センスアンプ領域
とに分けて説明する。
ンスアンプの共通ソース配線ＳＡＰはＶｃｃ（電源電
圧）へ、ＳＡＮはＶｓｓ（接地電圧）に駆動される。そ
の結果、ビット線センスアンプが活性化され、ビット線
に読み出された微小な電位差が検知・増幅される。ビッ
ト線対の”Ｌ”レベル側はＮＭＯＳセンスアンプにより
接地電位Ｖｓｓまで放電され、ビット線対の”Ｈ”レベ
ル側はＰＭＯＳセンスアンプにより、電源電圧Ｖｃｃま
で充電される。この情報に対応した増幅電圧をＩＯスイ
ッチ２−２のＹＳＷをＯＮすることにより外部に出力す
る。以下、センスアンプ２−１のレイアウトをＰチャネ
ル側センスアンプ領域とＮチャネル側センスアンプ領域
とに分けて説明する。
【００１５】実施の形態１にかかる半導体記憶装置のＰ
チャネル側センスアンプ領域のレイアウトは、図２に示
すように、ビット線に接続されたＰチャネルセンスアン
プトランジスタと、このＰチャネルセンスアンプトラン
ジスタを駆動するＰチャネルセンスアンプドライバトラ
ンジスタ５から構成される。２個のセンスアンプトラン
ジスタに対応して、１個のセンスアンプドライバトラン
ジスタ５が配置されている。また、メモリセルアレイ１
は、ビット線（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）、ワード
線（ＷＬ1〜ＷＬn）、ビット線とワード線の所定の交差
領域に配置されたメモリセル（図示なし）から構成され
る。
チャネル側センスアンプ領域のレイアウトは、図２に示
すように、ビット線に接続されたＰチャネルセンスアン
プトランジスタと、このＰチャネルセンスアンプトラン
ジスタを駆動するＰチャネルセンスアンプドライバトラ
ンジスタ５から構成される。２個のセンスアンプトラン
ジスタに対応して、１個のセンスアンプドライバトラン
ジスタ５が配置されている。また、メモリセルアレイ１
は、ビット線（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）、ワード
線（ＷＬ1〜ＷＬn）、ビット線とワード線の所定の交差
領域に配置されたメモリセル（図示なし）から構成され
る。
【００１６】Ｐチャネルセンスアンプトランジスタのゲ
ートＧは、Ｕ字型の形状であり、Ｐ＋拡散層領域ＬP上
にビット線方向に２列、それぞれのゲートが拡散領域Ｌ
Pを２分するように形成される。このように、ゲートＧ
をＵ字型の形状とし、拡散領域を２分するように形成す
ることにより、ソースＳを拡散層領域ＬPで共有して形
成することができる。
ートＧは、Ｕ字型の形状であり、Ｐ＋拡散層領域ＬP上
にビット線方向に２列、それぞれのゲートが拡散領域Ｌ
Pを２分するように形成される。このように、ゲートＧ
をＵ字型の形状とし、拡散領域を２分するように形成す
ることにより、ソースＳを拡散層領域ＬPで共有して形
成することができる。
【００１７】また、メモリセルアレイの相補ビット線
（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）にそれぞれ接続された
Ｐチャネルセンスアンプトランジスタのうち、例えば、
ＢＮ1にそのゲートＧが接続されたＰチャネルセンスア
ンプトランジスタ（ドレインＤはＢＴ1に接続）と、Ｂ
Ｔ2にそのゲートＧ接続されたＰチャネルセンスアンプ
トランジスタ（ドレインＤはＢＮ2に接続）（ペアセン
スアンプトランジスタ４）のゲートＧをメモリセルアレ
イから遠い列に配置し、また、ＢＮ2にそのゲートＧが
接続されたＰチャネルセンスアンプトランジスタ（ドレ
インＤはＢＴ2に接続）とＢＴ3にそのゲートＧ接続され
たＰチャネルセンスアンプトランジスタ（ドレインＤは
ＢＮ3に接続）（ペアセンスアンプトランジスタ４）の
ゲートＧをメモリセルアレイ１に近い列に配置する。以
下、同様にして、ペアセンスアンプトランジスタ４を拡
散層領域ＬPのビット線方向の中心線に対して互い違い
に配置する。
（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）にそれぞれ接続された
Ｐチャネルセンスアンプトランジスタのうち、例えば、
ＢＮ1にそのゲートＧが接続されたＰチャネルセンスア
ンプトランジスタ（ドレインＤはＢＴ1に接続）と、Ｂ
Ｔ2にそのゲートＧ接続されたＰチャネルセンスアンプ
トランジスタ（ドレインＤはＢＮ2に接続）（ペアセン
スアンプトランジスタ４）のゲートＧをメモリセルアレ
イから遠い列に配置し、また、ＢＮ2にそのゲートＧが
接続されたＰチャネルセンスアンプトランジスタ（ドレ
インＤはＢＴ2に接続）とＢＴ3にそのゲートＧ接続され
たＰチャネルセンスアンプトランジスタ（ドレインＤは
ＢＮ3に接続）（ペアセンスアンプトランジスタ４）の
ゲートＧをメモリセルアレイ１に近い列に配置する。以
下、同様にして、ペアセンスアンプトランジスタ４を拡
散層領域ＬPのビット線方向の中心線に対して互い違い
に配置する。
【００１８】また、Ｐチャネルセンスアンプドライバト
ランジスタ５を、例えば、相補ビット線対ＢＴ1、ＢＮ1
とＢＴ2、ＢＮ2の間でメモリセルアレイ１に近い側に配
置し、また相補ビット線対ＢＴ2、ＢＮ2とＢＴ3、ＢＮ3
の間でメモリセルアレイ１から遠い側に配置する。以
下、同様にして、センスアンプドライバトランジスタ５
を拡散層領域ＬPのビット線方向の中心線に対して互い
違いに配置する。上記の場合、個々のＰチャネルセンス
アンプトランジスタのソースＳは、Ｐ＋拡散層領域ＬP
により共有されるように形成され、また、個々のセンス
アンプドライバランジスタ５のドレインＤとも、Ｐ＋拡
散層領域ＬPにより共有されるように形成される。その
ように配置することにより、センスアンプトランジスタ
とセンスアンプドライバトランジスタ５とを同一拡散層
領域上に形成できる。
ランジスタ５を、例えば、相補ビット線対ＢＴ1、ＢＮ1
とＢＴ2、ＢＮ2の間でメモリセルアレイ１に近い側に配
置し、また相補ビット線対ＢＴ2、ＢＮ2とＢＴ3、ＢＮ3
の間でメモリセルアレイ１から遠い側に配置する。以
下、同様にして、センスアンプドライバトランジスタ５
を拡散層領域ＬPのビット線方向の中心線に対して互い
違いに配置する。上記の場合、個々のＰチャネルセンス
アンプトランジスタのソースＳは、Ｐ＋拡散層領域ＬP
により共有されるように形成され、また、個々のセンス
アンプドライバランジスタ５のドレインＤとも、Ｐ＋拡
散層領域ＬPにより共有されるように形成される。その
ように配置することにより、センスアンプトランジスタ
とセンスアンプドライバトランジスタ５とを同一拡散層
領域上に形成できる。
【００１９】また、Ｐチャネルセンスアンプドライバト
ランジスタ５をワード線方向に追加したことによるワー
ド線方向のサイズ増加をペアセンスアンプ領域により吸
収できるため、センスアンプ領域２の縮小を図ることが
できる。
ランジスタ５をワード線方向に追加したことによるワー
ド線方向のサイズ増加をペアセンスアンプ領域により吸
収できるため、センスアンプ領域２の縮小を図ることが
できる。
【００２０】次に製造方法について説明する。まず、基
板、例えばシリコン基板のセンスアンプ領域の一部にＰ
＋拡散層領域を不純物ドープにより形成する。次に、セ
ンスアンプトランジスタおよびセンスアンプドライバト
ランジスタ５のゲートＧ（ゲートポリ）を形成する。そ
の後、絶縁膜を形成し、センスアンプトランジスタのソ
ースＳを構成する拡散層領域ＬP上およびセンスアンプ
ドライバトランジスタ５のドレインＤを構成する拡散層
領域ＬP上にスルーホール（コンタクト）を形成し、例
えば第１配線層（図示なし）を用いて接続する。これが
ＳＡＰとなる。
板、例えばシリコン基板のセンスアンプ領域の一部にＰ
＋拡散層領域を不純物ドープにより形成する。次に、セ
ンスアンプトランジスタおよびセンスアンプドライバト
ランジスタ５のゲートＧ（ゲートポリ）を形成する。そ
の後、絶縁膜を形成し、センスアンプトランジスタのソ
ースＳを構成する拡散層領域ＬP上およびセンスアンプ
ドライバトランジスタ５のドレインＤを構成する拡散層
領域ＬP上にスルーホール（コンタクト）を形成し、例
えば第１配線層（図示なし）を用いて接続する。これが
ＳＡＰとなる。
【００２１】その後、層間絶縁膜を形成し、センスアン
プトランジスタのドレインＤを構成する拡散層領域ＬP
上およびゲートＧ上およびセンスアンプドライバトラン
ジスタ５のソースＳを構成する拡散層領域ＬP上および
ゲートＧ上にスルーホールを形成し、センスアンプトラ
ンジスタのドレインＤおよびゲートＧを相補ビット線を
構成する配線、例えば第２配線層に接続する（ゲート電
極）。また、センスアンプドライバトランジスタのソー
スＳは電源配線に、ゲートＧはφ２を構成する配線、例
えば第２配線層に接続する。
プトランジスタのドレインＤを構成する拡散層領域ＬP
上およびゲートＧ上およびセンスアンプドライバトラン
ジスタ５のソースＳを構成する拡散層領域ＬP上および
ゲートＧ上にスルーホールを形成し、センスアンプトラ
ンジスタのドレインＤおよびゲートＧを相補ビット線を
構成する配線、例えば第２配線層に接続する（ゲート電
極）。また、センスアンプドライバトランジスタのソー
スＳは電源配線に、ゲートＧはφ２を構成する配線、例
えば第２配線層に接続する。
【００２２】実施の形態１においては、ＢＮ1とＢＴ2に
そのゲートＧが接続されたペアセンスアンプトランジス
タ４をメモリセルアレイ１から遠い側に配置し、センス
アンプトランジスタを駆動するＰチャネルセンスアンプ
ドライバトランジスタ５、例えばＢＮ1とＢＴ2との間に
形成されたＰチャネルセンスアンプドライバトランジス
タ５をメモリセルアレイ１に近い側に配置した例を示し
たが、図３に示すように、ペアセンスアンプトランジス
タ４とＰチャネルセンスアンプドライバトランジスタ５
との配置を逆にしても良い。
そのゲートＧが接続されたペアセンスアンプトランジス
タ４をメモリセルアレイ１から遠い側に配置し、センス
アンプトランジスタを駆動するＰチャネルセンスアンプ
ドライバトランジスタ５、例えばＢＮ1とＢＴ2との間に
形成されたＰチャネルセンスアンプドライバトランジス
タ５をメモリセルアレイ１に近い側に配置した例を示し
たが、図３に示すように、ペアセンスアンプトランジス
タ４とＰチャネルセンスアンプドライバトランジスタ５
との配置を逆にしても良い。
【００２３】実施の形態２にかかる半導体記憶装置のＰ
チャネル側センスアンプ領域のレイアウトは、図４に示
すように、実施の形態１と同様、ビット線に接続された
Ｐチャネルセンスアンプトランジスタと、このＰチャネ
ルセンスアンプトランジスタ４を駆動するＰチャネルセ
ンスアンプドライバトランジスタ５から構成される。２
個のセンスアンプトランジスタに対応して、１個のセン
スアンプドライバトランジスタが配置される。また、メ
モリセルアレイ１は、ビット線（ＢＴ1〜ＢＴm、ＢＮ1
〜ＢＮm）、ワード線（ＷＬ1〜ＷＬn）、ビット線とワ
ード線の所定の交差領域に配置されたメモリセル（図示
なし）から構成される。また、Ｐチャネルセンスアンプ
トランジスタのゲートＧは、Ｕ字型の形状であり、Ｐ＋
拡散層領域ＬP上にビット線方向に２列、それぞれのゲ
ートＧが拡散層領域ＬPを２分するように形成される。
このように、ゲートＧをＵ字型の形状とし、拡散領域を
２分するように形成することにより、ソースＳを拡散層
領域ＬPで共有して形成することができる。
チャネル側センスアンプ領域のレイアウトは、図４に示
すように、実施の形態１と同様、ビット線に接続された
Ｐチャネルセンスアンプトランジスタと、このＰチャネ
ルセンスアンプトランジスタ４を駆動するＰチャネルセ
ンスアンプドライバトランジスタ５から構成される。２
個のセンスアンプトランジスタに対応して、１個のセン
スアンプドライバトランジスタが配置される。また、メ
モリセルアレイ１は、ビット線（ＢＴ1〜ＢＴm、ＢＮ1
〜ＢＮm）、ワード線（ＷＬ1〜ＷＬn）、ビット線とワ
ード線の所定の交差領域に配置されたメモリセル（図示
なし）から構成される。また、Ｐチャネルセンスアンプ
トランジスタのゲートＧは、Ｕ字型の形状であり、Ｐ＋
拡散層領域ＬP上にビット線方向に２列、それぞれのゲ
ートＧが拡散層領域ＬPを２分するように形成される。
このように、ゲートＧをＵ字型の形状とし、拡散領域を
２分するように形成することにより、ソースＳを拡散層
領域ＬPで共有して形成することができる。
【００２４】また、メモリセルアレイの相補ビット線
（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）にそれぞれ接続された
Ｐチャネルセンスアンプトランジスタのうち、例えば、
ＢＴ1にそのゲートＧが接続されたＰチャネルセンスア
ンプトランジスタ（ドレインＤはＢＮ1に接続）と、Ｂ
Ｎ1にそのゲートＧ接続されたＰチャネルセンスアンプ
トランジスタ（ドレインＤはＢＴ1に接続）（ペアセン
スアンプトランジスタ４）のゲートＧをビット線ＢＴ1
とＢＮ1の間で、にビット線方向にメモリセルアレイに
近い側および遠い側に並べて配置し、また、ＢＴ2にそ
のゲートＧが接続されたＰチャネルセンスアンプトラン
ジスタ（ドレインＤはＢＮ2に接続）とＢＮ2にそのゲー
トＧが接続されたＰチャネルセンスアンプトランジスタ
（ドレインＤはＢＴ2に接続）（ペアセンスアンプトラ
ンジスタ４）のゲートＧをビット線ＢＴ2とＢＮ2の間
で、ビット線方向にメモリセルアレイに近い側および遠
い側に並べて配置する。以下、同様にして、ペアセンス
アンプトランジスタ４を拡散層領域ＬPのワード線方向
に配置する。
（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）にそれぞれ接続された
Ｐチャネルセンスアンプトランジスタのうち、例えば、
ＢＴ1にそのゲートＧが接続されたＰチャネルセンスア
ンプトランジスタ（ドレインＤはＢＮ1に接続）と、Ｂ
Ｎ1にそのゲートＧ接続されたＰチャネルセンスアンプ
トランジスタ（ドレインＤはＢＴ1に接続）（ペアセン
スアンプトランジスタ４）のゲートＧをビット線ＢＴ1
とＢＮ1の間で、にビット線方向にメモリセルアレイに
近い側および遠い側に並べて配置し、また、ＢＴ2にそ
のゲートＧが接続されたＰチャネルセンスアンプトラン
ジスタ（ドレインＤはＢＮ2に接続）とＢＮ2にそのゲー
トＧが接続されたＰチャネルセンスアンプトランジスタ
（ドレインＤはＢＴ2に接続）（ペアセンスアンプトラ
ンジスタ４）のゲートＧをビット線ＢＴ2とＢＮ2の間
で、ビット線方向にメモリセルアレイに近い側および遠
い側に並べて配置する。以下、同様にして、ペアセンス
アンプトランジスタ４を拡散層領域ＬPのワード線方向
に配置する。
【００２５】また、Ｐチャネルセンスアンプドライバト
ランジスタ５を、例えば、相補ビット線対ＢＴ1、ＢＮ1
とＢＴ2、ＢＮ2との間で、メモリセルアレイ１に近い側
および遠い側に、ビット線方向に並べて配置し、また相
補ビット線対ＢＴ3、ＢＮ3とＢＴ4、ＢＮ4（図示なし）
との間でビット線方向のメモリセルアレイ１に近い側お
よび遠い側に並べて配置する。以下、同様にして、セン
スアンプドライバトランジスタ５を拡散層領域ＬP上で
ワード線方向に配置する。上記の場合、個々のＰチャネ
ルセンスアンプトランジスタのソースＳは、Ｐ＋拡散層
領域ＬPにより共有されるように形成され、また、個々
のセンスアンプドライバランジスタ５のドレインＤとも
Ｐ＋拡散層領域ＬPにより共有されるように形成され
る。そのように配置することにより、センスアンプトラ
ンジスタとセンスアンプドライバトランジスタ５とを同
一拡散層領域上に形成できる。
ランジスタ５を、例えば、相補ビット線対ＢＴ1、ＢＮ1
とＢＴ2、ＢＮ2との間で、メモリセルアレイ１に近い側
および遠い側に、ビット線方向に並べて配置し、また相
補ビット線対ＢＴ3、ＢＮ3とＢＴ4、ＢＮ4（図示なし）
との間でビット線方向のメモリセルアレイ１に近い側お
よび遠い側に並べて配置する。以下、同様にして、セン
スアンプドライバトランジスタ５を拡散層領域ＬP上で
ワード線方向に配置する。上記の場合、個々のＰチャネ
ルセンスアンプトランジスタのソースＳは、Ｐ＋拡散層
領域ＬPにより共有されるように形成され、また、個々
のセンスアンプドライバランジスタ５のドレインＤとも
Ｐ＋拡散層領域ＬPにより共有されるように形成され
る。そのように配置することにより、センスアンプトラ
ンジスタとセンスアンプドライバトランジスタ５とを同
一拡散層領域上に形成できる。
【００２６】また、Ｐチャネルセンスアンプドライバト
ランジスタ５は、ワード線方向に配置されるため、ビッ
ト線方向のサイズの増加がない。したがって、センスア
ンプ領域２の縮小を図ることができる。また、製造方法
は、実施の形態１と同様である。
ランジスタ５は、ワード線方向に配置されるため、ビッ
ト線方向のサイズの増加がない。したがって、センスア
ンプ領域２の縮小を図ることができる。また、製造方法
は、実施の形態１と同様である。
【００２７】実施の形態２においては、ＢＴ1およびＢ
Ｎ1にそのゲートＧが接続された（ペアセンスアンプト
ランジスタ４）のゲートＧをビット線ＢＴ1とＢＮ1の間
で、ビット線方向のメモリセルアレイに近い側および遠
い側並べて配置し、センスアンプドライバトランジスタ
５を相補ビット線対ＢＴ1、ＢＮ1とＢＴ2、ＢＮ2の間
で、メモリセルアレイ１に近い側および遠い側に、ビッ
ト線方向に並べて配置した例を示したが、図５に示すよ
うに、センスアンプドライバトランジスタ５の配置位置
をずらして、相補ビット線対ＢＴ2、ＢＮ2とＢＴ3、Ｂ
Ｎ3の間で、メモリセルアレイ１に近い側および遠い側
に、ビット線方向に並べて配置しても良い。
Ｎ1にそのゲートＧが接続された（ペアセンスアンプト
ランジスタ４）のゲートＧをビット線ＢＴ1とＢＮ1の間
で、ビット線方向のメモリセルアレイに近い側および遠
い側並べて配置し、センスアンプドライバトランジスタ
５を相補ビット線対ＢＴ1、ＢＮ1とＢＴ2、ＢＮ2の間
で、メモリセルアレイ１に近い側および遠い側に、ビッ
ト線方向に並べて配置した例を示したが、図５に示すよ
うに、センスアンプドライバトランジスタ５の配置位置
をずらして、相補ビット線対ＢＴ2、ＢＮ2とＢＴ3、Ｂ
Ｎ3の間で、メモリセルアレイ１に近い側および遠い側
に、ビット線方向に並べて配置しても良い。
【００２８】実施の形態３にかかる半導体記憶装置のＰ
チャネル側センスアンプ領域のレイアウトは、図６に示
すように、実施の形態１において、１または複数のセン
スアンプドライバトランジスタのうち少なくとも１つに
ついて、そのドレインＤとソースＳとを接続した構成を
有する。例えば、ＢＴ1とＢＮ1に接続されたセンスアン
プトランジスタを駆動するビット線対ＢＴ1、ＢＮ1とＢ
Ｔ2、ＢＮ2の間に配置されたＰチャネルセンスアンプド
ライバトランジスタ５のソースＳとドレインＤとを接続
する。そうすることにより、ＢＴ1とＢＮ1に接続された
センスアンプトランジスタは動作しないため、センスア
ンプドライバトランジスタ全体のドライブ能力を制御す
ることができ、消費電力を抑えることができる。
チャネル側センスアンプ領域のレイアウトは、図６に示
すように、実施の形態１において、１または複数のセン
スアンプドライバトランジスタのうち少なくとも１つに
ついて、そのドレインＤとソースＳとを接続した構成を
有する。例えば、ＢＴ1とＢＮ1に接続されたセンスアン
プトランジスタを駆動するビット線対ＢＴ1、ＢＮ1とＢ
Ｔ2、ＢＮ2の間に配置されたＰチャネルセンスアンプド
ライバトランジスタ５のソースＳとドレインＤとを接続
する。そうすることにより、ＢＴ1とＢＮ1に接続された
センスアンプトランジスタは動作しないため、センスア
ンプドライバトランジスタ全体のドライブ能力を制御す
ることができ、消費電力を抑えることができる。
【００２９】次に、動作については、Ｐチャネルセンス
アンプドライバトランジスタにおいて、そのソースＳと
ドレインＤが接続されたＰチャネルセンスアンプドライ
バトランジスタに駆動されるセンスアンプは駆動しない
点を除いて、上記の動作と同様である。また、製造方法
は、少なくとも１つのセンスアンプドライバトランジス
タのソースＳとＳＡＰとを接続する配線層を形成する点
を除いて、実施の形態１と同様である。また、実施の形
態１の図３に対応して、ペアセンスアンプトランジスタ
４とセンスアンプドライバトランジスタ５との配置を逆
にした場合においても、図７に示すようにＢＴ1とＢＮ1
に接続されたセンスアンプトランジスタを駆動するＰチ
ャネルセンスアンプドライバトランジスタ５のソースＳ
とドレインＤとを接続することにより、センスアンプド
ライバトランジスタを常時オフにすることができ、セン
スアンプドライバトランジスタ全体のドライブ能力を制
御することができるため、消費電力を抑えることができ
る。
アンプドライバトランジスタにおいて、そのソースＳと
ドレインＤが接続されたＰチャネルセンスアンプドライ
バトランジスタに駆動されるセンスアンプは駆動しない
点を除いて、上記の動作と同様である。また、製造方法
は、少なくとも１つのセンスアンプドライバトランジス
タのソースＳとＳＡＰとを接続する配線層を形成する点
を除いて、実施の形態１と同様である。また、実施の形
態１の図３に対応して、ペアセンスアンプトランジスタ
４とセンスアンプドライバトランジスタ５との配置を逆
にした場合においても、図７に示すようにＢＴ1とＢＮ1
に接続されたセンスアンプトランジスタを駆動するＰチ
ャネルセンスアンプドライバトランジスタ５のソースＳ
とドレインＤとを接続することにより、センスアンプド
ライバトランジスタを常時オフにすることができ、セン
スアンプドライバトランジスタ全体のドライブ能力を制
御することができるため、消費電力を抑えることができ
る。
【００３０】実施の形態４にかかる半導体記憶装置のＰ
チャネル側センスアンプ領域のレイアウトは、図８に示
すように、実施の形態２において、１または複数のセン
スアンプトランジスタのうち少なくとも１つについて、
そのドレインＤとソースＳとを接続した構成を有する。
例えば、ＢＴ1とＢＮ1に接続されたセンスアンプトラン
ジスタを駆動するＰチャネルセンスアンプドライバトラ
ンジスタ５（例えば、ビット線対ＢＴ1、ＢＮ1とＢ
Ｔ2、ＢＮ2の間に配置されたＰチャネルセンスアンプド
ライバトランジスタ５）のソースＳとドレインＤとを接
続する。そうすることにより、ＢＴ1とＢＮ1に接続され
たセンスアンプトランジスタは動作しないため、センス
アンプドライバトランジスタ全体のドライブ能力を制御
することができ、消費電力を抑えることができる。
チャネル側センスアンプ領域のレイアウトは、図８に示
すように、実施の形態２において、１または複数のセン
スアンプトランジスタのうち少なくとも１つについて、
そのドレインＤとソースＳとを接続した構成を有する。
例えば、ＢＴ1とＢＮ1に接続されたセンスアンプトラン
ジスタを駆動するＰチャネルセンスアンプドライバトラ
ンジスタ５（例えば、ビット線対ＢＴ1、ＢＮ1とＢ
Ｔ2、ＢＮ2の間に配置されたＰチャネルセンスアンプド
ライバトランジスタ５）のソースＳとドレインＤとを接
続する。そうすることにより、ＢＴ1とＢＮ1に接続され
たセンスアンプトランジスタは動作しないため、センス
アンプドライバトランジスタ全体のドライブ能力を制御
することができ、消費電力を抑えることができる。
【００３１】次に、動作については、Ｐチャネルセンス
アンプドライバトランジスタにおいて、そのソースＳと
ドレインＤが接続されたＰチャネルセンスアンプドライ
バトランジスタに駆動されるセンスアンプは駆動しない
点を除いて、上記の動作と同様である。また、製造方法
は、実施の形態３と同様である。また、実施の形態２の
図５に対応して、ペアセンスアンプドライバトランジス
タ５の配置位置をずらした場合においても、図９に示す
ようにＢＴ2とＢＮ2に接続されたペアセンスアンプトラ
ンジスタ４を駆動するＰチャネルセンスアンプドライバ
トランジスタ５のソースＳとドレインＤとを接続するこ
とができ、センスアンプドライバトランジスタ全体のド
ライブ能力を制御することができ、消費電力を抑えるこ
とができる。
アンプドライバトランジスタにおいて、そのソースＳと
ドレインＤが接続されたＰチャネルセンスアンプドライ
バトランジスタに駆動されるセンスアンプは駆動しない
点を除いて、上記の動作と同様である。また、製造方法
は、実施の形態３と同様である。また、実施の形態２の
図５に対応して、ペアセンスアンプドライバトランジス
タ５の配置位置をずらした場合においても、図９に示す
ようにＢＴ2とＢＮ2に接続されたペアセンスアンプトラ
ンジスタ４を駆動するＰチャネルセンスアンプドライバ
トランジスタ５のソースＳとドレインＤとを接続するこ
とができ、センスアンプドライバトランジスタ全体のド
ライブ能力を制御することができ、消費電力を抑えるこ
とができる。
【００３２】実施の形態５にかかる半導体記憶装置のＮ
チャネル側センスアンプ領域６のレイアウトは、図１０
に示すように、ビット線に接続されたＮチャネルセンス
アンプトランジスタと、このＮチャネルセンスアンプト
ランジスタを駆動するＮチャネルセンスアンプドライバ
トランジスタ８から構成される。２個のセンスアンプト
ランジスタに対応して１個のセンスアンプドライバトラ
ンジスタが配置される。また、メモリセルアレイ１は、
ビット線（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）、ワード線
（ＷＬ1〜ＷＬn）、ビット線とワード線の所定の交差領
域に配置されたメモリセル（図示なし）から構成され
る。
チャネル側センスアンプ領域６のレイアウトは、図１０
に示すように、ビット線に接続されたＮチャネルセンス
アンプトランジスタと、このＮチャネルセンスアンプト
ランジスタを駆動するＮチャネルセンスアンプドライバ
トランジスタ８から構成される。２個のセンスアンプト
ランジスタに対応して１個のセンスアンプドライバトラ
ンジスタが配置される。また、メモリセルアレイ１は、
ビット線（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）、ワード線
（ＷＬ1〜ＷＬn）、ビット線とワード線の所定の交差領
域に配置されたメモリセル（図示なし）から構成され
る。
【００３３】Ｎチャネルセンスアンプトランジスタのゲ
ートＧは、Ｕ字型の形状であり、Ｎ＋拡散層領域ＬN上
にビット線方向に２列、それぞれのゲートＧが拡散領域
を２分するように形成される。このように、ゲートＧを
Ｕ字型の形状とし、拡散領域を２分するように形成する
ことにより、ソースＳを、拡散層領域ＬNで共有して形
成できる。
ートＧは、Ｕ字型の形状であり、Ｎ＋拡散層領域ＬN上
にビット線方向に２列、それぞれのゲートＧが拡散領域
を２分するように形成される。このように、ゲートＧを
Ｕ字型の形状とし、拡散領域を２分するように形成する
ことにより、ソースＳを、拡散層領域ＬNで共有して形
成できる。
【００３４】また、メモリセルアレイの相補ビット線
（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）にそれぞれ接続された
Ｎチャネルセンスアンプトランジスタのうち、例えば、
ＢＮ1にそのゲートＧが接続されたＮチャネルセンスア
ンプトランジスタ（ドレインＤはＢＴ1に接続）と、Ｂ
Ｔ2にそのゲートＧが接続されたＮチャネルセンスアン
プトランジスタ（ドレインＤはＢＮ2に接続）（ペアセ
ンスアンプトランジスタ７）のゲートＧをメモリセルア
レイから遠い列に配置し、また、ＢＮ2にそのゲートＧ
が接続されたＮチャネルセンスアンプトランジスタ（ド
レインＤはＢＴ2に接続）とＢＴ3にそのゲートＧが接続
されたＮチャネルセンスアンプトランジスタ（ドレイン
ＤはＢＮ3に接続）（ペアセンスアンプトランジスタ
７）のゲートＧをメモリセルアレイ１に近い列に配置す
る。以下、同様にして、ペアセンスアンプトランジスタ
７を拡散層領域ＬNのビット線方向の中心線に対して互
い違いに配置する。
（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）にそれぞれ接続された
Ｎチャネルセンスアンプトランジスタのうち、例えば、
ＢＮ1にそのゲートＧが接続されたＮチャネルセンスア
ンプトランジスタ（ドレインＤはＢＴ1に接続）と、Ｂ
Ｔ2にそのゲートＧが接続されたＮチャネルセンスアン
プトランジスタ（ドレインＤはＢＮ2に接続）（ペアセ
ンスアンプトランジスタ７）のゲートＧをメモリセルア
レイから遠い列に配置し、また、ＢＮ2にそのゲートＧ
が接続されたＮチャネルセンスアンプトランジスタ（ド
レインＤはＢＴ2に接続）とＢＴ3にそのゲートＧが接続
されたＮチャネルセンスアンプトランジスタ（ドレイン
ＤはＢＮ3に接続）（ペアセンスアンプトランジスタ
７）のゲートＧをメモリセルアレイ１に近い列に配置す
る。以下、同様にして、ペアセンスアンプトランジスタ
７を拡散層領域ＬNのビット線方向の中心線に対して互
い違いに配置する。
【００３５】また、Ｎチャネルセンスアンプドライバト
ランジスタ８、例えば、相補ビット線対ＢＴ1、ＢＮ1と
ＢＴ2、ＢＮ2との間でメモリセルアレイ１に近い側に配
置し、また相補ビット線対ＢＴ2、ＢＮ2とＢＴ3、ＢＮ3
との間でメモリセルアレイ１から遠い側に配置する。以
下、同様にして、センスアンプドライバトランジスタ８
を拡散層領域ＬNのビット線方向の中心線に対して互い
違いに配置する。上記の場合、個々のＮチャネルセンス
アンプトランジスタのソースＳは、Ｎ＋拡散層領域ＬN
により共有されるように形成され、また、個々のセンス
アンプドライバランジスタ５のドレインＤとも、Ｎ＋拡
散層領域ＬNにより共有されるように形成される。その
ように配置することにより、センスアンプトランジスタ
とセンスアンプドライバトランジスタとを同一拡散層領
域ＬN上に形成できる。
ランジスタ８、例えば、相補ビット線対ＢＴ1、ＢＮ1と
ＢＴ2、ＢＮ2との間でメモリセルアレイ１に近い側に配
置し、また相補ビット線対ＢＴ2、ＢＮ2とＢＴ3、ＢＮ3
との間でメモリセルアレイ１から遠い側に配置する。以
下、同様にして、センスアンプドライバトランジスタ８
を拡散層領域ＬNのビット線方向の中心線に対して互い
違いに配置する。上記の場合、個々のＮチャネルセンス
アンプトランジスタのソースＳは、Ｎ＋拡散層領域ＬN
により共有されるように形成され、また、個々のセンス
アンプドライバランジスタ５のドレインＤとも、Ｎ＋拡
散層領域ＬNにより共有されるように形成される。その
ように配置することにより、センスアンプトランジスタ
とセンスアンプドライバトランジスタとを同一拡散層領
域ＬN上に形成できる。
【００３６】また、Ｎチャネルセンスアンプドライバト
ランジスタ５をワード線方向に追加したことによるワー
ド線方向のサイズ増加をペアセンスアンプ領域により吸
収できるため、センスアンプ領域２の縮小を図ることが
できる。
ランジスタ５をワード線方向に追加したことによるワー
ド線方向のサイズ増加をペアセンスアンプ領域により吸
収できるため、センスアンプ領域２の縮小を図ることが
できる。
【００３７】次に製造方法について説明する。まず、基
板、例えばシリコン基板のセンスアンプ領域の一部にＮ
＋拡散層領域を不純物ドープにより形成する。次に、セ
ンスアンプトランジスタおよびセンスアンプドライバト
ランジスタのゲートＧを形成する。その後、絶縁膜を形
成し、センスアンプトランジスタのソースＳを構成する
拡散層領域ＬN上およびセンスアンプドライバトランジ
スタのドレインＤを構成する拡散層領域ＬN上にスルー
ホールを形成し、例えば第１配線層（図示なし）を用い
て接続する。これがＳＡＮとなる。
板、例えばシリコン基板のセンスアンプ領域の一部にＮ
＋拡散層領域を不純物ドープにより形成する。次に、セ
ンスアンプトランジスタおよびセンスアンプドライバト
ランジスタのゲートＧを形成する。その後、絶縁膜を形
成し、センスアンプトランジスタのソースＳを構成する
拡散層領域ＬN上およびセンスアンプドライバトランジ
スタのドレインＤを構成する拡散層領域ＬN上にスルー
ホールを形成し、例えば第１配線層（図示なし）を用い
て接続する。これがＳＡＮとなる。
【００３８】その後、層間絶縁膜を形成し、センスアン
プトランジスタのドレインＤを構成する拡散層領域ＬN
上およびゲートＧ上およびセンスアンプドライバトラン
ジスタ８のソースＳを構成する拡散層領域ＬN上および
ゲートＧ上にスルーホールを形成し、センスアンプトラ
ンジスタのドレインＤおよびゲートＧを相補ビット線を
構成する、例えば第２配線層を用いて接続する。また、
センスアンプドライバトランジスタ８のソースＳは電源
配線に、ゲートＧはφ２を構成する例えば第２配線層に
接続する。
プトランジスタのドレインＤを構成する拡散層領域ＬN
上およびゲートＧ上およびセンスアンプドライバトラン
ジスタ８のソースＳを構成する拡散層領域ＬN上および
ゲートＧ上にスルーホールを形成し、センスアンプトラ
ンジスタのドレインＤおよびゲートＧを相補ビット線を
構成する、例えば第２配線層を用いて接続する。また、
センスアンプドライバトランジスタ８のソースＳは電源
配線に、ゲートＧはφ２を構成する例えば第２配線層に
接続する。
【００３９】実施の形態５においては、ＢＮ1とＢＴ2に
そのゲートＧが接続されたペアセンスアンプトランジス
タ７をメモリセルアレイ１から遠い側に配置し、センス
アンプトランジスタを駆動するＮチャネルセンスアンプ
ドライバトランジスタ８、例えば、ＢＮ1とＢＴ2との間
に形成されたＮチャネルセンスアンプドライバトランジ
スタ８をメモリセルアレイ１に近い側に配置した例を示
したが、図１１に示すように、ペアセンスアンプトラン
ジスタ４とＮチャネルセンスアンプドライバトランジス
タ５との配置を逆にしても良い。
そのゲートＧが接続されたペアセンスアンプトランジス
タ７をメモリセルアレイ１から遠い側に配置し、センス
アンプトランジスタを駆動するＮチャネルセンスアンプ
ドライバトランジスタ８、例えば、ＢＮ1とＢＴ2との間
に形成されたＮチャネルセンスアンプドライバトランジ
スタ８をメモリセルアレイ１に近い側に配置した例を示
したが、図１１に示すように、ペアセンスアンプトラン
ジスタ４とＮチャネルセンスアンプドライバトランジス
タ５との配置を逆にしても良い。
【００４０】実施の形態６にかかる半導体記憶装置のＮ
チャネル側センスアンプ領域のレイアウトは、図１２に
示すように、実施の形態５と同様、ビット線に接続され
たＮチャネルセンスアンプトランジスタと、このＮチャ
ネルセンスアンプトランジスタ４を駆動するＮチャネル
センスアンプドライバトランジスタ８から構成される。
２個のセンスアンプトランジスタに対応して１個のセン
スアンプドライバトランジスタが配置されている。ま
た、メモリセルアレイ１は、ビット線（ＢＴ1〜ＢＴm、
ＢＮ1〜ＢＮm）、ワード線（ＷＬ1〜ＷＬn）、ビット線
とワード線の所定の交差領域に配置されたメモリセル
（図示なし）から構成される。また、Ｎチャネルセンス
アンプトランジスタのゲートＧは、Ｕ字型の形状であ
り、Ｎ＋拡散層領域ＬN上にビット線方向に２列、それ
ぞれのゲートＧが拡散層領域を２分するように形成され
る。このように、ゲートＧをＵ字型の形状とし、拡散領
域を２分するように形成することにより、ソースＳを、
拡散層領域ＬNで共有して形成できる。
チャネル側センスアンプ領域のレイアウトは、図１２に
示すように、実施の形態５と同様、ビット線に接続され
たＮチャネルセンスアンプトランジスタと、このＮチャ
ネルセンスアンプトランジスタ４を駆動するＮチャネル
センスアンプドライバトランジスタ８から構成される。
２個のセンスアンプトランジスタに対応して１個のセン
スアンプドライバトランジスタが配置されている。ま
た、メモリセルアレイ１は、ビット線（ＢＴ1〜ＢＴm、
ＢＮ1〜ＢＮm）、ワード線（ＷＬ1〜ＷＬn）、ビット線
とワード線の所定の交差領域に配置されたメモリセル
（図示なし）から構成される。また、Ｎチャネルセンス
アンプトランジスタのゲートＧは、Ｕ字型の形状であ
り、Ｎ＋拡散層領域ＬN上にビット線方向に２列、それ
ぞれのゲートＧが拡散層領域を２分するように形成され
る。このように、ゲートＧをＵ字型の形状とし、拡散領
域を２分するように形成することにより、ソースＳを、
拡散層領域ＬNで共有して形成できる。
【００４１】また、メモリセルアレイの相補ビット線
（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）にそれぞれ接続された
Ｎチャネルセンスアンプトランジスタのうち、例えば、
ＢＴ1にそのゲートＧが接続されたＮチャネルセンスア
ンプトランジスタ（ドレインＤはＢＮ1に接続）と、Ｂ
Ｎ1にそのゲートＧが接続されたＮチャネルセンスアン
プトランジスタ（ドレインＤはＢＴ1に接続）（ペアセ
ンスアンプトランジスタ７）のゲートＧをビット線ＢＴ
1とＢＮ1の間で、メモリセルアレイに近い側および遠い
側に、ビット線方向に並べて配置し、また、ＢＴ2にそ
のゲートＧが接続されたＮチャネルセンスアンプトラン
ジスタ（ドレインＤはＢＮ2に接続）とＢＮ2にそのゲー
トＧが接続されたＮチャネルセンスアンプトランジスタ
（ドレインＤはＢＴ2に接続）（ペアセンスアンプトラ
ンジスタ７）のゲートＧをビット線ＢＴ2とＢＮ2の間
で、メモリセルアレイに近い側および遠い側に、ビット
線方向に並べて配置する。以下、同様にして、ペアセン
スアンプトランジスタ７を拡散層領域ＬNのワード線方
向に配置する。
（ＢＴ1〜ＢＴm、ＢＮ1〜ＢＮm）にそれぞれ接続された
Ｎチャネルセンスアンプトランジスタのうち、例えば、
ＢＴ1にそのゲートＧが接続されたＮチャネルセンスア
ンプトランジスタ（ドレインＤはＢＮ1に接続）と、Ｂ
Ｎ1にそのゲートＧが接続されたＮチャネルセンスアン
プトランジスタ（ドレインＤはＢＴ1に接続）（ペアセ
ンスアンプトランジスタ７）のゲートＧをビット線ＢＴ
1とＢＮ1の間で、メモリセルアレイに近い側および遠い
側に、ビット線方向に並べて配置し、また、ＢＴ2にそ
のゲートＧが接続されたＮチャネルセンスアンプトラン
ジスタ（ドレインＤはＢＮ2に接続）とＢＮ2にそのゲー
トＧが接続されたＮチャネルセンスアンプトランジスタ
（ドレインＤはＢＴ2に接続）（ペアセンスアンプトラ
ンジスタ７）のゲートＧをビット線ＢＴ2とＢＮ2の間
で、メモリセルアレイに近い側および遠い側に、ビット
線方向に並べて配置する。以下、同様にして、ペアセン
スアンプトランジスタ７を拡散層領域ＬNのワード線方
向に配置する。
【００４２】また、Ｎチャネルセンスアンプドライバト
ランジスタ８を、例えば、相補ビット線対ＢＴ1、ＢＮ1
とＢＴ2、ＢＮ2の間で、メモリセルアレイ１に近い側お
よび遠い側に、ビット線方向に並べて配置し、また相補
ビット線対ＢＴ3、ＢＮ3とＢＴ4、ＢＮ4（図示なし）と
の間でメモリセルアレイ１に近い側および遠い側に、ビ
ット線方向に並べて配置する。以下、同様にして、セン
スアンプドライバトランジスタ８を拡散層領域ＬN上で
ワード線方向に配置する。上記の場合、個々のＮチャネ
ルセンスアンプトランジスタ７のソースＳは、Ｎ＋拡散
層領域ＬNにより共有されるように形成され、また、個
々のセンスアンプドライバランジスタ８のドレインＤと
も、Ｎ＋拡散層領域ＬNにより共有されるように形成さ
れる。そのように配置することにより、センスアンプト
ランジスタとセンスアンプドライバトランジスタ８とを
同一拡散層領域上に形成できる。
ランジスタ８を、例えば、相補ビット線対ＢＴ1、ＢＮ1
とＢＴ2、ＢＮ2の間で、メモリセルアレイ１に近い側お
よび遠い側に、ビット線方向に並べて配置し、また相補
ビット線対ＢＴ3、ＢＮ3とＢＴ4、ＢＮ4（図示なし）と
の間でメモリセルアレイ１に近い側および遠い側に、ビ
ット線方向に並べて配置する。以下、同様にして、セン
スアンプドライバトランジスタ８を拡散層領域ＬN上で
ワード線方向に配置する。上記の場合、個々のＮチャネ
ルセンスアンプトランジスタ７のソースＳは、Ｎ＋拡散
層領域ＬNにより共有されるように形成され、また、個
々のセンスアンプドライバランジスタ８のドレインＤと
も、Ｎ＋拡散層領域ＬNにより共有されるように形成さ
れる。そのように配置することにより、センスアンプト
ランジスタとセンスアンプドライバトランジスタ８とを
同一拡散層領域上に形成できる。
【００４３】また、Ｎチャネルセンスアンプドライバト
ランジスタ８は、ワード線方向に配置されるため、ビッ
ト線方向のサイズの増加がない。したがって、センスア
ンプ領域２の縮小を図ることができる。また、製造方法
については、実施の形態５と同様である。
ランジスタ８は、ワード線方向に配置されるため、ビッ
ト線方向のサイズの増加がない。したがって、センスア
ンプ領域２の縮小を図ることができる。また、製造方法
については、実施の形態５と同様である。
【００４４】実施の形態６においては、ＢＴ1およびＢ
Ｎ1にそのゲートＧが接続された（ペアセンスアンプト
ランジスタ７）のゲートＧをビット線ＢＴ1とＢＮ1の間
で、メモリセルアレイに近い側および遠い側に、ビット
線方向に並べて配置し、センスアンプドライバトランジ
スタ８を相補ビット線対ＢＴ1、ＢＮ1とＢＴ2、ＢＮ2の
間で、メモリセルアレイ１に近い側および遠い側に、ビ
ット線方向に並べて配置した例を示したが、図１３に示
すように、センスアンプドライバトランジスタ８の配置
位置をずらして、相補ビット線対ＢＴ2、ＢＮ2とＢ
Ｔ3、ＢＮ3の間で、メモリセルアレイ１に近い側および
遠い側に、ビット線方向に並べて配置しても良い。
Ｎ1にそのゲートＧが接続された（ペアセンスアンプト
ランジスタ７）のゲートＧをビット線ＢＴ1とＢＮ1の間
で、メモリセルアレイに近い側および遠い側に、ビット
線方向に並べて配置し、センスアンプドライバトランジ
スタ８を相補ビット線対ＢＴ1、ＢＮ1とＢＴ2、ＢＮ2の
間で、メモリセルアレイ１に近い側および遠い側に、ビ
ット線方向に並べて配置した例を示したが、図１３に示
すように、センスアンプドライバトランジスタ８の配置
位置をずらして、相補ビット線対ＢＴ2、ＢＮ2とＢ
Ｔ3、ＢＮ3の間で、メモリセルアレイ１に近い側および
遠い側に、ビット線方向に並べて配置しても良い。
【００４５】実施の形態７にかかる半導体記憶装置のＮ
チャネル側センスアンプ領域のレイアウトは、図１４に
示すように、実施の形態５において、１または複数のセ
ンスアンプドライバトランジスタのうち少なくとも１つ
について、そのドレインＤとソースＳとを接続した構成
を有する。例えば、ＢＴ1とＢＮ1に、そのゲートＧが接
続されたセンスアンプトランジスタを駆動する、例えば
ビット線対ＢＴ1、ＢＮ1とＢＴ2、ＢＮ2の間に配置され
たＮチャネルセンスアンプドライバトランジスタ８のソ
ースＳとドレインＤとを接続する。そうすることによ
り、ＢＴ1とＢＮ1に接続されたセンスアンプトランジス
タは動作しないため、センスアンプドライバトランジス
タの全体のドライブ能力を制御することができ、消費電
力を抑えることができる。
チャネル側センスアンプ領域のレイアウトは、図１４に
示すように、実施の形態５において、１または複数のセ
ンスアンプドライバトランジスタのうち少なくとも１つ
について、そのドレインＤとソースＳとを接続した構成
を有する。例えば、ＢＴ1とＢＮ1に、そのゲートＧが接
続されたセンスアンプトランジスタを駆動する、例えば
ビット線対ＢＴ1、ＢＮ1とＢＴ2、ＢＮ2の間に配置され
たＮチャネルセンスアンプドライバトランジスタ８のソ
ースＳとドレインＤとを接続する。そうすることによ
り、ＢＴ1とＢＮ1に接続されたセンスアンプトランジス
タは動作しないため、センスアンプドライバトランジス
タの全体のドライブ能力を制御することができ、消費電
力を抑えることができる。
【００４６】次に、動作については、Ｎチャネルセンス
アンプドライバトランジスタにおいて、そのソースＳと
ドレインＤが接続されたＮチャネルセンスアンプドライ
バトランジスタに駆動されるセンスアンプは駆動しない
点を除いて、上記の動作と同様である。
アンプドライバトランジスタにおいて、そのソースＳと
ドレインＤが接続されたＮチャネルセンスアンプドライ
バトランジスタに駆動されるセンスアンプは駆動しない
点を除いて、上記の動作と同様である。
【００４７】また、実施の形態５の図１１に対応して、
ペアセンスアンプトランジスタ７とセンスアンプドライ
バトランジスタ８との配置を逆にした場合においても、
図１５に示すように、例えばＢＴ1とＢＮ1に接続された
センスアンプトランジスタを駆動する例えばＢＮ1とＢ
Ｔ2との間に形成されたセンスアンプドライバトランジ
スタ８のソースＳとドレインＤとを接続することによ
り、そのセンスアンプドライバトランジスタ８を常時オ
フにすることができ、センスアンプドライバトランジス
タの全体のドライブ能力を制御することができ、消費電
力を抑えることができる。また、製造方法は、少なくと
も１つのセンスアンプドライバトランジスタのソースＳ
とＳＡＮとを接続する配線層を形成する点を除いて、実
施の形態６と同様である
ペアセンスアンプトランジスタ７とセンスアンプドライ
バトランジスタ８との配置を逆にした場合においても、
図１５に示すように、例えばＢＴ1とＢＮ1に接続された
センスアンプトランジスタを駆動する例えばＢＮ1とＢ
Ｔ2との間に形成されたセンスアンプドライバトランジ
スタ８のソースＳとドレインＤとを接続することによ
り、そのセンスアンプドライバトランジスタ８を常時オ
フにすることができ、センスアンプドライバトランジス
タの全体のドライブ能力を制御することができ、消費電
力を抑えることができる。また、製造方法は、少なくと
も１つのセンスアンプドライバトランジスタのソースＳ
とＳＡＮとを接続する配線層を形成する点を除いて、実
施の形態６と同様である
【００４８】実施の形態８にかかる半導体記憶装置のＮ
チャネル側センスアンプ領域のレイアウトは、図１６に
示すように、実施の形態６において、１または複数のセ
ンスアンプトランジスタのうち少なくとも１つについ
て、そのドレインＤとソースＳとを接続した構成を有す
る。例えば、ＢＴ1とＢＮ1にそのゲートＧが接続された
センスアンプトランジスタを駆動するＮチャネルセンス
アンプドライバトランジスタ８（例えば、ビット線対Ｂ
Ｔ1、ＢＮ1とＢＴ2、ＢＮ2の間に配置されたＮチャネル
センスアンプドライバトランジスタ８）のソースＳとド
レインＤとを接続する。そうすることにより、ＢＴ1と
ＢＮ1に接続されたセンスアンプトランジスタは動作し
ないため、センスアンプドライバトランジスタ８全体の
ドライブ能力を制御することができ、消費電力を抑える
ことができる。
チャネル側センスアンプ領域のレイアウトは、図１６に
示すように、実施の形態６において、１または複数のセ
ンスアンプトランジスタのうち少なくとも１つについ
て、そのドレインＤとソースＳとを接続した構成を有す
る。例えば、ＢＴ1とＢＮ1にそのゲートＧが接続された
センスアンプトランジスタを駆動するＮチャネルセンス
アンプドライバトランジスタ８（例えば、ビット線対Ｂ
Ｔ1、ＢＮ1とＢＴ2、ＢＮ2の間に配置されたＮチャネル
センスアンプドライバトランジスタ８）のソースＳとド
レインＤとを接続する。そうすることにより、ＢＴ1と
ＢＮ1に接続されたセンスアンプトランジスタは動作し
ないため、センスアンプドライバトランジスタ８全体の
ドライブ能力を制御することができ、消費電力を抑える
ことができる。
【００４９】次に、動作については、Ｎチャネルセンス
アンプドライバトランジスタにおいて、そのソースＳと
ドレインＤが接続されたＮチャネルセンスアンプドライ
バトランジスタに駆動されるセンスアンプは駆動しない
点を除いて、上記の動作と同様である。また、製造方法
については、実施の形態７と同様である。
アンプドライバトランジスタにおいて、そのソースＳと
ドレインＤが接続されたＮチャネルセンスアンプドライ
バトランジスタに駆動されるセンスアンプは駆動しない
点を除いて、上記の動作と同様である。また、製造方法
については、実施の形態７と同様である。
【００５０】また、実施の形態６の図１３に対応して、
ペアセンスアンプドライバトランジスタ８の配置位置を
ずらした場合においても、図１７に示すようにＢＴ2と
ＢＮ2に接続されたペアセンスアンプトランジスタ７を
駆動するＮチャネルセンスアンプドライバトランジスタ
８のソースＳとドレインＤとを接続することにより、セ
ンスアンプドライバトランジスタを常時オフにすること
ができ、センスアンプドライバトランジスタの全体のド
ライブ能力を制御することができ、消費電力を抑えるこ
とができる。
ペアセンスアンプドライバトランジスタ８の配置位置を
ずらした場合においても、図１７に示すようにＢＴ2と
ＢＮ2に接続されたペアセンスアンプトランジスタ７を
駆動するＮチャネルセンスアンプドライバトランジスタ
８のソースＳとドレインＤとを接続することにより、セ
ンスアンプドライバトランジスタを常時オフにすること
ができ、センスアンプドライバトランジスタの全体のド
ライブ能力を制御することができ、消費電力を抑えるこ
とができる。
【００５１】上記実施の形態においては、Ｎチャネル側
センスアンプ領域およびＮチャネル側センスアンプ領域
とに分けて説明したが、両方を実施して半導体記憶装置
を構成しても良い。なお、実際のＤＲＡＭにおいては、
上記実施の形態に示した構成を基本として、複数のメモ
リセルアレイに対して複数のセンスアンプ領域が形成さ
れた構成を有する。以上、本発明者によってなされた発
明を実施の形態に基づき具体的に説明したが、本発明は
上記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
センスアンプ領域およびＮチャネル側センスアンプ領域
とに分けて説明したが、両方を実施して半導体記憶装置
を構成しても良い。なお、実際のＤＲＡＭにおいては、
上記実施の形態に示した構成を基本として、複数のメモ
リセルアレイに対して複数のセンスアンプ領域が形成さ
れた構成を有する。以上、本発明者によってなされた発
明を実施の形態に基づき具体的に説明したが、本発明は
上記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００５２】
【発明の効果】本発明の半導体記憶装置によれば、セン
スアンプドライバトランジスタをセンスアンプトランジ
スタと同一拡散層領域に形成し、かつ拡散層領域上のビ
ット線方向およびワード線方向に分散して配置すること
により、センスアンプ領域のサイズの縮小ができる。
スアンプドライバトランジスタをセンスアンプトランジ
スタと同一拡散層領域に形成し、かつ拡散層領域上のビ
ット線方向およびワード線方向に分散して配置すること
により、センスアンプ領域のサイズの縮小ができる。
【図１】 （ａ）は本発明の実施の形態の半導体記憶装
置にかかるセンスアンプの要部を示す回路図、（ｂ）は
（ａ）のセンスアンプの要部を示す回路図である。
置にかかるセンスアンプの要部を示す回路図、（ｂ）は
（ａ）のセンスアンプの要部を示す回路図である。
【図２】 本発明の実施の形態１の半導体記憶装置にか
かるＰチャネル側センスアンプ領域を示す概略レイアウ
ト図である。
かるＰチャネル側センスアンプ領域を示す概略レイアウ
ト図である。
【図３】 本発明の実施の形態１の半導体記憶装置にか
かるＰチャネル側センスアンプ領域を示す他の概略レイ
アウト図である。
かるＰチャネル側センスアンプ領域を示す他の概略レイ
アウト図である。
【図４】 本発明の実施の形態２の半導体記憶装置にか
かるＰチャネル側センスアンプを示す概略レイアウト図
である。
かるＰチャネル側センスアンプを示す概略レイアウト図
である。
【図５】 本発明の実施の形態２の半導体記憶装置にか
かるＰチャネル側センスアンプを示す他の概略レイアウ
ト図である。
かるＰチャネル側センスアンプを示す他の概略レイアウ
ト図である。
【図６】 本発明の実施の形態３の半導体記憶装置にか
かるＰチャネル側センスアンプを示す概略レイアウト図
である。
かるＰチャネル側センスアンプを示す概略レイアウト図
である。
【図７】 本発明の実施の形態３の半導体記憶装置にか
かるＰチャネル側センスアンプを示す他の概略レイアウ
ト図である。
かるＰチャネル側センスアンプを示す他の概略レイアウ
ト図である。
【図８】 本発明の実施の形態４の半導体記憶装置にか
かるＰチャネル側センスアンプを示す概略レイアウト図
である。
かるＰチャネル側センスアンプを示す概略レイアウト図
である。
【図９】 本発明の実施の形態４の半導体記憶装置にか
かるＰチャネル側センスアンプを示す他の概略レイアウ
ト図である。
かるＰチャネル側センスアンプを示す他の概略レイアウ
ト図である。
【図１０】 本発明の実施の形態５の半導体記憶装置に
かかるＮチャネル側センスアンプを示す概略レイアウト
図である。
かかるＮチャネル側センスアンプを示す概略レイアウト
図である。
【図１１】 本発明の実施の形態５の半導体記憶装置に
かかるＮチャネル側センスアンプを示す他の概略レイア
ウト図である。
かかるＮチャネル側センスアンプを示す他の概略レイア
ウト図である。
【図１２】 本発明の実施の形態６の半導体記憶装置に
かかるＮチャネル側センスアンプを示す概略レイアウト
図である。
かかるＮチャネル側センスアンプを示す概略レイアウト
図である。
【図１３】 本発明の実施の形態６の半導体記憶装置に
かかるＮチャネル側センスアンプを示す他の概略レイア
ウト図である。
かかるＮチャネル側センスアンプを示す他の概略レイア
ウト図である。
【図１４】 本発明の実施の形態７の半導体記憶装置に
かかるＮチャネル側センスアンプを示す概略レイアウト
図である。
かかるＮチャネル側センスアンプを示す概略レイアウト
図である。
【図１５】 本発明の実施の形態７の半導体記憶装置に
かかるＮチャネル側センスアンプを示す他の概略レイア
ウト図である。
かかるＮチャネル側センスアンプを示す他の概略レイア
ウト図である。
【図１６】 本発明の実施の形態８の半導体記憶装置に
かかるＮチャネル側センスアンプを示す概略レイアウト
図である。
かかるＮチャネル側センスアンプを示す概略レイアウト
図である。
【図１７】 本発明の実施の形態８の半導体記憶装置に
かかるＮチャネル側センスアンプを示す他の概略レイア
ウト図である。
かかるＮチャネル側センスアンプを示す他の概略レイア
ウト図である。
【図１８】 従来の半導体記憶装置にかかるセンスアン
プを示す概略レイアウト図である。
プを示す概略レイアウト図である。
【図１９】 従来の半導体記憶装置にかかるセンスアン
プ分散配置方式を示すレイアウト図である。
プ分散配置方式を示すレイアウト図である。
１…メモリセルアレイ、２…センスアンプ領域、２−１
…センスアンプ、２−２…ＩＯスイッチ、２−３…プリ
チャージ回路、Ｐ1、Ｐ2、Ｐ3、Ｐ4、Ｐ5…Ｐｃｈ Ｍ
ＯＳ トランジスタ、Ｎ1、Ｎ2、Ｎ3、Ｎ4、Ｎ5、Ｎ6、
Ｎ7、Ｎ8、Ｎ9、Ｎ10…Ｎｃｈ ＭＯＳ トランジス
タ、３…Ｐチャネル側センスアンプ領域、４…ペアＰチ
ャネルセンスアンプトランジスタ、５…Ｐチャネルセン
スアンプドライバトランジスタ、６…Ｎチャネル側セン
スアンプ領域、７…ペアＮチャネルセンスアンプトラン
ジスタ、８…Ｎチャネルセンスアンプドライバトランジ
スタ、１１…センスアンプ回路、１４…ペアセンスアン
プトランジスタ、１５…センスアンプドライバトランジ
スタ。
…センスアンプ、２−２…ＩＯスイッチ、２−３…プリ
チャージ回路、Ｐ1、Ｐ2、Ｐ3、Ｐ4、Ｐ5…Ｐｃｈ Ｍ
ＯＳ トランジスタ、Ｎ1、Ｎ2、Ｎ3、Ｎ4、Ｎ5、Ｎ6、
Ｎ7、Ｎ8、Ｎ9、Ｎ10…Ｎｃｈ ＭＯＳ トランジス
タ、３…Ｐチャネル側センスアンプ領域、４…ペアＰチ
ャネルセンスアンプトランジスタ、５…Ｐチャネルセン
スアンプドライバトランジスタ、６…Ｎチャネル側セン
スアンプ領域、７…ペアＮチャネルセンスアンプトラン
ジスタ、８…Ｎチャネルセンスアンプドライバトランジ
スタ、１１…センスアンプ回路、１４…ペアセンスアン
プトランジスタ、１５…センスアンプドライバトランジ
スタ。
Claims (5)
- 【請求項１】 メモリセルアレイの相補ビット線に接続
されるセンスアンプトランジスタと、前記センスアンプ
トランジスタを駆動するセンスアンプドライバトランジ
スタとを有する半導体記憶装置において、 前記センスアンプトランジスタおよび前記センスアンプ
ドライバトランジスタは、半導体基板表面に形成された
共通の拡散層領域を２分するゲート電極をそれぞれ有
し、これらのゲート電極は前記拡散層領域の境界上に配
置されていることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記センスアンプトランジスタのドレインとゲートは、
前記相補ビット線を構成する配線とスルーホールを介し
てクロスカップル接続され、そのソースはスルーホール
を介して、センスアンプ共通ソースを構成する配線と接
続されることを特徴とする半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、 前記センスアンプドライバトランジスタのドレインは、
前記センスアンプ共通ソースを構成する配線とスルーホ
ールを介して接続されることを特徴とする半導体記憶装
置。 - 【請求項４】 請求項１乃至３のいずれかに記載の半導
体記憶装置において、 前記センスアンプトランジスタおよび前記センスアンプ
ドライバトランジスタのゲートは平面視が略Ｕ字型であ
ることを特徴とする半導体記憶装置。 - 【請求項５】 請求項１乃至４のいずれかに記載の半導
体記憶装置において、 前記センスアンプトランジスタおよび前記センスアンプ
ドライバトランジスタは、Ｐチャネルトランジスタまた
はＮチャネルトランジスタであることを特徴とする半導
体記憶装置。
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- 2003-02-05 DE DE10304626A patent/DE10304626A1/de not_active Withdrawn
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- 2003-02-07 KR KR10-2003-0007775A patent/KR100525526B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| US7903489B2 (en) | 2006-07-10 | 2011-03-08 | Elpida Memory, Inc. | Semiconductor device having a sense amplifier |
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| TWI223440B (en) | 2004-11-01 |
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