HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
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Die vorliegende Erfindung betrifft eine
Halbleiter-Speichervorrichtung. Insbesondere betrifft die vorliegende Erfindung
eine Anordnung von Leseverstärker(SA)-Treibertransistoren,
die Leseverstärker treiben.
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Beschreibung des Stands der Technik
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In den letzten Jahren wurde ein Hochgeschwindigkeits-Betrieb
eines mit einem DRAM (Dynamic Random Access Memory =
dynamischer Direktzugriffsspeicher) und einem logischen internen
Schaltkreis ausgestatteten auf dem Markt gebräuchlichen oder
konsolidierten DRAM erforderlich und auch entwickelt.
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Zur Realisierung des Hochgeschwindigkeitsbetriebs werden nicht
gemeinsam verwendete Leseverstärker in einem DRAM-Abschnitt
anstelle von in einem Allzweck-DRAM weit verbreitetem
gemeinsam verwendeten Leseverstärkern eingesetzt. Darüber hinaus
sind Leseverstärker-Treibertransistoren in Leseverstärker-
Feldern verteilt. Die Größe einer Leseverstärker-Zone nimmt
zu. Die Reduzierung der Größe der Leseverstärker-Zone stellt
ein neues Problem dar. Es ist sehr wichtig, die Größe der
Leseverstärker-Zone zu reduzieren, um die Herstellungskosten zu
senken.
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Als ein Verfahren zur Reduzierung der Größe der
Leseverstärker-Zone ist die Anordnung der in Fig. 18 dargestellten
Leseverstärker-Zone vorgesehen. In der Anordnung ist die Größe
eines Leseverstärker-Schaltkreises 11 und eines
Leseverstärker-Treibertransistors 15, der eine Leseverstärker-Zone 2
bildet, reduziert.
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Das Verfahren sieht die Form von Gates G der Leseverstärker-
Transistoren (ein Paar von Leseverstärker-Transistoren 14),
die an eine oder mehrere an ein Speicherzellenfeld
angeschlossene komplementäre Bitleitungen (BT1 bis BTm, BN1 bis BNm)
angeschlossen sind, vor. Die Form der Gates G ist auf einer
Diffusionsschicht-Zone L, die die Source-Anschlüsse S und die
Drain-Anschlüsse D bildet, U-förmig ausgebildet. Eine
derartige Form kann die Diffusionsschicht-Zone L, die die Source-
Anschlüsse S der Leseverstärker-Transistoren bildet, zur
Bildung der Leseverstärker-Transistoren gemeinsam haben. Die
Gates G der Leseverstärker-Transistoren können auf der
gleichen Diffusionsschicht-Zone L ausgebildet werden. Die Größe
des Leseverstärker-Schaltkreises 11 kann reduziert werden.
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In der Anordnung ist der die Leseverstärker-Transistoren
treibende Leseverstärker-Treibertransistor 15 benachbart zu dem
Leseverstärker-Schaltkreis 11 in der Bitleitungs-Richtung
angeordnet.
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Die Länge des Leseverstärker-Treibertransistors 15 in die
Bitleitungs-Richtung beträgt etwa 1.0 µm. In den N- und P-Kanälen
für einen Leseverstärker-Schaltkreis beträgt Δ L ≊ 2.0 µm. Die
Größe des Leseverstärker-Treibertransistors 15 der Halbleiter-
Speichervorrichtung in die Bitleitungs-Richtung wird
ausgedrückt durch 2.0 µm × die Anzahl der Leseverstärker-Felder.
Beispielsweise ist im Falle von 64 Leseverstärker-Feldern
L = 2,0 µm × 64 = 128 µm (ungefähr).
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Ein Verfahren zur Reduzierung der Größe des Leseverstärker-
Treibertransistors 15 ist in der Veröffentlichung der
japanischen Patentanmeldung No. 2000-124415 beschrieben. In der
Zusammenfassung heißt es "mit Leseverstärkern, die ein Paar von
N-Kanal-MOS-Transistoren und ein Paar von
P-Kanal-MOS-Transistoren aufweisen, die an komplementäre Bitleitungen eines
Speicherzellenfeldes angeschlossen sind; und
Treiber-MOS-Transistoren, die die Leseverstärker treiben und in den
Leseverstärkern verteilt sind, wobei die Gates des
N-Kanal-MOS-Transistorpaars und des P-Kanal-MOS-Transistorpaars U-förmig auf
einer Diffusionsschicht ausgebildet sind, und die N- und P-
Kanalseite-Treiber-MOS-Transistoren zwischen dem N-Kanal-MOS-
Transistorpaar bzw. dem P-Kanal-MOS-Transistorpaar angeordnet
sind, so dass sie die Diffusionsschicht gemeinsam haben.
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Die japanische Veröffentlichung der Patentanmeldung No. 2000-
124415 beschreibt "da die N- und die P-Kanal-Leseverstärker-
MOS-Transistoren und die
Leseverstärker-Treiber-MOS-Transistoren die Diffusionsschicht gemeinsam haben, kann ein Anstieg
der Fläche des Leseverstärker-Abschnitts auf ein Minimum
reduziert werden."
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Das Verfahren zur Reduzierung der Fläche der Leseverstärker-
Zone 2 weist das folgende Problem auf.
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In der Veröffentlichung der japanischen Patentanmeldung No.
2000-124415, wird, wie es in Fig. 19 gezeigt ist, der
Leseverstärker-Treiberschaltkreis 15 zwischen den Leseverstärker-
Transistoren des Leseverstärker-Transistorpaars 14 gebildet,
die den Leseverstärker-Schaltkreis 11 bilden. Der
Source-Anschluss S und der Drain-Anschluss D des
Leseverstärker-Treibertransistors 15 werden so ausgebildet, dass sie die den
Source-Anschluss S und den Drain-Anschluss D der
Leseverstärker-Transistoren 14 bildende Diffusionsschicht L gemeinsam
haben. Dies kann verhindern, dass die Größe in Bitleitungs-
Richtung zunimmt.
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Fig. 19 ist insofern identisch zu Fig. 18, dass der
Leseverstärker-Treibertransistor 15 in der Nähe des Leseverstärker-
Schaltkreises 11 angeordnet ist. Die Abmessung des
Leseverstärkers nimmt durch den Leseverstärker-Treibertransistor 15
unvermeidbar in Bitleitungs-Richtung zu.
KURZZUSAMMENFASSUNG DER ERFINDUNG
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Zusammenfassung der Erfindung
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Eine Halbleiter-Speichervorrichtung der vorliegenden Erfindung
weist Leseverstärker-Transistoren auf, die an komplementäre
Bitleitungen eines Speicherzellenfeldes angeschlossen sind,
und Leseverstärker-Treibertransistoren, die die
Leseverstärker-Transistoren treiben, wobei die
Leseverstärker-Transistoren und die Leseverstärker-Treibertransistoren Gate-Elektroden
aufweisen, die jeweils eine auf der Oberfläche eines
Halbleitersubstrats gebildete gemeinsame Diffusionsschichtzone in
zwei Zonen teilen, wobei die Gate-Elektroden auf der Grenze
der Diffusionsschichtzone angeordnet sind.
KURZBESCHREIBUNG DER ZEICHNUNGEN
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Die oben erwähnten und andere Aufgaben, Merkmale und Vorteile
der vorliegenden Erfindung ergeben sich aus der folgenden
ausführlichen Beschreibung der Erfindung, wobei auf die
anliegenden Zeichnungen Bezug genommen wird.
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Es zeigen:
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Fig. 1A und 1B Schaltkreisdiagramme, die einen wesentlichen
Abschnitt eines Leseverstärkers einer Halbleiter-
Speichervorrichtung einer erfindungsgemäßen
Ausführungsform zeigen;
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Fig. 2 eine schematische Anordnung, die eine
P-Kanalseite-Leseverstärkerzone einer Halbleiter-Speichervorrichtung
der Ausführungsform 1 der vorliegenden Erfindung zeigt;
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Fig. 3 eine weitere schematische Anordnung, die die
P-Kanalseite-Leseverstärkerzone der
Halbleiter-Speichervorrichtung der Ausführungsform 1 der vorliegenden
Erfindung zeigt;
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Fig. 4 eine schematische Anordnung, die die
P-Kanalseite-Leseverstärkerzone der Halbleiter-Speichervorrichtung der
Ausführungsform 2 der vorliegenden Erfindung zeigt;
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Fig. 5 eine weitere schematische Anordnung, die die
P-Kanalseite-Leseverstärkerzone der
Halbleiter-Speichervorrichtung der Ausführungsform 2 der vorliegenden
Erfindung zeigt;
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Fig. 6 eine schematische Anordnung, die die P-Kanalseite-
Leseverstärkerzorie der Halbleiter-Speichervorrichtung
der Ausführungsform 3 der vorliegenden Erfindung zeigt;
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Fig. 7 eine weitere schematische Anordnung, die die
P-Kanalseite-Leseverstärkerzone der
Halbleiter-Speichervorrichtung der Ausführungsform 3 der vorliegenden
Erfindung zeigt;
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Fig. 8 eine schematische Anordnung, die die
P-Kanalseite-Leseverstärkerzone der Halbleiter-Speichervorrichtung der
Ausführungsform 4 der vorliegenden Erfindung zeigt;
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Fig. 9 eine weitere schematische Anordnung, die die
P-Kanalseite-Leseverstärkerzone der
Halbleiter-Speichervorrichtung der Ausführungsform 4 der vorliegenden
Erfindung zeigt;
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Fig. 10 eine schematische Anordnung, die die
N-Kanalseite-Leseverstärkerzone der Halbleiter-Speichervorrichtung
der Ausführungsform 5 der vorliegenden Erfindung
zeigt;
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Fig. 11 eine weitere schematische Anordnung, die die
N-Kanalseite-Leseverstärkerzone der
Halbleiter-Speichervorrichtung der Ausführungsform 5 der vorliegenden
Erfindung zeigt;
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Fig. 12 eine schematische Anordnung, die die
N-Kanalseite-Leseverstärkerzone der Halbleiter-Speichervorrichtung
der Ausführungsform 6 der vorliegenden Erfindung
zeigt;
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Fig. 13 eine weitere schematische Anordnung, die die
N-Kanalseite-Leseverstärkerzone der
Halbleiter-Speichervorrichtung der Ausführungsform 6 der vorliegenden
Erfindung zeigt;
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Fig. 14 eine schematische Anordnung, die die N-Kanalseite-
Leseverstärkerzone der Halbleiter-Speichervorrichtung
der Ausführungsform 7 der vorliegenden Erfindung
zeigt;
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Fig. 15 eine weitere schematische Anordnung, die die
N-Kanalseite-Leseverstärkerzone der
Halbleiter-Speichervorrichtung der Ausführungsform 7 der vorliegenden
Erfindung zeigt;
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Fig. 16 eine schematische Anordnung, die die
N-Kanalseite-Leseverstärkerzone der Halbleiter-Speichervorrichtung
der Ausführungsform 8 der vorliegenden Erfindung
zeigt;
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Fig. 17 eine weitere schematische Anordnung, die die
N-Kanalseite-Leseverstärkerzone der
Halbleiter-Speichervorrichtung der Ausführungsform 8 der vorliegenden
Erfindung zeigt;
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Fig. 18 eine schematische Anordnung, die die Leseverstärker
einer Halbleiter-Speichervorrichtung des Stands der
Technik zeigt; und
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Fig. 19 eine Anordnung, die ein
Leseverstärker-Verteilungsverfahren der Halbleiter-Speichervorrichtung des Stands
der Technik zeigt.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
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Ausführungsformen der vorliegenden Erfindung werden
nachfolgend ausführlich mit Bezug auf die Zeichnungen beschrieben.
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In allen Zeichnungen weisen zur Erleichterung der Erklärung
diejenigen Ausführungsformen, die die gleiche Funktion haben,
die gleichen Bezugszeichen auf und es wird auf eine
wiederholte Beschreibung verzichtet.
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Eine Halbleiter-Speichervorrichtung gemäß dieser
Ausführungsform ist eine DRAM-Funktionseinheit, die auf einem
hochintegrierten System (LSI-System) befestigt ist und
Speicherzellenfeld-Zonen aufweist, die sich aus einem oder mehreren
Bankgefügen, einer Haupt-Worttreiberzone und einer Y-Decoderzone,
die jeweils entsprechend einer der Speicherzellenfeld-Zonen
angeordnet sind, und einer peripheren Schaltkreis-Zone
zusammensetzt, die so angeordnet ist, dass sie den
Speicherzellenfeld-Zonen gemeinsam ist.
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Die Speicherzellenfeld-Zone ist in einer Gitterform in Reihen-
und Spaltenrichtung geteilt und weist ein Speicherzellenfeld,
eine Leseverstärker-Zone, einen Hilfs-Worttreiber und eine
Schnittzone auf.
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Die Leseverstärker-Zone ist benachbart zu dem
Speicherzellenfeld angeordnet, beispielsweise in Spaltenrichtung. Der Hilfs-
Worttreiber ist angrenzend zu diesem angeordnet, z. B. in
Reihenrichtung. In der Schnittzone der Leseverstärker-Zone und
dem Hilfs-Worttreiber sind ein FX-Treiber und ein
Steuerschaltkreis der Lesevestärker angeordnet.
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In einer Leseverstärker-Zone 2 sind, wie es in Fig. 1A
dargestellt ist, ein Leseverstärker 2-1, ein I/O-Schalter 2-2 und
ein Vorladeschaltkreis 2-3 angeordnet.
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Der Leseverstärker 2-1 weist Pch-MOS-Transistoren P1, P2 und
Nch-MOS-Transistoren N1, N2 auf und misst und verstärkt ein
sehr schwaches Signal von einer Speicherzelle.
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Der Drain-Anschluss und das Gate der Pch-MOS-Transistoren P1,
P2 sind über Kreuz zwischen komplementären Bitleitungen zur
Bildung eines PMOS-Leseverstärkers angeschlossen. Der Drain-
Anschluss und das Gate der Nch-MOS-Transistoren N1, N2 sind
ebenfalls über Kreuz zwischen komplementären Bitleitungen zur
Bildung eines NMOS-Leseverstärkers angeschlossen. Die Pch-MOS-
Transistoren P1, P2 haben den Source-Anschluss gemeinsam. Der
gemeinsame Source-Anschlussdraht ist an einen SAP
angeschlossen.
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Die Nch-MOS-Transistoren N1, N2 haben den Source-Anschluss
gemeinsam. Der gemeinsame Source-Anschlussdraht ist an einen SAN
angeschlossen.
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Der I/O-Schalter 2-2 verbindet die komplementären Bitleitungen
und Eingabe/Ausgabe-Leitungen durch Gate-Steuerung eines Feld-
Selektionssignals einer YSW.
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Der Vorladeschaltkreis 2-3 lädt die komplementären
Bitleitungen zuvor auf.
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Wie es in dem Schaltkreisdiagramm von Fig. 1B gezeigt ist,
sind die Leseverstärker 2-1, die die Pch-MOS-Transistoren P1,
P2 des Leseverstärkers treibenden Pch-MOS-Transistoren P3, P4
und PS, sowie die die Nch-MOS-Transistoren N1, N2 des
Leseverstärkers treibenden Nch-MOS-Transistoren N8, N9 und N10
angeordnet.
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Ein Pch-MOS-Transistor P3 ist entsprechend den
Pch-MOS-Transistoren P1, P2 des an ein Bitleitungspaar BT1, BN1
angeschlossenen Leseverstärkers vorgesehen. Ein Nch-MOS-Transistor N8
ist entsprechend den Nch-MOS-Transistoren N1, N2 des an das
Bitleitungspaar BT1, BN1 angeschlossenen Leseverstärkers
vorgesehen.
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Die Leseverstärker-Transistoren eines jeden Paars (der Pch-
MOS-Transistoren P1, P2 und der Nch-MOS-Transistoren N1, N2),
die an das komplementäre Bitleitungspaar angeschlossen sind,
sind mit dem MOS-Transistor (den Pch-MOS-Transistoren P3, P4
und PS und den Nch-MOS-Transistoren N8, N9 und N10)
vorgesehen, der den Leseverstärker treibt. Alle in den
MOS-Transistoren fließenden elektrischen Ströme fließen zu den
individuellen Leseverstärkern. Verzögerungen und Abweichungen beim
Treiberstart zwischen den Leseverstärkern können beseitigt
werden.
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Die Drain-Anschlüsse der Pch-MOS-Transistoren P3, P4 und PS
sind an den SAP angeschlossen und ihre Source-Anschlüsse sind
an eine Spannung Vcc angeschlossen. Die Pch-MOS-Transistoren
P3, P4 und PS treiben den SAP auf die Spannung Vcc mit Hilfe
von φ2. Die Drain-Anschlüsse der Nch-MOS-Transistoren N8, N9
und N10 sind an den SAN angeschlossen und ihre
Source-Anschlüsse sind an eine Spannung Vss angeschlossen. Die Nch-MOS-
Transistoren N8, N9 und N10 treiben den SAN auf die Spannung
Vss mit Hilfe von φ3.
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Nachfolgend wird die Arbeitsweise des Lesevestärkers
beschrieben.
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Sobald /RAS (Reihenadresse-Ausblendsignal) eines externen
Steuersignals den Pegel "H" erreicht, ist das Steuersignal von
φ1 des Vorladeschaltkreises 2-3 auf dem Pegel "H". Das
Bitleitungs-Paar wird auf Vcc/2 vorgeladen.
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Wenn sich /RAS von dem "H"-Pegel auf den "L"-Pegel verändert
und sich die DRAM in einem aktiven Modus befindet, weist das
Steuersignal von φ1 den Pegel "L" in dem Vorladeschaltkreis
auf. Die Vorladung wird unterbrochen, um die Bitleitungen in
einen Gleitzustand zu versetzen.
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Eine externe Eingabeadresse selektiert und treibt eine der
Wortleitungen (WL1 bis WLn). Daten der Speicherzelle der
selektierten Wortleitung werden an die Bitleitung ausgelesen.
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Die Aktivierungssignale φ2 und φ3 treiben den gemeinsamen
Source-Anschlussdraht SAP des Leseverstärkers auf die Spannung
Vcc (Quellenspannung) und den SAN auf die Spannung Vss
(Erdungsspannung). Der Bitleitungs-Leseverstärker wird zum
Messen und Verstärken einer sehr kleinen Potentialdifferenz,
die an die Bitleitung ausgelesen wird, aktiviert. Die "L"-
Pegelseite des Bitleitungspaars wird mit Hilfe des NMOS-
Leseverstärkers auf die Erdungsspannung Vss entladen. Die "H"-
Pegelseite des Bitleitungspaars wird mit Hilfe des
PMOS-Leseverstärkers auf die Quellenspannung Vcc aufgeladen. Die der
Information entsprechende verstärkte Spannung wird nach außen
ausgegeben, indem das YSW des I/O-Schalters 2-2 eingeschaltet
wird.
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Die Anordnung des Leseverstärkers 2-1 wird nachfolgend
beschrieben, wobei die P-Kanalseite-Leseverstärkerzone und die
N-Kanalseite-Leseverstärkerzone getrennt werden.
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Wie es in Fig. 2 gezeigt ist, weist die Anordnung einer
P-Kanalseite-Leseverstärkerzone einer
Halbleiter-Speichervorrichtung gemäß Ausführungsform 1 an Bitleitungen angeschlossene P-
Kanal-Leseverstärker-Transistoren und die
P-Kanal-Leseverstärker-Transistoren treibende
P-Kanal-Leseverstärker-Treibertransistoren 5 auf. Ein Leseverstärker-Treibertransistor 5 ist so
angeordnet, dass er zwei Leseverstärker-Transistoren
entspricht.
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Ein Speicherzellenfeld 1 weist Bitleitungen (BT1 bis BTm, BN1
bis BNm), Wortleitungen (WL1 bis WLn) sowie Speicherzellen
(nicht dargestellt) auf, die in vorbestimmten Schnittzonen der
Bitleitungen und den Wortleitungen angeordnet sind.
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Die Gates G der P-Kanal-Leseverstärker-Transistoren weisen
eine U-Form auf und sind in zwei Feldern in Richtung der
Bitleitung auf einer P+-Diffusionsschichtzone LP gebildet, um die
Diffusionszone LP in zwei Zonen zu teilen. Die Gates G weisen
je U-Form auf und sind zur Teilung der Diffusionszone in zwei
Zonen ausgebildet. Die Source-Anschlüsse S können so
ausgebildet sein, dass sie in der Diffusionsschichtzone LP gemeinsam
verwendet werden.
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Von den jeweils an die komplementären Bitleitungen (BT1 bis
BTm, BN1 bis BNm) des Speicherzellenfeldes angeschlossenen P-
Kanal-Leseverstärker-Transistoren sind die Gates G des
P-Kanal-Leseverstärker-Transistors, dessen Gate G mit der
Bitleitung BN1 verbunden ist (sein Drain-Anschluss D ist an die
Leitung BT1 angeschlossen), und des P-Kanal-Leseverstärker-
Transistors, dessen Gate an die Bitleitung BT2 angeschlossen
ist (sein Drain-Anschluss D ist mit der BN2 verbunden), (ein
Paar von Leseverstärker-Transistoren 4) in einem Feld weit
entfernt von dem Speicherzellenfeld angeordnet. Die Gates G
des P-Kanal-Leseverstärker-Transistors, dessen Gate G an die
Bitleitung BN2 angeschlossen ist (sein Drain-Anschluss D ist
an BT2 angeschlossen), und des
P-Kanal-Leseverstärker-Transistors, dessen Gate G an die Bitleitung BT3 angeschlossen ist
(sein Drain-Anschluss D ist mit BN3 verbunden), (das
Leseverstärker-Transistorpaar 4) sind in einem Feld in der Nähe des
Speicherzellenfeldes 1 angeordnet. Auf die gleiche Art und
Weise ist das Leseverstärker-Transistorpaar 4 zur Mittellinie
in Richtung der Bitleitung der Diffusionsschichtzone LP hin
versetzt angeordnet.
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Der P-Kanal-Leseverstärker-Treibertransistor 5 ist seitlich in
der Nähe des Speicherzellenfeldes 1 zwischen den
komplementären Bitleitungspaaren BT1, BN1 und BT2, BN2 angeordnet.
Darüber hinaus ist der P-Kanal-Leseverstärker-Treibertransistor
5 seitlich weit entfernt von dem Speicherzellenfeld 1 zwischen
den komplementären Bitleitungspaaren BT2, BN2 und BT3, BN3
angeordnet. Auf die gleiche Art und Weise sind die
Leseverstärker-Treibertransistoren 5 zu der Mittellinie in Richtung der
Bitleitung der Diffusionsschichtzone LP hin versetzt
angeordnet.
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In dem obigen Fall ist der Source-Anschluss S der
individuellen P-Kanal-Leseverstärker-Transistoren so gebildet, dass er
in der P+-Diffusionsschichtzone LP gemeinsam verwendet wird.
Der Drain-Anschluss D der individuellen
Leseverstärker-Treibertransistoren 5 ist so ausgebildet, dass er in der P+
-Diffusionsschichtzone LP gemeinsam verwendet wird.
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Bei der Anordnung können die Leseverstärker-Transistoren und
die Leseverstärker-Treibertransistoren 5 auf der gleichen
Diffusionsschichtzone ausgebildet werden.
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Die Zunahme der Größe in Richtung der Wortleitung durch
Hinzufügen der P-Kanal-Leseverstärker-Treibertransistoren in
Richtung der Wortleitung kann durch die Zone des Leseverstärker-
Paars absorbiert werden. Die Leseverstärker-Zone 2 kann
verkleinert werden.
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Nachfolgend wird das Herstellungsverfahren beschrieben. Die
P+-Diffusionsschichtzone wird in einem Teil der
Leseverstärker-Zone eines Siliziumsubstrats durch Dotieren einer
Störstelle gebildet. Die Gates G (Gate-Poly) des Leseverstärker-
Transistors und des Leseverstärker-Treibertransistors 5 werden
gebildet. Eine Isolierschicht wird zur Schaffung einer
Durchkontaktierung (Kontakt) auf der Diffusionsschichtzone LP, die
den Source-Anschluss S des Leseverstärker-Transistors bildet,
und auf der Diffusionsschichtzone LP, die den Drain-Anschluss
D des Leseverstärker-Treibertransistors 5 bildet, ausgebildet.
Eine erste Drahtschicht (nicht dargestellt) wird für die
Verbindung verwendet. Dies ist die SAP.
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Anschließend wird eine Zwischenschicht-Isolierschicht zur
Bildung einer Durchkontaktierung auf der den Drain-Anschluss D
bildenden Diffusionsschichtzone und auf dem Gate G des
Leseverstärker-Transistors ausgebildet, und zudem auf der
Diffusionsschichtzone LP, die den Source-Anschluss S bildet, und
auf dem Gate G des Leseverstärker-Transistors 5. Der Drain-
Anschluss D und das Gate G des Leseverstärker-Transistors sind
an einen Draht angeschlossen, der die komplementären
Bitleitungen bildet, z. B. eine zweite Drahtschicht (Gate-Elektrode).
Der Source-Anschluss S des Leseverstärker-Treibertransistors
ist an einen Stromdraht angeschlossen. Dessen Gate G ist an
einen Draht angeschlossen, der φ2, z. B. eine zweite
Verdrahtungsschicht, bildet.
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In der Ausführungsform 1 ist das Leseverstärker-Transistorpaar
4, dessen Gate G an die Bitleitungen BN1 und BT2 angeschlossen
ist, seitlich weit entfernt von dem Speicherzellenfeld 1
angeordnet, und der P-Kanal-Leseverstärker-Treibertransistor 5,
der den Leseverstärker-Transistor treibt, beispielsweise den
P-Kanal-Leseverstärker-Treibertransistor 5, ist zwischen den
Bitleitungen BN1 und BT2 seitlich in der Nähe des
Speicherzellenfeldes 1 angeordnet. Wie es in Fig. 3 dargestellt ist, kann
die Anordnung des Leseverstärker-Transistorpaars 4 und des P-
Kanal-Leseverstärker-Treibertransistors 5 umgekehrt sein.
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Wie es in Fig. 4 gezeigt ist, weist die Anordnung einer
P-Kanalseite-Leseverstärkerzone einer
Halbleiter-Speichervorrichtung gemäß Ausführungsform 2, ebenso wie in Ausführungsform 1,
P-Kanal-Leseverstärker-Transistoren auf, die an Bitleitungen
angeschlossen sind, sowie
P-Kanal-Leseverstärker-Treibertransistoren 5, die die P-Kanal-Leseverstärker-Transistoren 4
treiben. Ein Leseverstärker-Treibertransistor ist so
angeordnet, dass er zwei Leseverstärker-Transistoren entspricht. Ein
Speicherzellenfeld 1 weist Bitleitungen (BT1 bis BTm, BN1 bis
BNm), Wortleitungen (WL1 bis WLn), und Speicherzellen (nicht
dargestellt) auf, die an vorbestimmten Schnittzonen der
Bitleitungen mit den Wortleitungen angeordnet sind. Die Gates G
der P-Kanal-Leseverstärker-Transistoren weisen U-Form auf und
sind in zwei Feldern in Richtung der Bitleitung auf einer P+-
Diffusionsschichtzone LP zur Teilung der Diffusionsschichtzone
LP in zwei Zonen ausgebildet.
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Die Gates G weisen U-Form auf und sind so ausgebildet, dass
sie die Diffusionszone in zwei Zonen teilen. Die
Source-Anschlüsse S können so ausgebildet sein, dass sie in der
Diffusionsschichtzone LP gemeinsam verwendet werden.
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Von den jeweils an die komplementären Bitleitungen (BT1 bis
BTm, BN1 bis BNm) des Speicherzellenfeldes angeschlossenen P-
Kanal-Leseverstärker-Transistoren sind die Gates G des
P-Kanal-Leseverstärker-Transistors, dessen Gate G an die
Bitleitung BT1 angeschlossen ist (sein Drain-Anschluss D ist an die
Bitleitung BN1 angeschlossen), und des
P-Kanal-Leseverstärkers, dessen Gate G an die Bitleitung BN1 angeschlossen ist
(sein Drain-Anschluss D ist an die Bitleitung BT1
angeschlossen) (ein Leseverstärker-Transistorpaar 4) Seite an Seite in
der Nähe bzw. weit entfernt von dem Speicherzellenfeld in
Richtung der Bitleitung zwischen den Bitleitungen BT1 und BN1
angeordnet. Die Gates G des P-Kanal-Leseverstärkers, dessen
Gate G an die Bitleitung BT2 angeschlossen ist (sein Drain-
Anschluss D ist an die Bitleitung BN2 angeschlossen) und des
P-Kanal-Leseverstärkers, dessen Gate G an die Bitleitung BN2
angeschlossen ist (sein Drain-Anschluss D ist an die
Bitleitung BT2 angeschlossen) (das Leseverstärker-Transistorpaar 4)
Seite an Seite in der Nähe bzw. weit entfernt von dem
Speicherzellenfeld in Richtung der Bitleitung zwischen den
Bitleitungen BT2 und BN2 angeordnet. Auf die gleiche Art und
Weise ist das Leseverstärker-Transistorpaar 4 in Richtung der
Wortleitung der Diffusionsschichtzone LP angeordnet.
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Die P-Kanal-Leseverstärker-Treibertransistoren 5 sind Seite an
Seite in Richtung der Bitleitung an den Seiten in der Nähe und
weit entfernt von dem Speicherzellenfeld 1 zwischen den
komplementären Bitleitungspaaren BT1, BN1 und BT2, BN2
angeordnet. Darüber hinaus sind die
P-Kanal-Leseverstärker-Treibertransistoren 5 Seite an Seite an den Seiten in der Nähe und
weit entfernt von dem Speicherzellenfeld 1 in Richtung der
Bitleitung zwischen den komplementären Bitleitungspaaren BT3,
BN3 und BT4, BN4 (nicht gezeigt) angeordnet. Auf die gleiche
Art und Weise sind die Leseverstärker-Treibertransistoren 5 in
Richtung der Wortleitung auf der Diffusionsschichtzone LP
angeordnet.
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In dem obigen Fall ist der Source-Anschluss S der
individuellen P-Kanal-Leseverstärker-Transistoren so ausgebildet, dass
er in der P+-Diffusionsschichtzone LP gemeinsam verwendet
wird. Der Source-Anschluss D der individuellen Leseverstärker-
Treibertransistoren 5 ist so ausgebildet, dass er in der P+-
Diffusionsschichtzone LP gemeinsam verwendet wird.
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In der Ausführungsform können die Leseverstärker-Transistoren
und die Leseverstärker-Treibertransistoren 5 auf der gleichen
Diffusionsschichtzone ausgebildet werden.
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Die P-Kanal-Leseverstärker-Treibertransistoren 5 sind in
Richtung der Wortleitung angeordnet. Die Größe nimmt in Richtung
der Bitleitung nicht zu.
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Die Leseverstärkerzone 2 kann verkleinert werden.
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Das Herstellungsverfahren ist identisch zu dem von
Ausführungsform 1.
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In der Ausführungsform 2 sind die Gates G des Leseverstärker-
Transistorpaars 4, dessen Gate G an die Bitleitungen BT1 und
BN1 angeschlossen ist, Seite an Seite in Richtung der
Bitleitung seitlich in der Nähe und weit entfernt von dem
Speicherzellenfeld zwischen den Bitleitungen BT1 und BN1 angeordnet,
und die Leseverstärker-Treibertransistoren 5 sind Seite an
Seite in Richtung der Bitleitung seitlich in der Nähe und weit
entfernt von dem Speicherzellenfeld 1 zwischen den
komplementären Bitleitungspaaren BT1, BN1 und BT2, BN2 angeordnet. Wie
es in Fig. 5 gezeigt ist, können die Anordnungspositionen der
Leseverstärker-Treibertransistoren 5 verschoben werden und
können Seite an Seite in Richtung der Bitleitung seitlich in
der Nähe und weit entfernt von dem Speicherzellenfeld 1
zwischen den komplementären Bitleitungspaaren BT2, BN2 und BT3,
BN3 angeordnet werden.
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Wie in Fig. 6 gezeigt weist die Anordnung einer P-Kanalseite-
Leseverstärkerzone einer Halbleiter-Speichervorrichtung gemäß
Ausführungform 3 in Ausführungsform 1 einen Aufbau auf, bei
dem der Drain-Anschluss D und der Source-Anschluss S
mindestens eines von einem oder mehreren
Leseverstärker-Treibertransistoren angeschlossen sind.
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Es sind der Source-Anschluss S und der Drain-Anschluss D eines
P-Kanal-Leseverstärker-Treibertransistors 5, der zwischen den
Bitleitungspaaren BT1, BN1 und BT2, BN2 angeordnet ist,
angeschlossen, welcher den an die Bitleitungen BT1 und BN1
angeschlossenen Leseverstärker-Transistor treibt.
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Der an die Bitleitungen BT1 und BN1 angeschlossene
Leseverstärker-Transistor ist nicht in Betrieb. Die Treiberfähigkeit
des gesamten Leseverstärker-Treibertransistors kann zur
Reduzierung des Stromverbrauchs gesteuert werden.
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Die Arbeitsweise des P-Kanal-Leseverstärker-Treibertransistors
ist identisch zu der oben beschriebenen Arbeitsweise, mit der
Ausnahme, dass der von dem
P-Kanal-Leseverstärker-Treibertransistor getriebene Leseverstärker, dessen Source-Anschluss 5
und Drain-Anschluss D verbunden sind, nicht getrieben wird.
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Das Herstellungsverfahren ist identisch zu dem von
Ausführungsform 1, mit der Ausnahme, dass eine den Source-Anschluss
S von mindestens einem der Leseverstärker-Treibertransistoren
und den SAP verbindende Verdrahtungsschicht gebildet wird.
-
Entsprechend Fig. 3 von Ausführungsform 1 ist die Anordnung
eines Leseverstärker-Transistorpaars 4 und des Leseverstärker-
Treibertransistors 5 umgekehrt. Wie es in Fig. 7 gezeigt ist,
sind der Source-Anschluss S und der Drain-Anschluss D des P-
Kanal-Leseverstärker-Treibertransistors 5, der den an die
Bitleitungen BT1 und BN1 angeschlossenen
Leseverstärker-Transistor treibt, angeschlossen. Der
Leseverstärker-Treibertransistor kann die ganze Zeit über ausgeschaltet sein. Die
Treiberfähigkeit des gesamten Leseverstärker-Treibertransistors kann
zur Reduzierung des Stromverbrauchs gesteuert werden.
-
Wie es in Fig. 8 gezeigt ist, weist die Anordnung einer
P-Kanalseite-Leseverstärkerzone einer
Halbleiter-Speichervorrichtung gemäß Ausführungsform 4 in Ausführungsform 2 einen Aufbau
auf, bei dem der Drain-Anschluss D und der Source-Anschluss S
mindestens eines von einem oder mehreren
Leseverstärker-Treibertransistoren verbunden sind.
-
Dort sind der Source-Anschluss S und der Drain-Anschluss D
eines P-Kanal-Leseverstärker-Treibertransistors 5 (der
P-Kanal-Leseverstärker-Treibertransistor 5 ist zwischen den
Bitleitungspaaren BT1, BN1 und BT2, BN2 angeordnet), der den an
die Bitleitungen BT1 und BN1 angeschlossenen Leseverstärker-
Transistor treibt, angeschlossen.
-
Der an die Bitleitungen BT1 und BN1 angeschlossene
Leseverstärker-Transistor ist nicht in Betrieb. Die Treiberfähigkeit
des gesamten Leseverstärker-Treibertransistors kann zur
Reduzierung des Stromverbrauchs gesteuert werden.
-
Die Arbeitsweise des
P-Kanal-Leseverstärker-Treibertransistors ist identisch zu der oben beschriebenen Arbeitsweise,
mit der Ausnahme, dass der Leseverstärker, der von dem
P-Kanal-Leseverstärker-Treibertransistor getrieben wird, an den
sein Source-Anschluss S und sein Drain-Anschluss D
angeschlossen sind, nicht getrieben wird.
-
Das Herstellungsverfahren ist identisch zu Ausführungsform 3.
-
Entsprechend Fig. 5 von Ausführungsform 2 ist die
Anordnungsposition des Leseverstärker-Treibertransistorpaars 5
verschoben. Wie es in Fig. 9 gezeigt ist, können der Source-Anschluss
S und der Drain-Anschluss D des
P-Kanal-Leseverstärker-Treibertransistors 5, der ein an die Bitleitung BT2 und BN2
angeschlossenes Leseverstärker-Transistorpaar 4 treibt, verbunden
sein. Die Treiberfähigkeit des gesamten
Leseverstärker-Treibertransistors kann zur Reduzierung des Stromverbrauchs
gesteuert werden.
-
Wie es in Fig. 10 gezeigt ist, weist die Anordnung einer
N-Kanalseite-Leseverstärkerzone 6 einer
Halbleiter-Speichervorrichtung gemäß Ausführungsform 5
N-Kanal-Leseverstärker-Transistoren auf, die an Bitleitungen angeschlossen sind, und N-
Kanal-Leseverstärker-Treibertransistoren 8, die die N-Kanal-
Leseverstärker-Transistoren treiben. Ein
Leseverstärker-Treibertransistor ist so angeordnet, dass er zwei Leseverstärker-
Transistoren entspricht. Ein Speicherzellenfeld 1 weist
Bitleitungen (BT1 bis BTm, BN1 bis BNm), Wortleitungen (WL1 bis
WLn), sowie Speicherzellen (nicht gezeigt) auf, die an
vorbestimmten Schnittzonen der Bitleitungen mit den Wortleitungen
angeordnet sind.
-
Die Gates G der N-Kanal-Leseverstärker-Transistoren weisen
eine U-Form auf und sind in zwei Feldern in Richtung der
Bitleitung auf einer N+-Diffusionsschichtzone LN zur Teilung der
Diffusionszone in zwei Zonen ausgebildet.
-
Die Gates G weisen eine U-Form auf und sind so ausgebildet,
dass sie die Diffusionszone in zwei Zonen teilen. Die Source-
Anschlüsse 5 können so ausgebildet sein, dass sie in der
Diffusionsschichtzone LN gemeinsam verwendet werden.
-
Von den jeweils an die komplementären Bitleitungen (BT1 bis
BTm, BN1 bis BNm) des Speicherzellenfeldes angeschlossenen N-
Kanal-Leseverstärker-Transistoren sind die Gates G des
N-Kanal-Leseverstärker-Transistors, dessen Gate G an die
Bitleitung BN1 angeschlossen ist (sein Drain-Anschluss D ist an die
Bitleitung BT1 angeschlossen), und des N-Kanal-Leseverstärker-
Transistors, dessen Gate G an die Bitleitung BT2 angeschlossen
ist (sein Drain-Anschluss D ist an die Bitleitung BN2
angeschlossen) (ein Leseverstärker-Transistorpaar 7) in einem Feld
weit entfernt von dem Speicherzellenfeld angeordnet. Die Gates
G des N-Kanal-Leseverstärker-Transistors, dessen Gate G an die
Bitleitung BN2 angeschlossen ist (sein Drain-Anschluss D ist
an die Bitleitung BT2 angeschlossen) und des
N-Kanal-Leseverstärker-Transistors, dessen Gate G an die Bitleitung BT3
angeschlossen ist (sein Drain-Anschluss D ist an die Bitleitung
BN3 angeschlossen) (das Leseverstärker-Transistorpaar 7) sind
in einem Feld in der Nähe des Speicherzellenfeldes 1
angeordnet. Auf die gleiche Art und Weise ist das Leseverstärker-
Transistorpaar 7 zur Mittellinie in Richtung der Bitleitung
der Diffusionsschichtzone LN hin versetzt.
-
Der N-Kanal-Leseverstärker-Treibertransistor 8 ist seitlich in
der Nähe des Speicherzellenfeldes 1 zwischen den
komplementären Bitleitungspaaren BT1, BN1 und BT2, BN2 angeordnet.
Darüber hinaus ist der N-Kanal-Leseverstärker-Treibertransistor 8
seitlich weit entfernt von dem Speicherzellenfeld 1 zwischen
den komplementären Bitleitungspaaren BT2, BN2 und BT3, BN3
angeordnet. Auf die gleiche Art und Weise sind die
Leseverstärker-Treibertransistoren 8 zu der Mittellinie hin in Richtung
der Bitleitung der Diffusionsschichtzone LN versetzt.
-
In dem obigen Fall ist der Source-Anschluss 5 der
individuellen N-Kanal-Leseverstärker-Transistoren so ausgebildet, dass
er in der N+-Diffusionsschichtzone LN gemeinsam verwendet
wird. Der Drain-Anschluss D der individuellen Leseverstärker-
Treibertransistoren 5 ist so ausgebildet, dass er in der N+-
Diffusionsschichtzone LN gemeinsam verwendet wird.
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In der Anordnung können die Leseverstärker-Transistoren und
die Leseverstärker-Treibertransistoren auf der gleichen
Diffusionsschichtzone LN ausgebildet werden.
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Die Größenzunahme in Richtung der Wortleitung durch Hinzufügen
der N-Kanal-Leseverstärker-Treibertransistoren 5 in Richtung
der Wortleitung kann durch die Zone des Leseverstärker-Paars
absorbiert werden. Die Leseverstärkerzone 2 kann verkleinert
werden.
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Nun wird das Herstellungsverfahren beschrieben. Die N+
-Diffusionsschichtzone wird in einem Teil der Leseverstärker-Zone
eines Siliziumsubstrats durch Dotieren einer Störstelle
gebildet. Die Gates G des Leseverstärker-Transistors und des
Leseverstärker-Treibertransistors werden gebildet. Eine
Isolierschicht wird zur Schaffung einer Durchkontaktierung auf der
Diffusionsschichtzone LN, die den Source-Anschluss S des
Leseverstärkers bildet, und auf der Diffusionsschichtzone LN, die
den Drain-Anschluss D des Leseverstärker-Treibertransistors 5bildet, gebildet. Eine erste Verdrahtungsschicht (nicht
dargestellt) wird für die Verbindung verwendet. Dies ist die SAN.
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Anschließend wird eine Zwischenschicht-Isolierschicht zur
Bildung einer Durchkontaktierung auf der den Drain-Anschluss D
bildenden Diffusionsschichtzone LN und auf dem Gate G des
Leseverstärker-Transistors ausgebildet, und zudem auf der
Diffusionsschichtzone LN, die den Source-Anschluss S bildet, und
auf dem Gate G des Leseverstärker-Transistors 8. Der
Drain-Anschluss D und das Gate G des Leseverstärker-Transistors sind
an eine zweite Verdrahtungsschicht angeschlossen, die die
komplementären Bitleitungen bildet. Der Source-Anschluss S des
Leseverstärker-Treibertransistors 8 ist an einen Stromdraht
angeschlossen. Dessen Gate G ist an eine zweite
Verdrahtungsschicht angeschlossen, die φ2 bildet.
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In der Ausführungsform 5 ist das Leseverstärker-Transistorpaar
7, dessen Gate G an die Bitleitungen BN1 und BT2 angeschlossen
ist, seitlich weit entfernt von dem Speicherzellenfeld 1
angeschlossen, und der N-Kanal-Leseverstärker-Treibertransistor 8,
der den Leseverstärker-Transistor treibt, beispielsweise der
N-Kanal-Leseverstärker-Treibertransistor 8, ist zwischen den
Bitleitungen BN1 und BT2 seitlich in der Nähe des
Speicherzellenfeldes 1 angeordnet. Wie es in Fig. 11 dargestellt ist,
kann die Anordnung des Leseverstärker-Transistorpaars 4 und
des N-Kanal-Leseverstärker-Treibertransistors 5 umgekehrt
sein.
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Wie es in Fig. 12 gezeigt ist, weist die Anordnung einer N-
Kanalseite-Leseverstärkerzone einer
Halbleiter-Speichervorrichtung gemäß Ausführungsform 6, ebenso wie in
Ausführungsform 5, N-Kanal-Leseverstärker-Transistoren auf, die an
Bitleitungen angeschlossen sind, sowie N-Kanal-Leseverstärker-
Treibertransistoren 8, die die
N-Kanal-Leseverstärker-Transistoren 4 treiben. Ein Leseverstärker-Treibertransistor ist
entsprechend zweier Leseverstärker-Transistoren angeordnet.
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Ein Speicherzellenfeld 1 weist Bitleitungen (BT1 bis BTm, BN1
bis BNm), Wortleitungen (WL1 bis WLn), und Speicherzellen
(nicht dargestellt) auf, die an vorbestimmten Schnittzonen der
Bitleitungen und den Wortleitungen angeordnet sind. Die Gates
G der N-Kanal-Leseverstärker-Transistoren weisen U-Form auf
und sind in zwei Feldern in Richtung der Bitleitung auf einer
N+-Diffusionsschichtzone LN zur Teilung der
Diffusionsschichtzone LN in zwei Zonen ausgebildet.
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Die Gates G weisen eine U-Form auf und sind so ausgebildet,
dass sie die Diffusionszone in zwei Zonen teilen. Die Source-
Anschlüsse S können so ausgebildet sein, dass sie in der
Diffusionsschichtzone LN gemeinsam verwendet werden.
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Von den jeweils an die komplementären Bitleitungen (BT1 bis
BTm, BN1 bis BNm) des Speicherzellenfeldes angeschlossenen N-
Kanal-Leseverstärker-Transistoren sind die Gates G des
N-Kanal-Leseverstärkers, dessen Gate G an die Bitleitung BT1
angeschlossen ist (sein Drain-Anschluss D ist mit der Bitleitung
BN1 verbunden) angeschlossen, und des N-Kanal-Leseverstärkers,
dessen Gate G an die Bitleitung BN1 angeschlossen ist (sein
Drain-Anschluss D ist an die Bitleitung BT1 angeschlossen),
(ein Leseverstärker-Transistorpaar 7) Seite an Seite in der
Nähe bzw. weit entfernt von dem Speicherzellenfeld in Richtung
der Bitleitung zwischen den Bitleitungen BT1 und BN1
angeordnet. Die Gates G des N-Kanal-Leseverstärkers, dessen Gate G an
die Bitleitung BT2 angeschlossen ist (sein Drain-Anschluss D
ist an die Bitleitung BN2 angeschlossen) und des
N-Kanal-Leseverstärker-Transistors, dessen Gate G an die Bitleitung BN2
angeschlossen ist (sein Drain-Anschluss D ist an die
Bitleitung BT2 angeschlossen) (das Leseverstärker-Transistorpaar 7)
Seite an Seite in der Nähe bzw. weit entfernt von dem
Speicherzellenfeld in Richtung der Bitleitung zwischen den
Bitleitungen BT2 und BN2 angeordnet. Auf die gleiche Art und Weise
ist das Leseverstärker-Transistorpaar 7 in Richtung der
Wortleitung der Diffusionsschichtzone LN angeordnet.
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Die N-Kanal-Leseverstärker-Treibertransistoren 8 sind Seite an
Seite in Richtung der Bitleitung an den Seiten in der Nähe und
weit entfernt von dem Speicherzellenfeld 1 zwischen den
komplementären Bitleitungspaaren BT1, BN1 und BT2, BN2
angeordnet. Darüber hinaus sind die
N-Kanal-Leseverstärker-Treibertransistoren 8 Seite an Seite seitlich in der Nähe und weit
entfernt von dem Speicherzellenfeld 1 in Richtung der
Bitleitung zwischen den komplementären Bitleitungspaaren BT3, BN3
und BT4, BN4 (nicht dargestellt) angeordnet. Auf die gleiche Art
und Weise sind die Leseverstärker-Treibertransistoren 8 in
Richtung der Wortleitung auf der Diffusionsschichtzone LN
angeordnet.
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In dem obigen Fall ist der Source-Anschluss S der
individuellen N-Kanal-Leseverstärker-Transistoren 7 so ausgebildet, dass
er in der N+-Diffusionsschichtzone LN gemeinsam verwendet
wird. Der Drain-Anschluss D der individuellen Leseverstärker-
Treibertransistoren 8 ist so ausgebildet, dass er in der N+-
Diffusionsschichtzone LN gemeinsam verwendet wird.
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In der Anordnung können die Leseverstärker-Transistoren und
die Leseverstärker-Treibertransistoren 8 auf der gleichen
Diffusionsschichtzone ausgebildet werden.
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Die N-Kanal-Leseverstärker-Treibertransistoren 8 sind in
Richtung der Wortleitung angeordnet. Die Größe nimmt in
Richtung der Bitleitung nicht zu.
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Die Leseverstärkerzone 2 kann verkleinert werden.
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Das Herstellungsverfahren ist identisch zu dem von
Ausführungsform 5.
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In der Ausführungsform 6 sind die Gates G des Leseverstärker-
Transistorpaars 7, dessen Gate G an die Bitleitungen BT1 und
BN1 angeschlossen ist, Seite an Seite in Richtung der
Bitleitung seitlich in der Nähe und weit entfernt von dem
Speicherzellenfeld zwischen den Bitleitungen BT1 und BN1 angeordnet,
und die Leseverstärker-Treibertransistoren 8 sind Seite an
Seite in Richtung der Bitleitung seitlich in der Nähe und weit
entfernt von dem Speicherzellenfeld 1 zwischen den
komplementären Bitleitungspaaren BT1, BN1 und BT2, BN2 angeordnet. Wie
es in Fig. 13 gezeigt ist, können die Anordnungspositionen der
Leseverstärker-Treibertransistoren 8 verschoben werden und
können Seite an Seite in Richtung der Bitleitung seitlich in
der Nähe und weit entfernt von dem Speicherzellenfeld 1
zwischen den komplementären Bitleitungspaaren BT2, BN2 und BT3,
BN3 angeordnet werden.
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Wie in Fig. 14 gezeigt weist die Anordnung der N-Kanalseiten-
Leseverstärkerzone der Halbleiter-Speichervorrichtung gemäß
Ausführungform 7 in Ausführungsform 5 einen Aufbau auf, bei
dem der Drain-Anschluss D und der Source-Anschluss S
mindestens eines von einem oder mehreren
Leseverstärker-Treibertransistoren verbunden sind.
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Es sind der Source-Anschluss S und der Drain-Anschluss D eines
N-Kanal-Leseverstärker-Treibertransistors 8, der zwischen den
Bitleitungspaaren BT1, BN1 und BT2, BN2 angeordnet ist,
angeschlossen, welcher den über sein Gate an die Bitleitungen BT1
und BN1 angeschlossenen Leseverstärker-Transistor treibt.
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Der an die Bitleitungen BT1 und BN1 angeschlossene
Leseverstärker-Transistor ist nicht in Betrieb. Die Treiberfähigkeit
des gesamten Leseverstärker-Transistors kann zur Reduzierung
des Stromverbrauchs gesteuert werden.
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Die Arbeitsweise des N-Kanal-Leseverstärker-Treibertransistors
ist identisch zu der oben beschriebenen Arbeitsweise, mit der
Ausnahme, dass der von dem
N-Kanal-Leseverstärker-Treibertransistor getriebene Leseverstärker, an den dessen
Source-Anschluss S und Drain-Anschluss D angeschlossen sind, nicht
getrieben wird.
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Entsprechend Fig. 11 von Ausführungsform 5 ist die Anordnung
eines Leseverstärker-Transistorpaars 7 und des Leseverstärker-
Treibertransistors 8 umgekehrt. Wie es in Fig. 15 gezeigt ist,
sind der Source-Anschluss S und der Drain-Anschluss D des
Leseverstärker-Treibertransistors 8, der den an die Bitleitungen
BT1 und BN1 angeschlossenen Leseverstärker-Transistor treibt,
angeschlossen. Der Leseverstärker-Treibertransistor 8 kann die
ganze Zeit über ausgeschaltet sein. Die Treiberfähigkeit des
gesamten Leseverstärker-Treibertransistors kann zur
Reduzierung des Stromverbrauchs gesteuert werden.
-
Das Herstellungsverfahren ist identisch zu dem von
Ausführungsform 6, mit der Ausnahme, dass eine den Source-Anschluss
S von mindestens einem der Leseverstärker-Treibertransistoren
und den SAN verbindende Verdrahtungsschicht gebildet wird.
-
Wie es in Fig. 16 gezeigt ist, weist die Anordnung einer
N-Kanalseite-Leseverstärkerzone einer
Halbleiter-Speichervorrichtung gemäß Ausführungsform 8 in Ausführungsform 6 einen Aufbau
auf, bei dem der Drain-Anschluss D und der Source-Anschluss S
mindestens eines von einem oder mehreren
Leseverstärker-Treibertransistoren verbunden sind.
-
Dort sind der Source-Anschluss S und der Drain-Anschluss D
eines N-Kanal-Leseverstärker-Treibertransistors 8 (der
N-Kanal-Leseverstärker-Treibertransistor 8 ist zwischen den
Bitleitungspaaren BT1, BN1 und BT2, BN2), der den Leseverstärker-
Transistor treibt, dessen Gate G an die Bitleitungen BT1 und
BN1 angeschlossen ist, verbunden.
-
Der an die Bitleitungen BT1 und BN1 angeschlossene
Leseverstärker-Transistor ist nicht in Betrieb. Die Treiberfähigkeit
des gesamten Leseverstärker-Treibertransistors kann zur
Reduzierung des Stromverbrauchs gesteuert werden.
-
Die Arbeitsweise des N-Kanal-Leseverstärker-Treibertransistors
ist identisch zu der oben beschriebenen Arbeitsweise, mit der
Ausnahme, dass der Leseverstärker, der von dem
N-Kanal-Leseverstärker-Treibertransistor getrieben wird, an den sein
Source-Anschluss S und sein Drain-Anschluss D angeschlossen
sind, nicht getrieben wird.
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Das Herstellungsverfahren ist identisch zu Ausführungsform 7.
-
Entsprechend Fig. 13 von Ausführungsform 6 sind die
Anordnungspositionen des Leseverstärker-Treibertransistorpaars 8
verschoben. Wie es in Fig. 17 gezeigt ist, können der Source-
Anschluss S und der Drain-Anschluss D des
N-Kanal-Leseverstärker-Treibertransistors 8, der ein an die Bitleitung BT2 und
BN2 angeschlossenes Leseverstärker-Transistorpaar 7 treibt,
angeschlossen sein. Der Leseverstärker-Treibertransistor kann
die ganze Zeit über ausgeschaltet sein. Die Treiberfähigkeit
des gesamten Leseverstärker-Treibertransistors kann zur
Reduzierung des Stromverbrauchs gesteuert werden.
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In den oben beschriebenen Ausführungsformen sind die
P-Kanalseite-Leseverstärkerzone und die
N-Kanalseite-Leseverstärkerzone separat beschrieben. Beide können so ausgeführt sein,
dass sie die Halbleiter-Speichervorrichtung bilden.
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In einer tatsächlichen DRAM wird basierend auf den in den oben
beschriebenen Ausführungsformen gezeigten Aufbau eine Vielzahl
von Leseverstärker-Zonen zu einer Vielzahl von
Speicherzellenfeldern gebildet.
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Die von dem hier vorliegenden Erfinder gemachte Erfindung ist
spezifisch auf der Basis der Ausführungsformen beschrieben.
Die vorliegende Erfindung ist nicht auf die obigen
Ausführungsformen beschränkt und es sind verschiedene Modifikationen
innerhalb des Schutzumfangs möglich, ohne von der Aufgabe der
Erfindung abzuweichen.
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Gemäß der Halbleiter-Speichervorrichtung der vorliegenden
Erfindung sind die Leseverstärker-Treibertransistoren auf der
gleichen Diffusionsschichtzone ausgebildet wie die
Leseverstärker-Transistoren und sind auf der Diffusionsschichtzone in
Richtung der Bitleitung und in Richtung der Wortleitung
ausgebildet, um die Größe der Leseverstärkerzone zu reduzieren.
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Obwohl die Erfindung mit Bezug auf die spezifischen
Ausführungsformen beschrieben worden ist, ist die Erfindung
keinesfalls in einem einschränkenden Sinne zu sehen. Für den
Fachmann in der Technik sind mit Bezug auf die Beschreibung der
Erfindung verschiedene Modifikationen der offenbarten
Ausführungformen offensichtlich. Es ist daher beabsichtigt, dass die
anliegenden Ansprüche jegliche Modifikationen oder
Ausführungsformen, die in den wahren Schutzumfang der Erfindung
fallen, abdecken.