DE112019003182T5 - Schaltung und layout für resistive direktzugriffsspeicherarrays - Google Patents

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Abstract

Ein ReRAM-Speicherarray schließt Reihen und Spalten von ReRAM-Zellen ein. Jede ReRAM-Zelle in einer Reihe und Spalte des Arrays schließt eine ReRAM-Vorrichtung mit einem Ionenquellenende ein, das mit einer Vorspannungsleitung gekoppelt ist, die der Reihe des Arrays zugeordnet ist, die die ReRAM-Vorrichtung enthält. Ein erster Transistor ist zwischen das Festelektrolytende der ReRAM-Vorrichtung und eine Bitleitung gekoppelt, die der Spalte des Arrays zugeordnet ist, die die ReRAM-Zelle enthält. Der erste Transistor weist ein Gate auf, das mit einer ersten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält. Ein zweiter Transistor ist zwischen dem Festelektrolytende der ReRAM-Vorrichtung und der Bitleitung gekoppelt, die der Spalte des Arrays zugeordnet ist, die die ReRAM-Zelle enthält. Der zweite Transistor weist ein Gate auf, das mit einer zweiten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Erfindung betrifft die Technologie integrierter Schaltungen und die Technologie resistiver Direktzugriffsspeicher (ReRAM). Genauer betrifft die vorliegende Erfindung Layouts für integrierte Schaltungen für adressierbare Arrays von ReRAM-Speicherzellen, die Transistorvorrichtungen mit kleiner Geometrie, wie beispielsweise FinFET-Transistorvorrichtungen, verwenden. ReRAM-Speicherzellen werden als Konfigurationsspeicher für anwenderprogrammierbare integrierte Schaltungen verwendet, indem ein Schalttransistor, der eine programmierbare Schaltung konfiguriert, angesteuert wird. ReRAM-Speicherzellen werden auch als Direktzugriffsspeicher (RAM) in integrierten Schaltungen verwendet. Die vorliegende Erfindung betrifft ReRAM-Speicherzellen, die in integrierten Schaltungen als Direktzugriffsspeicher-Zellen (RAM-Zellen) verwendet werden, die adressiert und mit Leseverstärkern gekoppelt werden müssen, um die darin enthaltenen Daten zu lesen.
  • Da Transistorvorrichtungen mit kleiner Geometrie, wie beispielsweise FinFET-Transistoren, die zum Programmieren und Löschen von ReRAM-Vorrichtungen erforderlichen Spannungen nicht individuell unterstützen können, wurden zwei FinFET-Transistoren in Reihe in adressierbaren ReRAM-Speicherzellen platziert.
  • Unter Bezugnahme zunächst auf 1, 2A und 2B wird jeweils eine Schemazeichnung eines Abschnitts 10 eines ReRAM-Speicherarrays nach dem Stand der Technik, eine Draufsicht auf ein Layout eines Abschnitts des in 1 dargestellten Speicherarrays 10 bzw. eine Querschnittsansicht des Layouts des in 2A gezeigten Abschnitts des Speicherarrays durch die Linien 2B-2B dargestellt. In 1 enthält ein Abschnitt 10 eines bekannten ReRAM-Speicherarrays sechs ReRAM-Speicherzellen (jeweils in gestrichelten Linien bei den Bezugszeichen 12a bis 12f angegeben). Die ReRAM-Speicherzellen 12a, 12b und 12c befinden sich in einer ersten Spalte des Arrays und die ReRAM-Speicherzellen 12d, 12e und 12f befinden sich in einer zweiten Spalte des Arrays. Der Durchschnittsfachmann wird beobachten, dass das Layout der Speicherzellen 12a bis 12f eine Spiegelkonfiguration ist. So spiegeln sich in der ersten Spalte des Arrays die Speicherzellen 12a und 12b wie die Speicherzellen 12b und 12c. Eine ähnliche Spiegelung liegt in der zweiten Spalte des Arrays vor.
  • Jede Speicherzelle 12a bis 12f schließt eine ReRAM-Vorrichtung und zwei in Reihe verbundene Transistorvorrichtungen ein. Diese Schaltungselemente werden mit den Buchstaben-Suffixen bezeichnet, die den Speicherzellen entsprechen, in denen sie angeordnet sind. Als Beispiel schließt die ReRAM-Speicherzelle 12a die ReRAM-Vorrichtung 14a und zwei n-Kanal-FinFET-Transistorvorrichtungen 16a und 18a ein, die alle in Reihe zwischen einem ersten gemeinsamen Vorspannungsknoten 20-1 und einer ersten Bitleitung BLO mit dem Bezugszeichen 22-1 verbunden sind, das einer ersten Spalte des Abschnitts 10 des Arrays zugeordnet ist. Die Konvention, die hierin in dem Zeichnungssymbol der ReRAM-Vorrichtungen verwendet wird, besteht darin, dass das breitere Ende der ReRAM-Vorrichtung die Ionenquellenseite der Vorrichtung ist und das schmalere Ende die Gegenelektrode ist, die von der Ionenquelle durch eine Festelektrolytschicht getrennt ist. Um eine ReRAM-Vorrichtung zu programmieren, d. h. auf einen niedrigeren Widerstand einzustellen, wird eine Programmierspannung angelegt, wobei das positivste Potential an das breitere Ende der ReRAM-Vorrichtung angelegt wird. Um eine ReRAM-Vorrichtung zu löschen, d. h. auf einen hohen Widerstand einzustellen, wird eine Programmierspannung angelegt, wobei das positivste Potential an das schmalere Ende der ReRAM-Vorrichtung angelegt wird.
  • Die ReRAM Speicherzelle 12b schließt die ReRAM-Vorrichtung 14b und zwei n-Kanal-FinFET-Transistorvorrichtungen 16b und 18b ein, die alle zwischen einem zweiten gemeinsamen Vorspannungsknoten 20-2 und der ersten Bitleitung 22-1 in Reihe verbunden sind. Die ReRAM Speicherzelle 12c schließt die ReRAM-Vorrichtung 14c und zwei n-Kanal-FinFET-Transistorvorrichtungen 16c und 18c ein, die alle zwischen dem zweiten gemeinsamen Vorspannungsknoten 20-2 und der ersten Bitleitung 22-1 in Reihe verbunden sind. Die ReRAM-Zellen 12d, 12e und 12f sind ähnlich verbunden, außer dass sie zwischen den gemeinsamen Vorspannungsknoten 20-1 bzw. 20-2 und einer zweiten Bitleitung 22-2 verbunden sind, die einer zweiten Spalte des Abschnitts 10 des Arrays zugeordnet ist.
  • Die Gates der beiden FinFET-Transistoren in jeder Reihe des Arrays sind gemeinsam mit einer Wortleitung verbunden. So sind die FinFET-Transistoren 16a und 18a und 16d und 18d bei Bezugszeichen 24 zu einer Wortleitung WL0 miteinander verbunden. Die Wortleitung 24 ist in zwei Teilabschnitten gezeigt, von denen jeder eine Gate-Leitung darstellt, die beispielsweise aus einem Metall oder Metallsilizid gebildet ist, die über die Länge der Reihe in dem Array verläuft, das die ReRAM-Speicherzellen 12a und 12d enthält. Diese Gate-Leitungen werden durch Stichverbindung zusammengehalten, wie durch die Verbindung 26 dargestellt. In ähnlicher Weise sind die Gates der FinFET-Transistoren 16b und 18b und 16e und 18e mit den Wortleitungen WL1 bei dem Bezugszeichen 28 miteinander verbunden. Diese Gate-Leitungen werden durch Stichverbindung zusammengehalten, wie durch die Verbindung 30 dargestellt. Die Gates der FinFET-Transistoren 16c und 18c und 16f und 18f sind mit den Wortleitungen WL2 bei Bezugszeichen 32 miteinander verbunden. Diese Gate-Leitungen werden durch Stichverbindung zusammengehalten, wie durch die Verbindung 34 dargestellt.
  • Bezug nehmend nun sowohl auf 2A als auch 2B zeigen die Diagramme ein typisches Layout 40 für eine Implementierung in einer integrierten Schaltung von ReRAM-Speicherzellen wie denen von 1A. Der Abschnitt des ReRAM-Arrays, der in 2A und 2B veranschaulicht ist, ist innerhalb der gestrichelten Linien 36 von 1 dargestellt. Dementsprechend wird der Durchschnittsfachmann bemerken, dass das in 2A und 2B veranschaulichte Layout nicht die in 1 veranschaulichten ReRAM-Zellen 12c und 12f einschließt. Wo Elemente von 1 in 2A und 2B veranschaulicht sind, werden sie mit den gleichen Bezugszeichen bezeichnet, die für diese Elemente in 1 verwendet werden.
  • Eine erste Gruppe von Rippen 42, die der Einfachheit halber in 2A als Diffusion dargestellt ist, bildet die Source, Drains und Kanäle für die FinFET-Transistoren 16a, 18a, 16b und 18b der ersten Spalte des Arrays, und eine zweite Gruppe von Rippen 44 bildet die Source, Drains und Kanäle für die FinFET-Transistoren 16d, 18d, 16e und 18e in der zweiten Spalte des Arrays. Gestrichelte Linien, die bei den Bezugszeichen 12a, 12b, 12d und 12e in 2A angegeben sind, zeigen die Positionen der ReRAM-Speicherzellen 12a, 12b, 12d und 12e von 1.
  • Die Gate-Elektrodenleitung 46 bildet die Gates für die FinFET-Transistoren 16a und 16d und dient als Wortleitung WL0. Die Gate-Leitung 48 bildet die Gates für die FinFET-Transistoren 18a und 18d und dient auch als Wortleitung WL0 (wie in 1 und 2A durch die Verbindung 26 gezeigt). Die Gate-Elektrodenleitung 50 bildet die Gates für die FinFET-Transistoren 16b und 16e und dient als Wortleitung WL1. Die Gate-Elektrodenleitung 52 bildet die Gates für die FinFET-Transistoren 18b und 18e und dient auch als Wortleitung WL1 (wie in 1 und 2A durch die Verbindung 30 gezeigt). Die Gate-Elektrodenleitungen 46, 48, 50 und 52 sind aus Metall gebildet, wie es in der FinFET-Fabrikationstechnik bekannt ist.
  • Die FinFET-Technologie erfordert eine Dummy-Gate-Elektrode, um die Enden eines Diffusionsbereichs abzuschließen, um ihn von angrenzenden Diffusionsbereichen zu isolieren. Die Dummy-Gate-Elektroden werden gleichzeitig und in gleicher Weise wie die Gate-Elektrodenleitungen 46, 48, 50 und 52 gebildet und werden als Dummy-Gate-Elektroden bezeichnet, da unter ihnen keine Transistoren gebildet werden. Die Dummy-Gate-Elektrodenleitung 54 stellt eine Isolierung zwischen den ReRAM-Vorrichtungen 14a, 14d und den ReRAM-Vorrichtungen (nicht abgebildet), die über der Dummy-Gate-Elektrodenleitung 54 angeordnet sind, dar. In ähnlicher Weise stellt die Dummy-Gate-Elektrodenleitung 56 eine Isolierung zwischen den ReRAM-Vorrichtungen 14b, 14e und den ReRAM-Vorrichtungen (nicht abgebildet), die über der Dummy-Gate-Elektrodenleitung 56 angeordnet sind, dar.
  • Die Bezugszeichen 58 in 2B geben die Gate-Dielektrikumschichten unter den Gate-Elektrodenleitungen 46, 48, 50, 54 und 56 an. Die Kontakte 60 und 62 verbinden die Gate-Elektrodenleitungen 46 und 48 mit einem Segment 64 der Metallebene 0 (M0) (in 1 als Stichverbindung 26 bezeichnet), das die Gates der FinFETs 16a und 18a miteinander verbindet. Die Kontakte 66 und 68 verbinden die Gate-Leitungen 50 und 52 mit einem MO-Segment 70 (in 1 als Stichverbindung 30 bezeichnet), das die Gates der FinFETs 16b und 18b miteinander verbindet.
  • Das Segment 72-1 der Metallebene 0 (M0) ist mit der Gruppe von Rippen 42 durch den Kontakt 74 verbunden, der in 2B gezeigt ist. Der Kontakt 76 verbindet das MO-Segment 72-1 mit einem Segment 78 der Metallebene 1 (M1). Der Kontakt 80 verbindet das M1-Segment 78 mit einem Segment 82 der Metallebene 2 (M2). Der in den beiden 2A und 2B dargestellte Kontakt 84 verbindet das M2-Segment 82 mit einem Segment 86 der Metallebene 3 (M3), das als Bitleitung 22-1 in 1 dient. Die Metallsegmente 78 und 82 und die Kontakte 76 und 80 sind in 2A nicht dargestellt, um eine Überkomplizierung der Zeichnung zu vermeiden.
  • Das Segment 88 der Metallschicht 2 dient als erster gemeinsamer Vorspannungsknoten 20-1 in 1. Ein Kontakt 90-1 verbindet das M2-Segment 88 mit dem ReRAM 14a von 1, das in 2A und auch in 2B als eine Ionenquellenschicht 92 und eine Festelektrolytschicht 94 einschließend dargestellt ist. Fachleute werden erkennen, dass die ReRAM-Vorrichtungen bekannt sind und komplizierter als in 2B gezeigt sind. Wie in 2B gezeigt, ist die ReRAM-Vorrichtung 14a mit dem FinFET-Transistor 16a durch den Kontakt 96 mit dem M1-Schichtsegment 98, dem Kontakt 100 mit dem MO-Segment 102-1 und dem Kontakt 104 verbunden.
  • Das Segment 106 der Metallschicht 2 dient als der zweite gemeinsame Vorspannungsknoten 20-2 in 1. Ein Kontakt 90-2 verbindet das M2-Segment 106 mit dem ReRAM 14b von 1, das in 2A und auch in 2B als eine Ionenquellenschicht 108 und eine Festelektrolytschicht 110 einschließend dargestellt ist. Fachleute werden erkennen, dass die ReRAM-Vorrichtungen bekannt sind und komplizierter als in 2B gezeigt sind. Wie in 2B gezeigt, ist die ReRAM-Vorrichtung 14b mit dem FinFET-Transistor 16b durch den Kontakt 112 mit dem M1-Schichtsegment 114, den Kontakt 116 mit dem MO-Segment 102-2 und den Kontakt 118 verbunden.
  • Um die ReRAM-Vorrichtung 14a in der Speicherzelle 12a in 1 zu programmieren, wird eine positive Spannung an die Wortleitung WL0 24 angelegt, um die Transistoren 16a und 18a einzuschalten, und eine Spannung wird zwischen der Vorspannungsleitung 20-1 und der Bitleitung 0 22-1 angelegt, wobei das positivere Potential an die Vorspannungsleitung 20-1 angelegt wird. Um die ReRAM-Vorrichtung 14a in der Speicherzelle 12a in 1 zu löschen, wird eine positive Spannung an die Wortleitung WL0 24 angelegt, um die Transistoren 16a und 18a einzuschalten, und eine Spannung wird zwischen die Vorspannungsleitung 20-1 und die Bitleitung 0 22-1 angelegt, wobei das positivere Potential an die Bitleitung 0 22-1 angelegt wird. Um das Programmieren/Löschen der ReRAM-Vorrichtungen 14b und 14c in den Speicherzellen 12b und 12c zu verhindern, werden die Wortleitungen WL1 28 und WL2 32 ausgeschaltet. Um das Programmieren/Löschen der ReRAM-Vorrichtungen 14d, 14e und 14f in den Speicherzellen 12d, 12e und 12f zu verhindern, wird die Spannung an die Bitleitung 1 22-2 auf die gleiche Spannung wie die Vorspannungsleitung 0 20-1 eingestellt.
  • Unter den Vorspannungsbedingungen, die zum Programmieren einer ReRAM-Speicherzelle vorliegen (zum Beispiel der Speicherzelle 12a), befinden sich die Transistoren 16a und 18a in Common Source-Konfiguration, die eine Strombegrenzung bereitstellt. Da außerdem beide Transistoren 16a und 18a leitend sind, liegt die Spannung an ihnen nahe Null, was zu keiner oder nur einer geringen Belastung dieser Transistoren führt. In Rückwärtsrichtung zum Löschen einer ReRAM-Vorrichtung (zum Beispiel der Speicherzelle 12a) gibt es keine Strombegrenzung, da keiner der FinFET-Transistoren der ausgewählten ReRAM-Zelle mit Masse verbunden ist (d. h., in Common Source-Konfiguration) und der sich ändernde Widerstand der ReRAM-Vorrichtung 14a eine Source-Vorspannung auf die Transistoren 16a und 18a anlegt, wodurch deren Stromtragfähigkeiten reduziert werden. Außerdem liegt an den Transistoren 16a und 18a eine höhere Spannung an als beim Programmieren, was eine höhere Anzahl von FinFET-Transistoren erfordert, um die Spannung zu unterstützen. Diese Anforderung schränkt die Minimierung der Fläche von ReRAM-Speicherzellen ein.
  • Außerdem erfordern ReRAM-Speicherzellen Programmier- und Löschströme von etwa 100 µA oder mehr. Um einen solchen Strom bereitzustellen, müssen die Programmier- und Löschpfade eine Impedanz aufweisen, die ausreichend niedrig ist, um zu ermöglichen, dass Programmier- und Löschströme dieser Größe fließen. Mit abnehmender Vorrichtungsgröße werden die verwendeten Transistoren kleiner und es werden schwächere und breitere Metallleitungen benötigt, um die erforderlichen Programmierpotentiale zuzuführen. Außerdem erfordern, wie vorstehend in Bezug auf 2A angemerkt, ReRAM-Speicherarrays nach dem Stand der Technik, die ReRAM-Speicherzellen verwenden, die unter Verwendung von Tiefsubmikronleitungen (d. h. FinFET-Transistorvorrichtungen) hergestellt werden, quantisierte Layoutregeln, die zusätzliche Dummy-Gate-Leitungen (z. B. die Dummy-Gate-Leitungen 54 und 56 in 2 A) verwenden, um Diffusionsbereiche zwischen Zellen abzuschließen.
  • KURZDARSTELLUNG
  • Gemäß einem Aspekt der vorliegenden Erfindung schließt ein ReRAM-Speicherarray Reihen und Spalten von ReRAM-Zellen ein. Jede ReRAM-Zelle in einer Reihe und Spalte von ReRAM-Zellen schließt eine ReRAM-Vorrichtung mit einem Ionenquellenende und einem Festelektrolytende ein, wobei das Ionenquellenende mit einer Vorspannungsleitung gekoppelt ist, die der Reihe des Arrays zugeordnet ist, die die ReRAM-Vorrichtung enthält, einen ersten Transistor, der zwischen dem Festelektrolytende der ReRAM-Vorrichtung und einer Bitleitung gekoppelt ist, die der Spalte des Arrays zugeordnet ist, die die ReRAM-Zelle enthält, wobei der erste Transistor ein Gate aufweist, das mit einer ersten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält, und einen zweiten Transistor, der zwischen dem Festelektrolytende der ReRAM-Vorrichtung und der Bitleitung gekoppelt ist, die der Spalte des Arrays zugeordnet ist, die die ReRAM-Zelle enthält, wobei der zweite Transistor ein Gate aufweist, das mit einer zweiten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Layout für ein ReRAM-Speicherarray mit Reihen und Spalten von ReRAM-Zellen vorgestellt. Für jede Spalte des Arrays ist in einem Halbleitersubstrat eine Gruppe von Rippen gebildet, die in einer ersten Richtung verlaufen. Für jede Spalte des Arrays ist eine Bitleitung in Form einer in der ersten Richtung verlaufenden Metallverbindungsleitung gebildet. Für jede Reihe in dem Array sind erste und zweite beabstandete Wortleitungen gebildet, die in einer zweiten Richtung senkrecht zu der ersten Richtung verlaufen. Die erste Wortleitung verläuft über und ist elektrisch isoliert von jeder Gruppe von Rippen und bildet Gates für einen ersten Transistor in ReRAM-Speicherzellen in einer Reihe des Arrays. Die zweite Wortleitung verläuft über und ist elektrisch isoliert von jeder Gruppe von Rippen und bildet Gates für zweite Transistoren in ReRAM-Speicherzellen in der Reihe des Arrays. Für jede Reihe des Arrays ist eine Vorspannungsleitung in Form einer in der zweiten Richtung verlaufenden Metallverbindungsleitung vorhanden. Es ist eine Vielzahl von ReRAM-Speicherzellen gebildet, wobei jede ReRAM-Speicherzelle an einem Schnittpunkt einer Reihe und einer Spalte des Arrays angeordnet ist, wobei jede Speicherzelle eine ReRAM-Vorrichtung enthält, die über der Gruppe von Rippen zwischen der ersten und der zweiten Wortleitung mit einem Festelektrolytende und einem Ionenquellenende gebildet ist, wobei das Festelektrolytende jeder ReRAM-Vorrichtung mit einem Bereich der Gruppe von Rippen für die Spalte des Arrays, das die Speicherzelle enthält, an einer Stelle zwischen der ersten und der zweiten Wortleitung für die Reihe, die die Speicherzelle enthält, elektrisch verbunden ist, wobei das Ionenquellenende jeder ReRAM-Vorrichtung mit der Vorspannungsleitung für die Reihe, die Speicherzelle enthält, elektrisch verbunden ist. Der Bereich der Gruppe von Rippen, der elektrisch mit dem Festelektrolytende jeder ReRAM-Vorrichtung verbunden ist, bildet gemeinsame Drains für den ersten und den zweiten Transistor in der ReRAM-Zelle. Bereiche der Gruppe von Rippen außerhalb des Paars beabstandeter Wortleitungen bilden separate Source-Bereiche für den ersten und den zweiten Transistor in der ReRAM-Zelle und sind mit der Vorspannungsleitung für die Reihe, die die ReRAM-Speicherzellen enthält, elektrisch verbunden.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung, mit Ausnahme von Endbereichen der Gruppe von Rippen, der Bereiche der Gruppe von Rippen außerhalb des Paars beabstandeter Wortleitungen, und bilden auch einen gemeinsamen Source-Bereich für einen von einem ersten und einem zweiten Transistor in einer anderen Speicherzelle in der Spalte, die die ReRAM-Speicherzelle enthält, angrenzend an die Speicherzellen.
  • Figurenliste
  • Die Erfindung wird im Folgenden unter Bezugnahme auf Ausführungsformen und die Zeichnung ausführlicher erläutert, bei denen:
    • 1 eine Schemazeichnung eines Abschnitts eines ReRAM-Speicherarrays nach dem Stand der Technik ist;
    • 2A eine Draufsicht eines Layouts des in 1 gezeigten Abschnitts des Speicherarrays ist;
    • 2B eine Querschnittsansicht des Layouts des in 2A gezeigten Abschnitts des Speicherarrays durch die Linien 2B-2B ist;
    • 3 eine Schemazeichnung eines Abschnitts eines ReRAM-Speicherarrays gemäß einem Aspekt der vorliegenden Erfindung ist;
    • 4A eine Draufsicht eines Layouts des in 3 gezeigten Abschnitts des Speicherarrays ist;
    • 4B eine Querschnittsansicht des Layouts des in 4A gezeigten Abschnitts des Speicherarrays durch die Linien 4B-4B ist; und
    • 5 ein Blockdiagramm ist, das ein typisches ReRAM-Speicherarray und zugehörige Lese-, Schreib -und Löschsteuerschaltungen gemäß einem Aspekt der vorliegenden Erfindung zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Fachleute werden erkennen, dass die folgende Beschreibung der vorliegenden Erfindung nur der Veranschaulichung dient und in keinerlei Weise einschränkend zu verstehen ist. Andere Ausführungsformen der Erfindung werden für diese Fachleute ohne Weiteres offensichtlich sein.
  • Nun Bezug nehmend auf 3 zeigt eine Schemazeichnung einen Abschnitt 120 eines ReRAM-Speicherarrays gemäß einem Aspekt der vorliegenden Erfindung. Verschiedene Schaltungselemente in der Ausführungsform von 3 entsprechen Schaltungselementen in dem Array nach dem Stand der Technik von 1 und werden unter Verwendung der gleichen Bezugszeichen, die verwendet werden, um diese Schaltungselemente in 1 zu identifizieren, bezeichnet. Jede Speicherzelle schließt eine ReRAM-Vorrichtung und eine erste und eine zweite FinFET-Transistorvorrichtung ein. Diese Schaltungselemente werden mit den Buchstaben-Suffixen bezeichnet, die den Speicherzellen entsprechen, in denen sie angeordnet sind. Als Beispiel schließt die ReRAM-Speicherzelle 12a die ReRAM-Vorrichtung 14a und eine erste n-Kanal-FinFET-Transistorvorrichtung 16a und eine zweite n-Kanal-FinFET-Transistorvorrichtung 18a ein.
  • In 3 schließt der Abschnitt 120 eines ReRAM-Speicherarrays gemäß dieser veranschaulichenden Ausführungsform der Erfindung zwölf ReRAM-Speicherzellen ein (jeweils in gestrichelten Linien bei den Bezugszeichen 12a bis 121 angegeben). Die ReRAM Speicherzellen 12a, 12b und 12c befinden sich in einer ersten Spalte des Arrays, die ReRAM Speicherzellen 12d, 12e und 12f befinden sich in einer zweiten Spalte des Arrays, die ReRAM Speicherzellen 12g, 12h und 12i befinden sich in einer dritten Spalte des Arrays und die ReRAM Speicherzellen 12j, 12k und 121 befinden sich in einer vierten Spalte des Arrays.
  • In der veranschaulichenden Ausführungsform von 3 sind die ReRAM-Vorrichtungen in jeder Reihe des Arrays mit ihren Ionenquellenenden mit einer Vorspannungsleitung gekoppelt, die der jeweiligen Reihe des Arrays zugeordnet ist. Die Ionenquellenenden der ReRAM-Vorrichtungen 14a, 14d, 14g und 14j in der ersten Reihe des Array-Abschnitts sind mit einer ersten Vorspannungsleitung BIAS 0 122 verbunden. Die Ionenquellenenden der ReRAM-Vorrichtungen 14b, 14e, 14h und 14k in der zweiten Reihe des Array-Abschnitts sind mit einer zweiten Vorspannungsleitung BIAS 1 124 verbunden. Die Ionenquellenenden der ReRAM-Vorrichtungen 14c, 14f, 14i und 141 in der dritten Reihe des Array-Abschnitts sind mit einer dritten Vorspannungsleitung BIAS 2 126 verbunden.
  • In jeder Speicherzelle in dem Array sind die Drains des ersten und des zweiten FinFET-Transistors zusammen mit den Festelektrolytenden der ReRAM-Vorrichtung verbunden. Die Sources des ersten und des zweiten FinFET-Transistors in jeder Speicherzelle sind zusammen mit einer Bitleitung verbunden, die der Spalte des Arrays zugeordnet ist, in der sich die Speicherzelle befindet. Die Gates aller ersten FinFET-Transistoren in einer Reihe sind mit einer ersten Wortleitung verbunden, die dieser Reihe zugeordnet ist, und die Gates aller zweiten FinFET-Transistoren in einer Reihe sind mit einer zweiten Wortleitung verbunden, die dieser Reihe zugeordnet ist.
  • In der ersten Spalte der ersten Reihe des Abschnitts des Arrays 120, der in 3 dargestellt ist, sind die beiden FinFET-Transistoren 16a und 18a zwischen dem Festelektrolytende der ReRAM-Vorrichtung 14a und einer ersten Bitleitung (BL0) 128 verbunden, die der ersten Spalte des Abschnitts 120 des Arrays zugeordnet ist. In der zweiten Spalte der ersten Reihe des Abschnitts 120 des Arrays 120, der in 3 dargestellt ist, sind beide FinFET-Transistoren 16d und 18d zwischen dem Festelektrolytende der ReRAM-Vorrichtung 14d und einer zweiten Bitleitung (BL1) 130 verbunden, die der zweiten Spalte des Abschnitts 120 des Arrays zugeordnet ist. In der dritten Spalte der ersten Reihe des Abschnitts des Arrays 120, der in 3 dargestellt ist, sind beide FinFET-Transistoren 16g und 18g zwischen dem Festelektrolytende der ReRAM-Vorrichtung 14g und einer dritten Bitleitung (BL2) 132 verbunden, die der dritten Spalte des Abschnitts 120 des Arrays zugeordnet ist. In der vierten Spalte der ersten Reihe des Abschnitts des Arrays 120, der in 3 dargestellt ist, sind beide FinFET-Transistoren 16j und 18j zwischen dem Festelektrolytende der ReRAM-Vorrichtung 14j und einer vierten Bitleitung (BL3) 134 verbunden, die der vierten Spalte des Abschnitts 120 des Arrays zugeordnet ist.
  • Die Gates der ersten FinFET-Transistoren 16a, 16d, 16g und 16j sind mit einer Wortleitung WL0 136 verbunden. Die Gates der zweiten FinFET-Transistoren 18a, 18d, 18g und 18j sind mit einer Wortleitung WL0A 138 verbunden. In der zweiten Reihe des Arrays sind die Gates der ersten FinFET-Transistoren 16b, 16e, 16h und 16k mit einer Wortleitung WL1 140 verbunden. Die Gates der zweiten FinFET-Transistoren 18b, 18e, 18h und 18k sind mit einer Wortleitung WL1A 142 verbunden. In der dritten Reihe des Arrays sind die Gates der ersten FinFET-Transistoren 16c, 16f, 16i und 161 mit einer Wortleitung WL2 144 verbunden. Die Gates der zweiten FinFET-Transistoren 18c, 18f, 18i und 181 sind mit einer Wortleitung WL2A 146 verbunden.
  • In 4A und 4B zeigen eine Draufsicht bzw. eine Querschnittsansicht ein veranschaulichendes Layout des Abschnitts 120 des in 3 gezeigten Speicherarrays. 4B ist eine Querschnittsansicht des Layouts des in 4A gezeigten Abschnitts des Speicherarrays durch die Linien 4B-4B. Einige der Schaltungselemente in der Ausführungsform von 4A und 4B entsprechen Schaltungselementen im Array nach dem Stand der Technik von 2A und 2B und werden unter Verwendung derselben Bezugszeichen bezeichnet, die verwendet werden, um diese Schaltungselemente in 2A und 2B zu identifizieren. Alle Spalten des Arrayabschnitts 120 sind identisch, und nur die erste Spalte wird ausführlich beschrieben.
  • Nur ein Abschnitt der ReRAM-Speicherzellen 12a, 12d, 12g und 12j ist in 4A und 4B gezeigt. Das Ionenquellenende 148 der ReRAM-Vorrichtung 14a ist durch einen Kontakt 152 mit einem Segment 150 der Metallebene 2 (M2), das als Vorspannungs-0-Leitung 122 fungiert, verbunden. Das Festelektrolytende 154 der ReRAM-Vorrichtung 14a ist durch einen Kontakt 158 mit einem Segment 156 der Metallebene 1 (M1) verbunden. Das Segment 156 der Metallebene 1 (M1) ist durch einen Kontakt 162 mit einem Segment 160 der Metallebene 0 (M0) verbunden. Das Segment 160 der Metallebene 0 (M0) ist durch einen Kontakt 166 mit dem Abschnitt der Rippe 164a verbunden, der die Drains sowohl des FinFET-Transistors 18a als auch des FinFET-Transistors 16a bildet.
  • Das Ionenquellenende 168 der ReRAM-Vorrichtung 14b ist durch einen Kontakt 172 mit einem Segment 170 der Metallebene 2 (M2), das als Vorspannungs-1-Leitung 124 fungiert, verbunden. Das Festelektrolytende 174 der ReRAM-Vorrichtung 14a ist durch einen Kontakt 178 mit einem Segment 176 der Metallebene 1 (M1) verbunden. Das Segment 176 der Metallebene 1 (M1) ist durch einen Kontakt 182 mit einem Segment 180 der Metallebene 0 (M0) verbunden. Das Segment 180 der Metallebene 0 (M0) ist durch einen Kontakt 184 mit dem Abschnitt der Gruppe von Rippen 164c verbunden, der den Drain des FinFET-Transistors 16b und des FinFET-Transistors 18b bildet.
  • Die Sources der FinFET-Transistoren 16b und 18a werden durch den Abschnitt der Gruppe von Rippen 164b gebildet, die durch einen Kontakt 188 mit einem Segment 186 der Metallebene 0 (M0) verbunden sind. Das Segment 186 der Metallebene 0 (M0) ist durch einen Kontakt 192 mit einem Segment 190 der Metallebene 1 (M1) verbunden. Das Segment 190 der Metallebene 1 (M1) ist durch einen Kontakt 196 mit einem Segment 194 der Metallebene 2 (M2) verbunden. Das Segment 194 der Metallebene 2 (M2) ist durch einen Kontakt 200 mit dem Metall-3-Segment 198 verbunden, das die Bitleitung BL0 128 bildet. Die Gate-Elektrode 138 ist das Gate des FinFET-Transistors 18a und ist auch die Wortleitung WL0A. Die Gate-Elektrode 140 ist das Gate des FinFET-Transistors 16b und ist auch die Wortleitung WL1.
  • Das Ionenquellenende 202 der ReRAM-Vorrichtung 14c ist durch einen Kontakt 206 mit einem Segment 204r Metallebene 2 (M2) verbunden, das als Vorspannungs-2-Leitung 126 fungiert. Das Festelektrolytende 208 der ReRAM-Vorrichtung 14a ist durch einen Kontakt 212 mit einem Segment 210 der Metallebene 1 (M1) verbunden. Das Segment 210 der Metallebene 1 (M1) ist durch einen Kontakt 216 mit einem Segment 214 der Metallebene 0 (M0) verbunden. Das Segment 214 der Metallebene 0 (M0) ist durch einen Kontakt 218 mit dem Abschnitt der Gruppe von Rippen 164e verbunden, der die Drains sowohl des FinFET-Transistors 16c als auch des FinFET-Transistors 18c bildet.
  • Die Sources der FinFET-Transistoren 16c und 18b werden durch den Abschnitt der Gruppe von Rippen 164d gebildet und sind durch einen Kontakt 222 mit einem Segment 220 der Metallebene 0 (M0) verbunden. Das Segment 220 der Metallebene 0 (M0) ist durch einen Kontakt 226 mit einem Segment 224 der Metallebene 1 (M1) verbunden. Das Segment 224 der Metallebene 1 (M1) ist durch einen Kontakt 230 mit einem Segment 228 der Metallebene 2 (M2) verbunden. Das Segment 228 der Metallebene 2 (M2) ist durch einen Kontakt 232 mit dem Metall-3-Segment 198 verbunden, das die Bitleitung BL0 128 bildet. Die Gate-Elektrode 142 ist das Gate des FinFET-Transistors 18b und ist auch die Wortleitung WL1A. Die Gate-Elektrode 144 ist das Gate des FinFET-Transistors 16c und ist auch die Wortleitung WL2.
  • Die Sources der FinFET-Transistoren 16d und 18c, die durch den Abschnitt der Gruppe von Rippen 164f gebildet werden, sind durch einen Kontakt 236 mit einem Segment 234 der Metallebene 0 (M0) verbunden. Das Segment 234 der Metallebene 0 (M0) ist durch einen Kontakt 240 mit einem Segment 238 der Metallebene 1 (M1) verbunden. Das Segment 238 der Metallebene 1 (M1) ist durch einen Kontakt 244 mit einem Segment 242 der Metallebene 2 (M2) verbunden. Das Segment 242 der Metallebene 2 (M2) ist durch einen Kontakt 246 mit dem Metall-3-Segment 198 verbunden, das die Bitleitung BL0 128 bildet. Die Gate-Elektrode 146 ist das Gate des FinFET-Transistors 18c und ist auch die Wortleitung WL2A.
  • Wie zuvor angemerkt, sind die Wortleitungspaare WL0 und WL0A, WL1 und WL1A, und WL2 und WL2A miteinander verbunden. Diese Verbindungen sind in 4A dargestellt. Ein Metallsegment 256 ist mit der Wortleitung WL0A 138 durch den Kontakt 258 verbunden und stellt die Verbindung mit der Wortleitung WL0 her (nicht in 4A gezeigt). Ein Metallsegment 260 ist mit der Wortleitung WL1 140 durch den Kontakt 262 verbunden und stellt die Verbindung mit der Wortleitung WL1A 142 durch den Kontakt 264 her. Ein Metallsegment 266 ist mit der Wortleitung WL2 144 durch den Kontakt 268 verbunden und stellt die Verbindung mit der Wortleitung WL2A 146 durch den Kontakt 270 her.
  • Wie in 4A zu sehen ist, sind drei zusätzliche Spalten von Speicherzellen gezeigt, eine zweite Spalte in dem Arrayabschnitt 120, der auf einer Gruppe von Rippen gebildet ist, die mit dem Bezugszeichen 248 identifiziert ist, einschließlich der Speicherzellen 12d, 12e und 12f, eine dritte Spalte in dem Arrayabschnitt 120, der auf einer Gruppe von Rippen gebildet ist, die mit dem Bezugszeichen 250 identifiziert ist, einschließlich der Speicherzellen 12g, 12h und 12i, und eine vierte Spalte in dem Arrayabschnitt 120, der auf einer Gruppe von Rippen gebildet ist, die mit dem Bezugszeichen 252 identifiziert ist, einschließlich der Speicherzellen 12j, 12k und 121. Die Layouts dieser zusätzlichen Spalten des Arrayabschnitts 120 sind identisch mit dem Layout der ersten Spalte, das im Querschnittsdetail in 4B gezeigt ist, und werden nicht im Detail erörtert.
  • TABELLE 1 zeigt die Betriebsspannungen, die auf die Verbindungen zu den ReRAM-Zellen angelegt werden, um die ReRAM-Vorrichtung 14b in der ReRAM-Speicherzelle 12b von 3 zu programmieren, zu löschen und zu lesen. Die anderen ReRAM-Speicherzellen in 3 sind in TABELLE 1 als nicht ausgewählt gezeigt.
  • In der Ausführungsform von 3 sind, wie in TABELLE 1 wiedergegeben, die Wortleitungspaare WL0/WL0A miteinander verbunden, die Wortleitungspaare WL1/WL1A miteinander verbunden und die Wortleitungspaare WL2/WL2A miteinander verbunden. Dies geschieht in einfacher Weise dadurch, dass die Gate-Elektrodenleitungen, die diese Wortleitungspaare bilden, in Abständen entlang jeder Reihe durch Stichverbindung zusammengehalten werden, wie dies im Stand der Technik bekannt ist. TABELLE 1
    PGM LÖSCHEN LESEN
    BIAS0 1,2 V 1,2 V 0 V
    BIAS 1 2,4 V 0 V 0,5 V
    BIAS2 1,2 V 1,2 V 0 V
    BL0 0 V 2,4 V Erfassen
    BL1 2,4 V 0 V Erfassen
    BL2 2,4 V 0 V Erfassen
    BL3 2,4 V 0 V Erfassen
    BL4 2,4 V 0 V Erfassen
    WL0/0A 0 V 0 V 0 V
    WL1/1A 1,6 V 2,7 V 1,5 V
    WL2/2A 0 V 0 V 0 V
  • Der Durchschnittsfachmann wird erkennen, dass mehr als eine ReRAM-Speicherzelle in einer Reihe des Arrays von 3 bis zu allen ReRAM-Speicherzellen in einer Reihe des Arrays gleichzeitig programmiert oder gelöscht werden können. Zum Beispiel kann die ReRAM-Vorrichtung 14h in der ReRAM-Speicherzelle 12h gleichzeitig mit der ReRAM-Vorrichtung 14b in ReRAM-Speicherzelle 12b programmiert werden, wenn die Bitleitung BL3 134 zusammen mit Bitleitung BL0 128 auf 0 V gebracht wird. Da die Vorspannungsleitungen BIAS 0 122, BIAS 1 124 und BIAS 2 126 für eine Reihe global sind, können alle ReRAM-Speicherzellen in einer Reihe gleichzeitig gelesen werden, da alle Bitleitungen BL0 128, BL1 130, BL2 132 und BL3 134 mit Leseverstärkern verbunden sind, wenn sich das Speicherarray im Lesemodus befindet.
  • Ein Vorteil der ReRAM-Zellen und Speicherarrays der vorliegenden Erfindung besteht darin, dass keine Notwendigkeit von Dummy-Gate-Leitungen wie bei den herkömmlichen ReRAM-Speicherzellen, die FinFET-Transistorvorrichtungen verwenden, die es den Zellen ermöglichen, eine kleinere Fläche auf dem integrierten Schaltungschip im Vergleich zu dem durch 1 dargestellten Stand der Technik einzunehmen, mehr besteht. Da die FinFET-Transistorvorrichtungen 16 und 18 zudem für jede Zelle parallel zueinander sind, kann mehr Ansteuerungsstrom während des Programmierens und Löschens bereitgestellt werden. Fachleute werden die erhöhte Belastung erkennen, denen die Metallbitleitungen und die Vorspannungsleitungen während des Programmierens und Löschens ausgesetzt sind, wodurch breitere Metallleitungen und/oder kürzere Längen von Metallvorspannungsleitungen und Bitleitungen im Vergleich zum Stand der Technik erforderlich sind. Außerdem muss die Vorspannungsleitungs-Treibervorrichtung eine Strom-Treibervorrichtung sein, um eine Übersteuerung während des Programmierens zu verhindern, wodurch sie eine größere Vorrichtung als ein normaler Wortleitungstreiber sein muss.
  • Bezug nehmend auf 5 zeigt ein Blockdiagramm ein typisches ReRAM-Speicherarraysystem und zugeordnete Lese-, Schreib -und Löschsteuerungsschaltungen gemäß einem Aspekt der vorliegenden Erfindung. Das ReRAM-Speicherarraysystem 280 schließt ein ReRAM-Speicherarray 282 ein, das Leseverstärkerschaltungen 284 über Bitleitungen 286 ansteuert. Die Leseverstärkerschaltungen können jede Art von Leseverstärkerschaltungen sein, abhängig von den Ausgangsspannungen/-strömen, die auf den Bitleitungen 286 während des Lesemodusvorgangs des ReRAM-Speicherarrays 282 vorhanden sind. Der Entwurf bestimmter Leseverstärkerschaltungen liegt im Allgemeinen im Bereich durchschnittlicher Fachkenntnis. Der Ausgang der Leseverstärker liegt auf den Ausgangsleitungen 288.
  • Das Lesen, Programmieren (Schreiben) und Löschen der Speicherzellen im ReRAM-Speicherarray 282 wird durch die Programmier-/Lösch-/Lesevorspannungserzeugungsschaltungen 290 gesteuert. Die Programmier-/Lösch-/Lesevorspannungserzeugungsschaltungen 290 erzeugen die in Tabelle 1 gezeigten Potentiale, um den Programmier-, Lösch -und Lesemodus des ReRAM-Speicherarrays 282 zu betreiben. Das Design bestimmter Schaltungen hängt von den bestimmten erforderlichen Potentialen ab und liegt völlig im Bereich durchschnittlicher Fachkenntnis. Die Potentiale, die notwendig sind, um den Programmier-, Lösch- und Lesemodus des ReRAM-Speicherarrays 282 zu betreiben, werden in das ReRAM-Speicherarray 282 eingesteuert, um den Programmier-, Lösch- und Lesemodus des ReRAM-Speicherarrays 282 durch Wortleitungstreiber 292, Vorspannungsleitungstreiber 294 und Bitleitungstreiber 296 zu betreiben. Wortleitungstreiber-, Vorspannungsleitungstreiber- und Bitleitungstreiberschaltungen sind in der Technik bekannt, und bestimmte Instanzen dieser Schaltungen werden leicht für bestimmte ReRAM-Speicherarrays mit spezifischen Spannungs-und Stromanforderungen konzipiert.
  • Die Programmier-/Löschsteuerung 298 leitet den Betrieb der Programmier-/Lösch-/Lesevorspannungserzeugungsschaltungen 290 über Steuerleitungen 300 durch Bereitstellen von Zeitsteuerung und anderer Steuerung in einer in der Technik bekannten Weise. Fachleute werden erkennen, dass der Leseverstärker 284 während Programmier -und Löschvorgängen deaktiviert wird, indem ein Signal von der Programmier-/Löschsteuerung 298 auf der Deaktivierungsleitung 302 aktiviert wird.
  • Wenngleich die Ausführungsformen und Anwendungen dieser Erfindung gezeigt und beschrieben wurden, wäre für den Fachmann ersichtlich, dass viel mehr Modifikationen als die oben angegebenen möglich sind, ohne von den erfindungsgemäßen Konzepten abzuweichen. Die Erfindung ist daher außer hinsichtlich des Grundgedankens der beigefügten Ansprüche als nicht eingeschränkt anzusehen.

Claims (7)

  1. ReRAM-Speicherarray einschließlich Reihen und Spalten von ReRAM-Zellen, wobei jede ReRAM-Zelle in einer Reihe und Spalte von ReRAM-Zellen umfasst: eine ReRAM-Vorrichtung mit einem Ionenquellenende und einem Festelektrolytende, wobei das Ionenquellenende mit einer Vorspannungsleitung gekoppelt ist, die der Reihe des Arrays zugeordnet ist, die die ReRAM-Vorrichtung enthält; einen ersten Transistor, der zwischen dem Festelektrolytende der ReRAM-Vorrichtung und einer Bitleitung gekoppelt ist, die der Spalte des Arrays zugeordnet ist, die die ReRAM-Zelle enthält, wobei der erste Transistor ein Gate aufweist, das mit einer ersten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält; und einen zweiten Transistor, der zwischen dem Festelektrolytende der ReRAM-Vorrichtung und der Bitleitung gekoppelt ist, die der Spalte des Arrays zugeordnet ist, die die ReRAM-Zelle enthält, wobei der zweite Transistor ein Gate aufweist, das mit einer zweiten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält.
  2. ReRAM-Speicherarray nach Anspruch 1, ferner umfassend einen Leseverstärker, der mit der Bitleitung für jede Spalte in dem Array gekoppelt ist.
  3. ReRAM-Speicherarray nach Anspruch 1, wobei sowohl der erste Transistor als auch der zweite Transistor FinFET-Transistoren sind.
  4. ReRAM-Speicheranordnung nach Anspruch 3, wobei der erste Transistor und der zweite Transistor für jede Speicherzelle in einer Spalte des Arrays auf derselben Gruppe von Rippen gebildet sind.
  5. ReRAM-Speicheranordnung nach Anspruch 1, wobei die erste Wortleitung und die zweite Wortleitung, die der Reihe zugeordnet sind, die Speicherzelle enthält, miteinander elektrisch verbunden sind.
  6. Layout für ein ReRAM-Speicherarray mit Reihen und Spalten von ReRAM-Zellen, umfassend: für jede Spalte des Arrays, eine in einem Halbleitersubstrat gebildete Gruppe von Rippen, die in einer ersten Richtung verlaufen; für jede Spalte des Arrays, eine Bitleitung in Form einer Metallverbindungsleitung, die in der ersten Richtung verläuft; für jede Reihe in dem Array, erste und zweite beabstandete Wortleitungen, die in einer zweiten Richtung senkrecht zu der ersten Richtung verlaufen, wobei die erste Wortleitung über jede Gruppe von Rippen verläuft und von dieser elektrisch isoliert ist und Gates für einen ersten Transistor in ReRAM-Speicherzellen in einer Reihe des Arrays bildet, und wobei die zweite Wortleitung über jede Gruppe von Rippen verläuft und von dieser elektrisch isoliert ist und Gates für zweite Transistoren in ReRAM-Speicherzellen in der Reihe des Arrays bildet; für jede Reihe des Arrays eine Vorspannungsleitung in Form einer Metallverbindungsleitung, die in der zweiten Richtung verläuft; eine Vielzahl von ReRAM-Speicherzellen, wobei jede ReRAM-Speicherzelle an einem Schnittpunkt einer Reihe und einer Spalte des Arrays gebildet ist, wobei jede Speicherzelle einschließt: eine ReRAM-Vorrichtung, die über der Gruppe von Rippen zwischen der ersten und der zweiten Wortleitung mit einem Festelektrolytende und einem Ionenquellenende gebildet ist, wobei das Festelektrolytende jeder ReRAM-Vorrichtung mit einem Bereich der Gruppe von Rippen für die Spalte des Arrays, das die Speicherzelle enthält, an einer Stelle zwischen der ersten und der zweiten Wortleitung für die Reihe, die die Speicherzelle enthält, elektrisch verbunden ist, wobei das Ionenquellenende jeder ReRAM-Vorrichtung mit der Vorspannungsleitung für die Reihe, die Speicherzelle enthält, elektrisch verbunden ist; wobei der Bereich der Gruppe von Rippen, der mit dem Festelektrolytende jeder ReRAM-Vorrichtung elektrisch verbunden ist, gemeinsame Drains für den ersten und den zweiten Transistor in der ReRAM-Zelle bildet, Bereiche der Gruppe von Rippen außerhalb des Paars beabstandeter Wortleitungen separate Source-Bereiche für den ersten und den zweiten Transistor in der ReRAM-Zelle bilden, wobei die separaten Source-Bereiche mit der Vorspannungsleitung für die Reihe, die die ReRAM-Speicherzellen enthält, elektrisch verbunden sind.
  7. Layout für eine ReRAM-Speicherzelle nach Anspruch 5, wobei: mit Ausnahme von Endbereichen der Gruppe von Rippen die Bereiche der Gruppe von Rippen außerhalb des Paars beabstandeter Wortleitungen auch einen gemeinsamen Source-Bereich für einen von einem ersten und einem zweiten Transistor in einer anderen Speicherzelle in der Spalte bilden, die die ReRAM-Speicherzelle enthält, angrenzend an die Speicherzellen.
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