DE102015102522B4 - Mehrport-SRAM-Bauelement - Google Patents

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Abstract

Statische Direktzugriffsspeicher (SRAM)-Zelle (100) in einem Chip, die Folgendes umfasst:einen Speicherschaltkreis (110) mit einem ersten Datenknoten (ND), einem zweiten Datenknoten (NDB), einem Versorgungsspannungsknoten (NVDD1) und einem ersten Bezugspannungsknoten (NVSS1);einen Schreibportschaltkreis (120), der mit dem ersten Datenknoten (ND) gekoppelt ist und einen ersten Schreib-Wortleitungsknoten (NWWL1) und einen ersten Schreib-Bitleitungsknoten (NWBL) hat;einen ersten Leseportschaltkreis (130), der mit dem ersten Datenknoten (ND) gekoppelt ist und einen ersten Lese-Wortleitungsknoten (NRWL1), einen ersten Lese-Bitleitungsknoten (NRBL1) und einen zweiten Bezugspannungsknoten (NVSS3) hat;einen zweiten Leseportschaltkreis (140), der mit dem zweiten Datenknoten (NDB) gekoppelt ist und einen zweiten Lese-Wortleitungsknoten (NRWL2), einen zweiten Lese-Bitleitungsknoten (NRBL2) und einen dritten Bezugspannungsknoten (NVSS4) hat;mehrere erste leitfähige Leitungen, die sich entlang einer ersten Richtung (Y) in einer ersten Metallschicht des Chips erstrecken, wobei die mehreren ersten leitfähigen Leitungen Folgendes umfassen:eine erste Versorgungsspannungsleitung (302), die elektrisch mit dem Versorgungsspannungsknoten (NVDD 1) gekoppelt ist;eine erste Bezugspannungsleitung (304a), die elektrisch mit dem ersten Bezugspannungsknoten (NVSS1) gekoppelt ist;eine erste Schreib-Bitleitung (312), die elektrisch mit dem ersten Schreib-Bitleitungsknoten (NWBL) gekoppelt ist;eine erste Lese-Bitleitung (316), die elektrisch mit dem ersten Lese-Bitleitungsknoten (NRBL1) gekoppelt ist; undeine zweite Lese-Bitleitung (318), die elektrisch mit dem zweiten Lese-Bitleitungsknoten (NRBL2) gekoppelt ist;mehrere zweite leitfähige Leitungen, die sich entlang einer zweiten Richtung (X) in einer zweiten Metallschicht des Chips und über der ersten Metallschicht erstrecken,wobei die mehreren zweiten leitfähigen Leitungen Folgendes umfassen:eine Schreib-Wortleitung (402), die elektrisch mit dem ersten Schreib-Wortleitungsknoten (NWWLI)gekoppelt ist;mehrere dritte leitfähige Leitungen (412, 414), die sich entlang der ersten Richtung in einer dritten Metallschicht des Chips und über der zweiten Metallschicht erstrecken; undmehrere vierte leitfähige Leitungen (422, 424), die sich entlang der zweiten Richtung in einer vierten Metallschicht des Chips und über der dritten Metallschicht erstrecken, wobei die mehreren vierten leitfähigen Leitungen Folgendes umfassen:eine erste Lese-Wortleitung (422), die elektrisch mit dem ersten Lese-Wortleitungsknoten (NRWLI) gekoppelt ist; undeine zweite Lese-Wortleitung (424), die elektrisch mit dem zweiten Lese-Wortleitungsknoten (NRWL2) gekoppelt ist.

Description

  • HINTERGRUND
  • Die Industrie der integrierten Halbleiterschaltkreise (IC) hat eine breite Vielzahl digitalerer Bauelemente hervorgebracht, um Probleme in einer Reihe verschiedene Bereichen zu lösen. Einige dieser digitalen Bauelemente sind elektrisch mit statischen Direktzugriffsspeicher (SRAM)-Bauelementen zum Speichern digitalerer Daten gekoppelt. In einigen Ausführungsformen enthält ein SRAM-Bauelement mehrere Mehrport-Speicherzellen. Eine Mehrport-Speicherzelle enthält mehrere Zugangsports, die zum individuellen Zugreifen auf einen Datenknoten der Speicherzelle konfiguriert sind. In einigen Anwendungen ist ein Speicherbauelement von Mehrport-Speicherzellen in der Lage, während eines einzelnen Taktzyklus durch verschiedene Bitleitungen mittels verschiedener Wortleitungssignale, die verschiedenen Zugangsports zugeordnet sind, auf zwei oder mehr seiner Speicherzellen zuzugreifen. In dem Maße, wie ICs kleiner und komplexer geworden sind, beeinflusst das Layout der Speicherzellen eines Speicherbauelements und seiner entsprechenden Bitleitungen und Wortleitungen die Leistung des Speicherbauelements.
  • Aus der US 7626854 B1 ist ein SRAM Design bekannt, das eine Speicherzelle mit zwölf Transistoren verwendet und das zwei Schreibschaltungen und drei Leseschaltungen umfasst. Eine weitere SRAM Speicherzelle ist aus der US 2013/0154027 A1 bekannt.
  • KURZE BESCHREIBUNG der ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der besseren Verständlichkeit der Besprechung nach Belieben vergrößert oder verkleinert werden.
    • 1 ist ein schematisches Schaltbild einer mit drei Ports versehenen statischen Direktzugriffsspeicherzelle gemäß einigen Ausführungsformen.
    • 2 ist eine Draufsicht auf eine Speicherzelle, wobei alle Darstellungen bezüglich Komponenten in und über einer ersten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen.
    • Die 3A-3C sind Draufsichten verschiedener Speicherzellen, wobei alle Darstellungen bezüglich Komponenten über einer ersten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen.
    • Die 4A-4D sind Draufsichten verschiedener Speicherzellen, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen.
    • Die 5A-5B sind Routungsschaubilder verschiedener Speicherbauelemente gemäß einigen Ausführungsformen.
    • 6 ist eine Querschnittsansicht eines Abschnitts eines Chips gemäß einigen Ausführungsformen.
    • 7 ist eine Draufsicht auf einen Abschnitt eines Speicherbauelements, wobei alle Darstellungen bezüglich Komponenten in und über einer ersten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen.
    • Die 8A und 8B sind Draufsichten verschiedener Speicherbauelemente, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen.
    • 9 ist eine Draufsicht auf eine Speicherzelle, wobei alle Darstellungen bezüglich Komponenten in und über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen.
    • 10 ist ein Routungsschaubild eines Abschnitts eines Speicherbauelements gemäß einigen Ausführungsformen.
    • Die 11A-11C sind Draufsichten verschiedener Speicherzellen, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen.
    • 12 ist eine Draufsicht auf eine Speicherzelle, wobei alle Darstellungen bezüglich Komponenten über einer ersten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen.
    • Die 13A-13C sind Draufsichten verschiedener Speicherzellen, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen enthält eine Mehrport-Speicherzelle (auch als ein Speicherbauelement bezeichnet) Bitleitungen in einer ersten Metallschicht, die sich entlang einer ersten Richtung erstreckt, eine Schreib-Wortleitung in einer zweiten Metallschicht, die sich entlang einer zweiten Richtung erstreckt, eine oder mehrere Kontaktflecken in einer dritten Metallschicht, und zwei Lese-Wortleitungen in einer vierten Metallschicht, die sich entlang der zweiten Richtung erstreckt. In einigen Ausführungsformen ist ein Verhältnis einer Zellenbreite zu einer Zellenhöhe einer Mehrport-Speicherzelle gemäß einigen Ausführungsformen der vorliegenden Anmeldung gleich oder größer als 5.
  • 1 ist ein schematisches Schaltbild einer mit drei Ports versehenen statischen Direktzugriffsspeicherzelle 100 gemäß einigen Ausführungsformen. Der Speicherzelle 100 enthält einen Speicherschaltkreis 110 mit Datenknoten ND und NDB, einen Schreibportschaltkreis 120, der mit den Datenknoten ND und NDB gekoppelt ist, einen ersten Leseportschaltkreis 130, der mit dem Datenknoten ND gekoppelt ist, und einen zweiten Leseportschaltkreis 140, der mit dem Datenknoten NDB gekoppelt ist.
  • Der Speicherschaltkreis 110 enthält zwei P-Typ-Metaloxidhalbleiter (PMOS)-Transistoren P1 und P2 und zwei N-Typ-Metaloxidhalbleiter (NMOS)-Transistoren N1 und N2. Die Transistoren P1, P2, N1 und N2 bilden einen Kreuzpufferspeicher mit zwei kreuzgekoppelten Wechselrichtern. Die Transistoren P1 und N1 bilden einen ersten Wechselrichter, während die Transistoren P2 und N2 einen zweiten Wechselrichter bilden. Die Drain-Elektroden der Transistoren P1 und N1 sind miteinander gekoppelt und bilden den Datenknoten ND. Die Drain-Elektroden der Transistoren P2 und N2 sind miteinander gekoppelt und bilden den Datenknoten NDB. Die Gate-Elektroden der Transistoren P1 und N1 sind miteinander und mit den Drain-Elektroden der Transistoren P2 und N2 gekoppelt. Die Gate-Elektroden der Transistoren P2 und N2 sind miteinander und mit den Drain-Elektroden der Transistoren P1 und N1 gekoppelt. Die Source-Elektrode der Transistoren P1 ist mit einem Versorgungsspannungsknoten NVDD1 gekoppelt. Die Source-Elektrode des Transistors P2 ist mit einem Versorgungsspannungsknoten NVDD2 gekoppelt. In einigen Ausführungsformen sind die Versorgungsspannungsknoten NVDD1 und NVDD2 elektrisch miteinander gekoppelt und dafür konfiguriert, eine Versorgungsspannung VDD zu empfangen. Die Source-Elektrode des Transistors N1 ist mit einem Bezugspannungsknoten NVSS1 gekoppelt, und die Source-Elektrode des Transistors N2 ist mit einem Bezugspannungsknoten NVSS2 gekoppelt. In einigen Ausführungsformen sind der Bezugspannungsknoten NVSS1 und der Bezugspannungsknoten NVSS2 elektrisch miteinander gekoppelt und dafür konfiguriert, eine Bezugspannung VSS zu empfangen.
  • Der Schreibportschaltkreis 120 enthält zwei NMOS-Transistoren N3 und N4. Der Transistor N3 fungiert als ein Durchlassgatter zwischen dem Datenknoten ND und einer Schreib-Bitleitung WBL, und der Transistor N4 fungiert als ein Durchlassgatter zwischen dem Datenknoten NDB und einer Schreib-Bitleitung WBLB. Eine Drain-Elektrode des Transistors N3 wird als ein Schreib-Bitleitungsknoten NWBL bezeichnet und ist elektrisch mit der Schreib-Bitleitung WBL gekoppelt. Eine Source-Elektrode des Transistors N3 ist elektrisch mit dem Datenknoten ND gekoppelt. Eine Drain-Elektrode des Transistors N4 wird als ein Schreib-Bitleitungsknoten NWBLB bezeichnet und ist elektrisch mit der Schreib-Bitleitung WBLB gekoppelt. Eine Source-Elektrode des Transistors N4 ist elektrisch mit dem Datenknoten NDB gekoppelt. Eine Gate-Elektrode des Transistors N3 wird als ein Schreib-Wortleitungsknoten NWWL1 bezeichnet. Eine Gate-Elektrode des Transistors N4 wird als ein Schreib-Wortleitungsknoten NWWL2 bezeichnet; und die Schreib-Wortleitungsknoten NWWL1 und NWWL2 sind elektrisch mit einer Schreib-Wortleitung WWL gekoppelt.
  • In einigen Ausführungsformen sind in einem Speicherarray mit mehreren Speicherzellen, die jeweils eine Konfiguration wie die Speicherzelle 100 aufweisen, Schreib-Bitleitungen WBLB und WBL mit jeder Drain-Elektrode des Transistors N3 und N4 von Speicherzellen in einer Spalte des Speicherarrays gekoppelt, und die Schreib-Wortleitung WWL ist mit jeder Gate-Elektrode des Transistors N3 und N4 von Speicherzellen in einer Zeile des Speicherarrays gekoppelt.
  • In einer Schreiboperation der Speicherzelle 100 mittels des Schreibportschaltkreises 120 werden Daten, die in die Speicherzelle 100 geschrieben werden sollen, an die Schreib-Bitleitungen WBL und WBLB angelegt. Die Schreib-Wortleitung WWL wird dann aktiviert, um die Transistoren N3 und N4 einzuschalten. Infolge dessen werden die Daten auf den Bitleitungen WBL und WBLB zu entsprechenden Knoten ND und NDB gesendet darin gespeichert.
  • Der Leseportschaltkreis 130 enthält zwei NMOS-Transistoren N5 und N6. Eine Source-Elektrode des Transistors N5 ist mit einem Bezugspannungsknoten NVSS3 gekoppelt. In einigen Ausführungsformen ist der Bezugspannungsknoten NVSS3 dafür konfiguriert, die Bezugspannung VSS zu empfangen. Eine Gate-Elektrode des Transistors N5 ist mit dem Datenknoten NDB gekoppelt. Eine Drain-Elektrode des Transistors N5 ist mit einer Source-Elektrode des Transistors N6 gekoppelt. Eine Drain-Elektrode des Transistors N6 wird als ein erster Lese-Bitleitungsknoten NRBL1 bezeichnet und ist elektrisch mit einer ersten Lese-Bitleitung RBL1 gekoppelt. Eine Gate-Elektrode des Transistors N6 wird als ein erster Lese-Wortleitungsknoten NRWL1 bezeichnet und ist elektrisch mit einer ersten Lese-Wortleitung RWL1 gekoppelt.
  • In einer Leseoperation der Speicherzelle 100 mittels des Leseportschaltkreises 130 wird die Lese-Bitleitung RBL1 mit einem hohen logischen Wert vorgeladen. Die Lese-Wortleitung RWL1 wird mit einem hohen logischen Wert aktiviert, um den Transistor N6 einzuschalten. Die Daten, die im Knoten NDB gespeichert sind, schalten den Transistor N5 ein oder aus. Wenn zum Beispiel Knoten NDB einen hohen logischen Wert speichert, so wird der Transistor N5 eingeschaltet. Die eingeschalteten Transistoren N6 und N5 ziehen dann die Lese-Bitleitung RBL1 auf die Bezugspannung VSS oder einen niedrigen logischen Wert in der Source-Elektrode des Transistors N5. Wenn hingegen der Knoten NDB einen niedrigen logischen Wert speichert, so wird der Transistor N5 ausgeschaltet und arbeitet als ein offener Schaltkreis. Infolge dessen bleibt die Lese-Bitleitung RBL1 auf dem vorgeladenen hohen logischen Wert. Das Detektieren eines logischen Wertes auf der Lese-Bitleitung RBL1 verrät darum den logischen Wert, der im Knoten NDB gespeichert ist.
  • Der Leseportschaltkreis 140 enthält zwei NMOS-Transistoren N7 und N8. Eine Source-Elektrode des Transistors N7 ist mit einem Bezugspannungsknoten NVSS4 gekoppelt. In einigen Ausführungsformen ist der Bezugspannungsknoten NVSS4 dafür konfiguriert, die Bezugspannung VSS zu empfangen. Eine Gate-Elektrode des Transistors N7 ist mit dem Datenknoten ND gekoppelt. Eine Drain-Elektrode des Transistors N7 ist mit einer Source-Elektrode des Transistors N8 gekoppelt. Eine Drain-Elektrode des Transistors N8 wird als ein zweiter Lese-Bitleitungsknoten NRBL2 bezeichnet und ist elektrisch mit einer zweiten Lese-Bitleitung RBL2 gekoppelt. Eine Gate-Elektrode des Transistors N8 wird als ein zweiter Lese-Wortleitungsknoten NRWL2 bezeichnet und ist elektrisch mit einer zweiten Lese-Wortleitung RWL2 gekoppelt.
  • Eine Leseoperation der Speicherzelle 100 mittels des Leseportschaltkreises 140 wird in einer ähnlichen Weise ausgeführt wie das Ausführen einer Leseoperation der Speicherzelle 100 mittels des Leseportschaltkreises 130, weshalb auf eine detaillierte Beschreibung verzichtet wird. Infolge dessen wird, wenn der Knoten ND einen hohen logischen Wert speichert, die Lese-Bitleitung RBL2 auf die Bezugspannung VSS oder einen niedrigen logischen Wert in der Source-Elektrode des Transistors N7 gezogen. Wenn hingegen der Knoten ND einen niedrigen logischen Wert speichert, so bleibt die Lese-Bitleitung RBL2 auf dem vorgeladenen hohen logischen Wert. Das Detektieren eines logischen Wertes auf der Lese-Bitleitung RBL2 verrät darum den logischen Wert, die in dem Knoten ND gespeichert ist.
  • Die Speicherzelle 100 ist als ein Beispiel veranschaulicht. In einigen Ausführungsformen ist die vorliegende Anmeldung auf eine Mehrport-SRAM-Zelle mit einem oder mehreren Schreibports und/oder einem oder mehreren Leseports anwendbar.
  • 2 ist eine Draufsicht auf eine Speicherzelle 200 in einem Chip, wobei alle Darstellungen bezüglich Komponenten in und über einer ersten Metallschicht des Chips weggelassen sind, gemäß einigen Ausführungsformen. Darüber hinaus sind die Darstellungen bezüglich Durchkontaktstecker, die verschiedene in 2 dargestellte Komponenten und die erste Metallschicht verbinden, weggelassen. Die erste Metallschicht des Chips ist des Weiteren in Verbindung mit 6 veranschaulicht. In einigen Ausführungsformen ist die Speicherzelle 200 eine Implementierung der in 1 dargestellten Speicherzelle 100. Einige Komponenten der Speicherzelle 200 sind in 2 im Interesse der besseren Übersichtlichkeit von 2 nicht gezeigt.
  • Die Speicherzelle 200 enthält ein (nicht bezeichnetes) Substrat mit P-Mulden-Regionen 202 und 204 und einer N-Mulden-Region 206. Die Speicherzelle 200 enthält mehrere aktive Strukturen 212a, 212b, 214a, 214b, 216a, 216b, 218a, 218b, 222 und 224, die sich entlang einer ersten Richtung X erstrecken; mehrere Gate-Strukturen 232, 234, 242, 244, 246 und 248, die sich entlang einer zweiten Richtung Y erstrecken; mehrere aktive Kontaktstrukturen 252, 254, 256, 258, 262, 264, 266, 268, 272, 274, 276 und 278; und mehrere Gate-Kontaktstrukturen 282, 284, 292, 294, 296 und 298.
  • Die aktiven Strukturen 212a, 212b, 214a und 214b befinden sich in der P-Mulden-Region 202 zum Bilden von NMOS-Transistoren. Die aktiven Strukturen 216a, 216b, 218a und 218b befinden sich in der P-Mulden-Region 204 zum Bilden von NMOS-Transistoren. Die aktiven Strukturen 222 und 224 befinden sich in der N-Mulden-Region 206 zum Bilden von PMOS-Transistoren. Die aktiven Strukturen 212a-224 sind Halbleiterrippen, die auf dem Substrat gebildet sind. Die Anzahl der Rippen für jeden in 2 dargestellten Transistor dient lediglich als Beispiel. In einigen Ausführungsformen liegt jede beliebige Anzahl von Rippen innerhalb des Geltungsbereichs verschiedener Ausführungsformen. In einigen Ausführungsformen sind die aktiven Strukturen 212a-224 integral mit dem Substrat ausgebildet.
  • Die Transistoren P1, P2, N1, N2, N3 und N4 (1) werden innerhalb eines Bereichs I gebildet, die auch als ein Speicher/Schreibport-Bereich der Speicherzelle 200 bezeichnet wird.
  • Die Gate-Struktur 232 überlappt die aktive Struktur 222 und fungiert als eine Gate-Elektrode des Transistors P1. Die aktiven Kontaktstrukturen 256 und 272 überlappen die aktive Struktur 222 und entsprechen einer Source-Elektrode und einer Drain-Elektrode des Transistors P1. Die Gate-Struktur 234 überlappt die aktive Struktur 224 und fungiert als eine Gate-Elektrode des Transistors P2. Die aktiven Kontaktstrukturen 258 und 274 überlappen die aktive Struktur 224 und entsprechen einer Source-Elektrode und einer Drain-Elektrode des Transistors P2. Die Gate-Kontaktstruktur 282 verbindet die Gate-Struktur 234 und die aktiven Kontaktstrukturen 272. Die Gate-Kontaktstruktur 284 verbindet die Gate-Struktur 232 und die aktiven Kontaktstrukturen 274. Die Gate-Struktur 232 überlappt die aktiven Strukturen 212a und 212b und fungiert als eine Gate-Elektrode des Transistors N1. Die aktiven Kontaktstrukturen 252 und 272 überlappen die aktiven Strukturen 212a und 212b und entsprechen einer Source-Elektrode und einer Drain-Elektrode des Transistors N1. Die Gate-Struktur 234 überlappt die aktiven Strukturen 216a und 216b und fungiert als eine Gate-Elektrode des Transistors N2. Die aktiven Kontaktstrukturen 254 und 274 überlappen die aktiven Strukturen 216a und 216b und entsprechen einer Source-Elektrode und einer Drain-Elektrode des Transistors N2.
  • Dementsprechend entspricht die aktive Kontaktstruktur 256 dem Knoten NVDD1; die aktive Kontaktstruktur 258 entspricht dem Knoten NVDD2, die aktive Kontaktstruktur 252 entspricht dem Knoten NVSS1; und die aktive Kontaktstruktur 254 entspricht dem Knoten NVSS2.
  • Die Gate-Struktur 244 überlappt die aktiven Strukturen 212a und 212b und fungiert als eine Gate-Elektrode des Transistors N3. Die aktiven Kontaktstrukturen 272 und 264 überlappen die aktiven Strukturen 212a und 212b und entsprechen einer Source-Elektrode und einer Drain-Elektrode des Transistors N3. Die Gate-Kontaktstruktur 292 kontaktiert die Gate-Struktur 244 und fungiert als ein Kontaktfleck für die Gate-Struktur 244. Die Gate-Struktur 248 überlappt die aktiven Strukturen 216a und 216b und fungiert als eine Gate-Elektrode des Transistors N4. Die aktiven Kontaktstrukturen 274 und 268 überlappen die aktiven Strukturen 216a und 216b und entsprechen einer Source-Elektrode und einer Drain-Elektrode des Transistors N4. Die Gate-Kontaktstruktur 294 kontaktiert die Gate-Struktur 248 und fungiert als ein Kontaktfleck für die Gate-Struktur 248.
  • Dementsprechend entspricht die aktive Kontaktstruktur 264 dem Knoten NWBL; die aktive Kontaktstruktur 268 entspricht dem Knoten NWBLB, die Gate-Kontaktstruktur 292 entspricht dem Knoten NWWL1; und die Gate-Kontaktstruktur 294 entspricht dem Knoten NWWL2.
  • Die Transistoren N5 und N6 werden innerhalb eines Bereichs II gebildet, der auch als ein erster Leseportbereich der Speicherzelle 200 bezeichnet wird.
  • Die Gate-Struktur 232 überlappt die aktiven Strukturen 214a und 214b und fungiert als eine Gate-Elektrode des Transistors N5. Die aktiven Kontaktstrukturen 252 und 276 überlappen die aktiven Strukturen 214a und 214b und entsprechen einer Source-Elektrode und einer Drain-Elektrode des Transistors N5. Die Gate-Struktur 242 überlappt die aktiven Strukturen 214a und 214b und fungiert als eine Gate-Elektrode des Transistors N6. Die aktiven Kontaktstrukturen 276 und 262 überlappen die aktiven Strukturen 214a und 214b und entsprechen einer Source-Elektrode und einer Drain-Elektrode des Transistors N6. Die Gate-Kontaktstruktur 296 kontaktiert die Gate-Struktur 242 und fungiert als ein Kontaktfleck für die Gate-Struktur 242.
  • Dementsprechend entspricht die aktive Kontaktstruktur 262 dem Knoten NRBL1; die Gate-Kontaktstruktur 296 entspricht dem Knoten NRWL1; und die aktive Kontaktstruktur 252 entspricht außerdem dem Knoten NVSS3.
  • Die Transistoren N7 und N8 werden innerhalb eines Bereichs III gebildet, der auch als ein zweiter Leseportbereich der Speicherzelle 200 bezeichnet wird.
  • Die Gate-Struktur 234 überlappt die aktiven Strukturen 218a und 218b und fungiert als eine Gate-Elektrode des Transistors N7. Die aktiven Kontaktstrukturen 254 und 278 überlappen die aktiven Strukturen 218a und 218b und entsprechen einer Source-Elektrode und einer Drain-Elektrode des Transistors N7. Die Gate-Struktur 246 überlappt die aktiven Strukturen 218a und 218b und fungiert als eine Gate-Elektrode des Transistors N8. Die aktiven Kontaktstrukturen 278 und 266 überlappen die aktiven Strukturen 218a und 218b und entsprechen einer Source-Elektrode und einer Drain-Elektrode des Transistors N8. Die Gate-Kontaktstruktur 298 kontaktiert die Gate-Struktur 246 und fungiert als ein Kontaktfleck für die Gate-Struktur 246.
  • Dementsprechend entspricht die aktive Kontaktstruktur 266 dem Knoten NRBL2; die Gate-Kontaktstruktur 298 entspricht dem Knoten NRWL2; und die aktive Kontaktstruktur 254 entspricht außerdem dem Knoten NVSS4.
  • Die Bereiche I, II und III definieren zusammen einen Bereich, der durch die Speicherzelle 200 und ihre Zellengrenzen belegt wird. Die Speicherzelle 200 hat eine Zellenbreite W, die entlang der Richtung X gemessen werden kann, und eine Zellenhöhe H, die entlang der Richtung Y gemessen werden kann. In einigen Anwendungen wird ein Speichermakro gebildet, aber sich wiederholende und aneinanderstoßende Speicherzellen haben eine Konfiguration, die identisch oder spiegelbildlich zu der Speicherzelle 200 ist, und deshalb wird die Zellenbreite W auch als ein Zellenmittenabstand entlang der Richtung X bezeichnet, und die Zellenhöhe H wird auch als ein Zellenmittenabstand entlang der Richtung Y bezeichnet. In einigen Ausführungsformen ist ein Verhältnis von Zellenbreite W zu Zellenhöhe H gleich oder größer als 5.
  • 3A ist eine Draufsicht auf eine Speicherzelle 300A, wobei alle Darstellungen bezüglich Komponenten über einer ersten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 300A, die die gleichen oder ähnlich wie jene in der Speicherzelle 200 sind, haben die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Einige Komponenten der Speicherzelle 300A, die die gleichen oder ähnlich wie jene in der Speicherzelle 200 sind, sind im Interesse der besseren Übersichtlichkeit von 3A in 3A weggelassen, oder sind in Strichlinien dargestellt oder nicht bezeichnet. In einigen Ausführungsformen ist die Speicherzelle 300A eine Implementierung der in 1 dargestellten Speicherzelle 100, mit Komponenten, die in 2 gezeigt sind.
  • Die Speicherzelle 300A enthält mehrere leitfähige Leitungen 302, 304a, 304b, 312, 314, 316 und 318. Die leitfähigen Leitungen 302-318 erstrecken sich entlang der Richtung Y in einer ersten Metallschicht eines Chips, in dem die Speicherzelle 300A ausgebildet ist. Die Speicherzelle 300A enthält des Weiteren mehrere Durchkontaktstecker V0, die die leitfähigen Leitungen der ersten Metallschicht mit entsprechenden aktiven Kontaktstrukturen 252-268 und den Gate-Kontaktstrukturen 292-298 verbinden. In einigen Ausführungsformen sind ein oder mehrere Durchkontaktstecker VO weggelassen. Infolge dessen stehen die leitfähigen Leitungen 302-318 in Kontakt mit entsprechenden aktiven Kontaktstrukturen 252-268 und den Gate-Kontaktstrukturen 292-298.
  • Die leitfähigen Leitungen 302-314 überlappen den Speicher/Schreibport-Bereich I. Die leitfähige Leitung 302 ist eine Versorgungsspannungsleitung, die elektrisch mit den aktiven Kontaktstrukturen 256 und 258 gekoppelt ist, die den Versorgungsspannungsknoten NVDD1 und NVDD2 entsprechen. Die leitfähige Leitung 304a ist eine Bezugspannungsleitung, die elektrisch mit der aktiven Kontaktstruktur 252 gekoppelt ist, die den Bezugspannungsknoten NVSS1 und NVSS3 entspricht. Die leitfähige Leitung 304b ist eine Bezugspannungsleitung, die elektrisch mit der aktiven Kontaktstruktur 254 gekoppelt ist, die den Bezugspannungsknoten NVSS2 und NVSS4 entspricht. Die leitfähigen Leitungen 304a und 304b sind symmetrisch um die leitfähige Leitung 302 angeordnet. Die leitfähige Leitung 312 ist eine erste Schreib-Bitleitung, die elektrisch mit der aktiven Kontaktstruktur 264 gekoppelt ist, die dem Schreib-Bitleitungsknoten NWBL entspricht. Die leitfähige Leitung 314 ist eine zweite Schreib-Bitleitung, die elektrisch mit der aktiven Kontaktstruktur 268 gekoppelt ist, die dem Schreib-Bitleitungsknoten NWBLB entspricht. In einigen Ausführungsformen entspricht die leitfähige Leitung 312 der Schreib-Bitleitung WBL in 1, und die leitfähige Leitung 314 der Schreib-Bitleitung WBLB entspricht. Die leitfähigen Leitungen 312 und 314 sind ebenfalls symmetrisch um die leitfähige Leitung 302 angeordnet.
  • Die leitfähige Leitung 316 überlappt den ersten Leseportbereich 11. Die leitfähige Leitung 316 ist eine erste Lese-Bitleitung, die elektrisch mit der aktiven Kontaktstruktur 262 gekoppelt ist, die dem Lese-Bitleitungsknoten NRBL1 entspricht. Die leitfähige Leitung 318 überlappt den zweiten Leseportbereich III. Die leitfähige Leitung 318 ist eine zweite Lese-Bitleitung, die elektrisch mit der aktiven Kontaktstruktur 266 gekoppelt ist, die dem Lese-Bitleitungsknoten NRBL2 entspricht. In einigen Ausführungsformen entspricht die leitfähige Leitung 316 der Lese-Bitleitung RBL1 in 1, und die leitfähige Leitung 318 entspricht der Lese-Bitleitung RBL2. Die leitfähigen Leitungen 316 und 318 sind symmetrisch um die leitfähige Leitung 302 angeordnet.
  • In einigen Ausführungsformen werden, wenn zwei oder mehr Speicherzellen mit einer Konfiguration der Speicherzelle 300A entlang der Richtung Y aneinander grenzen, die leitfähigen Leitungen, die den leitfähigen Leitungen 302-318 entsprechen, entsprechend verlängert oder fusioniert.
  • Die leitfähige Leitung 322 überlappt den Speicher/Schreibport-Bereich I und den ersten Leseportbereich II. Die leitfähige Leitung 322 ist ein erster Schreib-Wortleitungs-Kontaktfleck, der elektrisch mit der Gate-Kontaktstruktur 292 gekoppelt ist, die dem Schreib-Wortleitungsknoten NWWL1 entspricht. Die leitfähige Leitung 324 überlappt den Speicher/Schreibport-Bereich I und den zweiten Leseportbereich III. Die leitfähige Leitung 324 ist ein zweiter Schreib-Wortleitungs-Kontaktfleck, der elektrisch mit der Gate-Kontaktstruktur 294 gekoppelt ist, die dem Schreib-Wortleitungsknoten NWWL2 entspricht. Die leitfähigen Leitungen 322 und 324 sind symmetrisch um die leitfähige Leitung 302 angeordnet.
  • Die leitfähige Leitung 326 überlappt den ersten Leseportbereich II. Die leitfähige Leitung 326 ist ein erster Lese-Wortleitungs-Kontaktfleck, der elektrisch mit der Gate-Kontaktstruktur 296 gekoppelt ist, die dem Lese-Wortleitungsknoten NRWL1 entspricht. Die leitfähige Leitung 328 überlappt den zweiten Leseportbereich III. Die leitfähige Leitung 328 ist ein zweiter Lese-Wortleitungs-Kontaktfleck, der elektrisch mit der Gate-Kontaktstruktur 298 gekoppelt ist, die dem Lese-Wortleitungsknoten NRWL2 entspricht. Die leitfähigen Leitungen 326 und 328 sind ebenfalls symmetrisch um die leitfähige Leitung 302 angeordnet.
  • 3B ist eine Draufsicht auf eine Speicherzelle 300B, wobei alle Darstellungen bezüglich Komponenten über einer ersten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Komponenten in der Speicherzelle 300B, die die gleichen oder ähnlich wie jene in der Speicherzelle 300A sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Einige Komponenten der Speicherzelle 300B, die die gleichen oder ähnlich wie jene in der Speicherzelle 300A sind, sind im Interesse der besseren Übersichtlichkeit von 3B nicht bezeichnet. In einigen Ausführungsformen ist die Speicherzelle 300B eine Implementierung der in 1 dargestellten Speicherzelle 100, mit Komponenten, die in 2 gezeigt sind.
  • Im Vergleich zur Speicherzelle 300A enthält die Speicherzelle 300B die leitfähigen Leitungen 304c und 304d anstelle der leitfähigen Leitungen 304a und 304b. Die leitfähige Leitung 304c überlappt den ersten Leseportbereich II. Die leitfähige Leitung 304c ist eine Bezugspannungsleitung, die elektrisch mit der aktiven Kontaktstruktur 252 gekoppelt ist, die den Bezugspannungsknoten NVSS1 und NVSS3 entspricht. Die leitfähige Leitung 304d überlappt den zweiten Leseportbereich III. Die leitfähige Leitung 304d ist eine Bezugspannungsleitung, die elektrisch mit der aktiven Kontaktstruktur 254 gekoppelt ist, die den Bezugspannungsknoten NVSS2 und NVSS4 entspricht. Die leitfähigen Leitungen 304c und 304d sind symmetrisch um die leitfähige Leitung 302 angeordnet.
  • In einigen Ausführungsformen sind, wenn zwei oder mehr Speicherzellen mit einer Konfiguration der Speicherzelle 300B entlang der Richtung Y aneinander grenzen, die leitfähigen Leitungen, die den leitfähigen Leitungen 304c und 304d entsprechen, ebenfalls entsprechend verlängert oder fusioniert.
  • 3C ist eine Draufsicht auf eine Speicherzelle 300C, wobei alle Darstellungen bezüglich Komponenten über einer ersten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Komponenten in der Speicherzelle 300C, die die gleichen oder ähnlich wie jene in der Speicherzelle 300A und der Speicherzelle 300B sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Einige Komponenten der Speicherzelle 300C, die die gleichen oder ähnlich wie jene in den Speicherzellen 300A und 300B sind, sind im Interesse der besseren Übersichtlichkeit von 3C nicht bezeichnet. In einigen Ausführungsformen ist die Speicherzelle 300C eine Implementierung der in 1 dargestellten Speicherzelle 100, mit Komponenten, die in 2 gezeigt sind.
  • Im Vergleich zur Speicherzelle 300A und Speicherzelle 300B enthält die Speicherzelle 300C alle leitfähigen Leitungen 304a, 304b, 304c und 304d als Bezugspannungsleitungen.
  • 4A ist eine Draufsicht auf eine Speicherzelle 400A, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 400A, die die gleichen oder ähnlich wie jene in der Speicherzelle 300A sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Einige Komponenten der Speicherzelle 400A, die die gleichen oder ähnlich wie jene in der Speicherzelle 300A sind, sind im Interesse der besseren Übersichtlichkeit von 4A in 4A weggelassen oder in Strichlinien dargestellt, oder sind nicht bezeichnet. Die Speicherzelle 400A ist eine Implementierung auf der Basis der Speicherzelle 300A. In einigen Ausführungsformen kann die Speicherzelle 400A so modifiziert werden, dass sie auf der Basis der Speicherzelle 300B oder der Speicherzelle 300C implementiert werden kann.
  • Die Speicherzelle 400A enthält mehrere leitfähige Leitungen 302-328, 402, 404, 406, 412, 414, 422 und 424. Die leitfähigen Leitungen 302-328 erstrecken sich entlang der Richtung Y in einer ersten Metallschicht eines Chips, in dem die Speicherzelle 400A in einer Weise gebildet ist, die oben in Verbindung mit 3A veranschaulicht ist. Die leitfähigen Leitungen 402, 404 und 406 erstrecken sich entlang der Richtung X in einer zweiten Metallschicht über der ersten Metallschicht. Die leitfähigen Leitungen 412 und 414 erstrecken sich entlang der Richtung Y in einer dritten Metallschicht über der zweiten Metallschicht. Die leitfähigen Leitungen 422 und 424 erstrecken sich entlang der Richtung X in einer vierten Metallschicht über der dritten Metallschicht. Die Speicherzelle 400A enthält des Weiteren mehrere Durchkontaktstecker VI in einer ersten Durchkontaktschicht, die die leitfähigen Leitungen der ersten Metallschicht mit entsprechenden leitfähigen Leitungen der zweiten Metallschicht verbinden; mehrere Durchkontaktstecker V2 in einer zweiten Durchkontaktschicht, die die leitfähigen Leitungen der zweiten Metallschicht mit entsprechenden leitfähigen Leitungen der dritten Metallschicht verbinden; und mehrere Durchkontaktstecker V3 in einer dritten Durchkontaktschicht, die die leitfähigen Leitungen der dritten Metallschicht mit entsprechenden leitfähigen Leitungen der vierten Metallschicht verbinden.
  • Die leitfähige Leitung 402 ist eine Schreib-Wortleitung, die elektrisch mit dem ersten Schreib-Wortleitungs-Kontaktfleck (die leitfähige Leitung 322) und dem zweiten Schreib-Wortleitungs-Kontaktfleck (die leitfähige Leitung 324) gekoppelt ist, die den Schreib-Wortleitungsknoten NWWL1 und NWW2 entsprechen. In einigen Ausführungsformen entspricht die leitfähige Leitung 402 der Schreib-Wortleitung WWL in 1.
  • Die leitfähige Leitung 404 ist ein dritter Lese-Wortleitungs-Kontaktfleck, der elektrisch mit dem ersten Lese-Wortleitungs-Kontaktfleck (die leitfähige Leitung 326) gekoppelt ist, der dem Lese-Wortleitungsknoten NRWL1 entspricht. Die leitfähige Leitung 406 ist ein vierter Lese-Wortleitungs-Kontaktfleck, der elektrisch mit dem zweiten Lese-Wortleitungs-Kontaktfleck (die leitfähige Leitung 328) gekoppelt ist, der dem Lese-Wortleitungsknoten NRWL2 entspricht.
  • Die leitfähige Leitung 412 ist ein fünfter Lese-Wortleitungs-Kontaktfleck, der elektrisch mit dem dritten Lese-Wortleitungs-Kontaktfleck (die leitfähige Leitung 404) gekoppelt ist, der dem Lese-Wortleitungsknoten NRWL1 entspricht. Die leitfähige Leitung 414 ist ein sechster Lese-Wortleitungs-Kontaktfleck, der elektrisch mit dem vierten Lese-Wortleitungs-Kontaktfleck (die leitfähige Leitung 406) gekoppelt ist, der dem Lese-Wortleitungsknoten NRWL2 entspricht.
  • Die leitfähige Leitung 422 ist eine erste Lese-Wortleitung, die elektrisch mit dem fünften Lese-Wortleitungs-Kontaktfleck (die leitfähige Leitung 412) gekoppelt ist, der dem Lese-Wortleitungsknoten NRWL1 entspricht. Die leitfähige Leitung 424 ist eine zweite Lese-Wortleitung, die elektrisch mit dem sechsten Lese-Wortleitungs-Kontaktfleck (die leitfähige Leitung 414) gekoppelt ist, der dem Lese-Wortleitungsknoten NRWL2 entspricht. In einigen Ausführungsformen entspricht die leitfähige Leitung 422 der Lese-Wortleitung RWL1 in 1, und die leitfähige Leitung 424 entspricht der Lese-Wortleitung RWL2.
  • In einigen Ausführungsformen sind, wenn zwei oder mehr Speicherzellen mit einer Konfiguration der Speicherzelle 400A entlang der Richtung X aneinander grenzen, die leitfähigen Leitungen, die den leitfähigen Leitungen 402, 422 und 424 entsprechen, entsprechend verlängert oder fusioniert.
  • 4B ist eine Draufsicht auf eine Speicherzelle 400B, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 400B, die die gleichen oder ähnlich wie jene in der Speicherzelle 400A sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Die Speicherzelle 400B ist eine Implementierung auf der Basis der Speicherzelle 300A. In einigen Ausführungsformen kann die Speicherzelle 400B so modifiziert werden, dass sie auf der Basis der Speicherzelle 300B oder der Speicherzelle 300C implementiert werden kann.
  • Im Vergleich zur Speicherzelle 400A enthält die Speicherzelle 400B des Weiteren die leitfähige Leitung 408 in der zweiten Metallschicht und die leitfähige Leitung 416 in der dritten Metallschicht. Die leitfähige Leitung 408 ist eine Bezugspannungsleitung, die elektrisch mit den Bezugspannungsleitungen 304a und 304b gekoppelt ist. Die leitfähige Leitung 416 ist eine weitere Bezugspannungsleitung, die elektrisch mit der Bezugspannungsleitung 408 gekoppelt ist. In einigen Ausführungsformen sind, wenn zwei oder mehr Speicherzellen mit einer Konfiguration der Speicherzelle 400B entlang der Richtung Y aneinander grenzen, die leitfähigen Leitungen, die der leitfähigen Leitung 416 entsprechen, entsprechend verlängert oder fusioniert.
  • 4C ist eine Draufsicht auf eine Speicherzelle 400C, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 400C, die die gleichen oder ähnlich wie jene in der Speicherzelle 400B sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Die Speicherzelle 400C ist eine Implementierung auf der Basis der Speicherzelle 300A. In einigen Ausführungsformen kann die Speicherzelle 400C so modifiziert werden, dass sie auf der Basis der Speicherzelle 300B oder der Speicherzelle 300C implementiert werden kann.
  • Im Vergleich zur Speicherzelle 400B enthält die Speicherzelle 400C des Weiteren die leitfähige Leitung 418 in der dritten Metallschicht. Die leitfähige Leitung 418 ist eine globale Versorgungsspannungsleitung, die elektrisch mit den Versorgungsspannungsknoten NVDD1 und NVDD2 aller Speicherzellen gekoppelt ist, die entlang der Y-Richtung aneinander grenzen.
  • 4D ist eine Draufsicht auf eine Speicherzelle 400D, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 400D, die die gleichen oder ähnlich wie jene in der Speicherzelle 400C sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Die Speicherzelle 400D ist eine Implementierung auf der Basis der Speicherzelle 300A. In einigen Ausführungsformen kann die Speicherzelle 400D so modifiziert werden, dass sie auf der Basis der Speicherzelle 300B oder der Speicherzelle 300C implementiert werden kann.
  • Im Vergleich zur Speicherzelle 400C enthält die Speicherzelle 400D des Weiteren die leitfähige Leitung 417 in der dritten Metallschicht. Die leitfähige Leitung 417 ist eine weitere Bezugspannungsleitung, die elektrisch mit der Bezugspannungsleitung 408 gekoppelt ist. In einigen Ausführungsformen sind, wenn zwei oder mehr Speicherzellen mit einer Konfiguration der Speicherzelle 400D entlang der Richtung Y aneinander grenzen, die leitfähigen Leitungen, die der leitfähigen Leitung 417 entsprechen, ebenfalls entsprechend verlängert oder fusioniert. In einigen Ausführungsformen sind die leitfähige Leitung 416 und die leitfähige Leitung 417 symmetrisch um die leitfähige Leitung 418 angeordnet.
  • 5A ist ein Routungsschaubild eines Speicherbauelements SODA gemäß einigen Ausführungsformen. Das Speicherbauelement 500A enthält ein erstes Speicherarray 512, ein zweites Speicherarray 514, einen ersten Schreibport-Wortleitungstreiber 522 und einen ersten Leseport-Wortleitungstreiber 532, die mit dem ersten Speicherarray 512 gekoppelt sind, einen zweiten Schreibport-Wortleitungstreiber 524 und einen zweiten Leseport-Wortleitungstreiber 534, die mit dem zweiten Speicherarray 514 gekoppelt sind, und einen lokalen Abfühlkreis 540, der mit dem ersten Speicherarray 512 und dem zweiten Speicherarray 514 gekoppelt ist.
  • Das erste Speicherarray 512 und das zweite Speicherarray 514 enthalten jeweils mehrere Speicherzellen, die in Zeilen und Spalten angeordnet sind. In einigen Ausführungsformen haben die Speicherzellen des ersten Speicherarrays 512 und des zweiten Speicherarrays 514 eine Konfiguration ähnlich der der Speicherzelle 400C oder der Speicherzelle 400D.
  • Das erste Speicherarray 512 enthält mehrere Schreib-Wortleitungen 552, die der Schreib-Wortleitung WWL verschiedener Speicherzellen des ersten Speicherarrays 512 entsprechen. Der Schreibport-Wortleitungstreiber 522 ist dafür konfiguriert, selektiv eine oder mehrere Schreib-Wortleitungen 552 zu aktivieren, wenn eine Speicherzelle des ersten Speicherarrays 512 beschrieben wird. Das erste Speicherarray 512 enthält mehrere Lese-Wortleitungen 554 entsprechend der Lese-Wortleitung RWL1 und mehrere Lese-Wortleitungen 556 entsprechend der Lese-Wortleitung RWL2 verschiedener Speicherzellen des ersten Speicherarrays 512. Der Leseport-Wortleitungstreiber 532 ist dafür konfiguriert, selektiv eine oder mehrere Lese-Wortleitungen 555 und 556 zu aktivieren, wenn eine Speicherzelle des ersten Speicherarrays 512 gelesen wird. Das erste Speicherarray 512 enthält außerdem Versorgungsspannungsleitungen 558 in einer ersten Metallschicht eines Chips, in der das Speicherbauelement 500A ausgebildet ist. Die Versorgungsspannungsleitungen 558 entsprechen der Versorgungsspannungsleitung 302 verschiedener Speicherzellen des ersten Speicherarrays 512.
  • Das zweite Speicherarray 514 enthält Schreib-Wortleitungen 562, Lese-Wortleitungen 564 und Lese-Wortleitungen 566 entsprechend den Schreib-Wortleitungen 552, den Lese-Wortleitungen 554 und den Lese-Wortleitungen 556 des ersten Speicherarrays 512, weshalb auf eine detaillierte Beschreibung verzichtet wird. Das zweite Speicherarray 514 enthält außerdem Versorgungsspannungsleitungen 568 in der ersten Metallschicht des Chips. Die Versorgungsspannungsleitungen 568 entsprechen der Versorgungsspannungsleitung 302 verschiedener Speicherzellen des ersten Speicherarrays 514.
  • Das Speicherbauelement 500A enthält des Weiteren Versorgungsspannungsleitungen 572 in einer dritten Metallschicht des Chips und Versorgungsspannungsleitungen 574 und 576 in einer zweiten Metallschicht des Chips. Versorgungsspannungsleitungen 572 entsprechen der Versorgungsspannungsleitung 418 verschiedener Speicherzellen des ersten Speicherarrays 512 und des zweiten Speicherarrays 514. Die Versorgungsspannungsleitungen 574 liegen außerhalb eines Bereichs, der das erste Speicherarray 512 überlappt, und koppeln elektrisch die Versorgungsspannungsleitungen 572 mit den Versorgungsspannungsleitungen 558 durch entsprechende Durchkontaktstecker. Die Versorgungsspannungsleitungen 576 liegen außerhalb eines Bereichs, der das zweite Speicherarray 514 überlappt, und koppeln elektrisch die Versorgungsspannungsleitungen 572 mit den Versorgungsspannungsleitungen 568 durch entsprechende Durchkontaktstecker.
  • In einigen Ausführungsformen sind eine oder mehrere leitfähige Leitungen über der vierten Metallschicht elektrisch mit den Versorgungsspannungsleitungen 572 gekoppelt, um ein Versorgungsspannungsnetz des Chips zu bilden.
  • 5B ist ein Routungsschaubild eines Speicherbauelements 500B gemäß einigen Ausführungsformen. Komponenten des Speicherbauelements 500B, die die gleichen oder ähnlich wie jene in Speicherbauelement 500A sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet.
  • Das erste Speicherarray 512 enthält die Bezugspannungsleitungen 582 und 584 in einer ersten Metallschicht eines Chips, in der das Speicherbauelement 500B ausgebildet ist. Die Bezugspannungsleitungen 582 entsprechen der Bezugspannungsleitung 304a und/oder 304c (3A-3C) verschiedener Speicherzellen des ersten Speicherarrays 512. Die Bezugspannungsleitungen 584 entsprechen der Bezugspannungsleitung 304b und/oder 304d verschiedener Speicherzellen des ersten Speicherarrays 512.
  • Das erste Speicherarray 514 enthält die Bezugspannungsleitungen 586 und 588 in der ersten Metallschicht des Chips. Die Bezugspannungsleitungen 586 entsprechen der Bezugspannungsleitung 304a und/oder 304c verschiedener Speicherzellen des ersten Speicherarrays 514. Die Bezugspannungsleitungen 588 entsprechen der Bezugspannungsleitung 304b und/oder 304d verschiedener Speicherzellen des ersten Speicherarrays 514.
  • Das Speicherbauelement 500B enthält des Weiteren die Bezugspannungsleitungen 592 in einer dritten Metallschicht des Chips und die Bezugspannungsleitungen 594 und 596 in einer zweiten Metallschicht des Chips. Die Bezugspannungsleitungen 592 entsprechen der Bezugspannungsleitung 416 oder der Bezugsleitung 417 verschiedener Speicherzellen des ersten Speicherarrays 512 und des zweiten Speicherarrays 514 oder einer oder mehreren Bezugspannungsleitungen, die von den Bezugspannungsleitungen 416 und 417 verschieden sind. Die Bezugspannungsleitungen 594 liegen außerhalb eines Bereichs, der das erste Speicherarray 512 überlappt, und koppeln elektrisch die Bezugspannungsleitungen 592 mit den Bezugspannungsleitungen 582 und 584 durch entsprechende Durchkontaktstecker. Die Bezugspannungsleitungen 596 liegen außerhalb eines Bereichs, der das zweite Speicherarray 514 überlappt, und koppeln elektrisch die Versorgungsspannungsleitungen 592 mit den Versorgungsspannungsleitungen 586 und 588 durch entsprechende Durchkontaktstecker.
  • In einigen Ausführungsformen sind eine oder mehrere leitfähige Leitungen über der vierten Metallschicht elektrisch mit den Bezugspannungsleitungen 592 gekoppelt, um ein Bezugspannungsnetz des Chips zu bilden.
  • 6 ist eine Querschnittsansicht eines Abschnitts eines Chips 600, in dem ein oder mehrere Speicherbauelemente, wie in der vorliegenden Anmeldung veranschaulicht, ausgebildet sind, gemäß einigen Ausführungsformen. Einige Komponenten von Chip 600 sind im Interesse der besseren Übersichtlichkeit von 6 nicht dargestellt.
  • Der Chip 600 enthält ein Substrat 602, verschiedene Isolierungsstrukturelemente 604, die in dem Substrat 602 vergraben sind, mehrere Gate-Strukturen 612, die über dem Substrat 602 ausgebildet sind, mehrere aktive Kontaktstrukturen 614 über dem Substrat 602, und mehrere Gate-Kontaktstrukturen 616 über verschiedenen Gate-Strukturen 612. Der Chip 600 enthält außerdem mehrere leitfähige Schichten, die in dieser Offenbarung auch als Metallschichten bezeichnet werden, und mehrere Durchkontaktschichten über dem Substrat 602.
  • Die leitfähigen Schichten von Chip 600 umfassen eine erste Metallschicht mit leitfähigen Strukturelementen M1, eine zweite Metallschicht mit leitfähigen Strukturelementen M2, eine dritte Metallschicht mit leitfähigen Strukturelementen M3, und eine vierte Metallschicht mit leitfähigen Strukturelementen M4. Die Durchkontaktschichten von Chip 600 umfassen eine Basis-Durchkontaktschicht mit Durchkontaktsteckern V0, eine erste Durchkontaktschicht mit Durchkontaktsteckern V1, eine zweite Durchkontaktschicht mit Durchkontaktsteckern V2, und eine dritte Durchkontaktschicht mit einem Durchkontaktstecker V3. Die Durchkontaktstecker v0 sind so angeordnet, um mindestens einige der aktiven leitfähigen Strukturen 614 und/oder der leitfähigen Gate-Strukturen 616 mit entsprechenden ersten leitfähigen Metallschichtstrukturelementen M1 zu verbinden. Die Durchkontaktstecker V1 sind so angeordnet, um mindestens einige erste leitfähige Metallschichtstrukturelemente M1 mit entsprechenden zweiten leitfähigen Metallschichtstrukturelementen M2 zu verbinden. Die Durchkontaktstecker V2 sind so angeordnet, um mindestens einige zweite leitfähige Metallschichtstrukturelemente M2 mit entsprechenden dritten leitfähigen Metallschichtstrukturelementen M3 zu verbinden. Der Durchkontaktstecker V3 ist so angeordnet, um ein drittes leitfähiges Metallschichtstrukturelement M3 mit einem entsprechenden vierten leitfähigen Metallschichtstrukturelement M4 zu verbinden.
  • 6 wird dafür verwendet, die räumliche Beziehung zwischen verschiedenen Metallschichten und Durchkontaktschichten aufzuzeigen. In einigen Ausführungsformen ist die Anzahl der leitfähigen Strukturelemente auf verschiedenen Schichten nicht auf das in 6 dargestellte Beispiel beschränkt. In einigen Ausführungsformen gibt es eine oder mehrere Metallschichten und eine oder mehrere Durchkontaktschichten über der vierten leitfähigen Metallschichtstruktur M4.
  • 7 ist eine Draufsicht auf einen Abschnitt eines Speicherbauelements 700, wobei alle Darstellungen bezüglich Komponenten in und über einer ersten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. In einigen Ausführungsformen kann das Speicherbauelement 700 dafür verwendet werden, das Aneinanderstoßen verschiedener Speicherzellen im Speicherarray 512 oder 514 in den 5A und 5B zu veranschaulichen.
  • Das Speicherbauelement 700 enthält vier Speicherzellen 712, 714, 716 und 718, die entlang der Richtung Y aneinander stoßen. Die Speicherzellen 712 und 716 sind spiegelbildlich zu der Speicherzelle 300A in 3A, und die Speicherzellen 714 und 718 sind zu der Speicherzelle 300A identisch. Die Bezugszahlen für die Komponenten der Speicherzellen 712, 714, 716 und 718 und ihre detaillierte Beschreibung werden darum weggelassen.
  • Wenn die Speicherzellen 712, 714, 716 und 718 aneinander stoßen, so werden die aktiven Kontaktstrukturen der Speicherzellen 712 und 714, die den aktiven Kontaktstrukturen 262, 264, 258 und 254 entsprechen, als aktive Kontaktstrukturen 722, 724, 726 und 728 fusioniert. Die aktiven Kontaktstrukturen der Speicherzellen 716 und 718, die den aktiven Kontaktstrukturen 262, 264, 258 und 254 entsprechen, werden als aktive Kontaktstrukturen 732, 734, 736 und 738 fusioniert. Außerdem werden die aktiven Kontaktstrukturen der Speicherzellen 714 und 716, die den aktiven Kontaktstrukturen 252, 256, 268 und 266 entsprechen, als aktive Kontaktstrukturen 742, 744, 746 und 748 fusioniert. Darüber hinaus werden die leitfähigen Leitungen der Speicherzellen 712, 714, 716 und 718, die den leitfähigen Leitungen 302, 304a, 304b, 312, 314, 316 und 318 entsprechen, als die leitfähigen Leitungen 752, 754a, 754b, 762, 764, 766 und 768 fusioniert.
  • Das Speicherbauelement 700 wird auf der Basis der Speicherzelle 300A implementiert. In einigen Ausführungsformen kann die Speicherzelle 700 so modifiziert werden, dass sie auf der Basis der Speicherzelle 300B oder der Speicherzelle 300C implementiert werden kann.
  • 8A ist eine Draufsicht auf einen Abschnitt eines Speicherbauelements 800A, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. In einigen Ausführungsformen ist das Speicherbauelement 800A auf der Basis des Speicherbauelements 700 in 7 implementiert und kann dafür verwendet werden, das Aneinanderstoßen verschiedener Speicherzellen in dem Speicherarray 512 oder 514 in den 5A und 5B zu veranschaulichen.
  • Das Speicherbauelement 800A enthält vier Speicherzellen 812, 814, 816 und 818, die entlang der Richtung Y aneinander stoßen. Die Speicherzellen 812, 814, 816 und 818 entsprechen verschiedentlich den Speicherzellen 712, 714, 716 und 718. Die Speicherzellen 812 und 816 sind zu der Speicherzelle 400A in 4A spiegelbildlich, und die Speicherzellen 814 und 818 sind zu der Speicherzelle 400A identisch. Die Bezugszahlen für die Komponenten der Speicherzellen 812, 814, 816 und 818 und deren detaillierte Beschreibung werden somit weggelassen.
  • Das Speicherbauelement 800A wird auf der Basis der Speicherzelle 400A implementiert. In einigen Ausführungsformen kann die Speicherzelle 800A so modifiziert werden, dass sie auf der Basis der Speicherzelle 400B, der Speicherzelle 400C oder der Speicherzelle 400D implementiert werden kann.
  • 8B ist eine Draufsicht auf einen Abschnitt eines Speicherbauelements 800B, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. In einigen Ausführungsformen ist Speicherbauelement 800B außerdem auf der Basis des Speicherbauelements 700 in 7 implementiert und kann dafür verwendet werden, das Aneinanderstoßen verschiedener Speicherzellen in dem Speicherarray 512 oder 514 in den 5A und 5B zu veranschaulichen.
  • Das Speicherbauelement 800B enthält vier Speicherzellen 822, 824, 826 und 828, die entlang der Richtung Y aneinander stoßen. Die Speicherzellen 822, 824, 826 und 828 entsprechen verschiedentlich den Speicherzellen 712, 714, 716 und 718. Im Vergleich zum Speicherbauelement 800A sind die Speicherzellen 822, 824, 826 und 828 des Speicherbauelements 800B alle identisch zu der Speicherzelle 400A. Die Bezugszahlen für die Komponenten der Speicherzellen 822, 824, 826 und 828 und deren detaillierte Beschreibung werden somit weggelassen.
  • Das Speicherbauelement 800B wird auf der Basis der Speicherzelle 400A implementiert. In einigen Ausführungsformen kann die Speicherzelle 800A so modifiziert werden, dass sie auf der Basis der Speicherzelle 400B, der Speicherzelle 400C oder der Speicherzelle 400D implementiert werden kann.
  • In einigen Ausführungsformen ist in einem Speicherbauelement das Anstoßen der Speicherzelle auf der Basis der Anordnung realisiert, die in 8A dargestellt ist, auf der Basis der Anordnung realisiert, die in 8B dargestellt ist, oder eine Kombination davon.
  • 9 ist eine Draufsicht auf eine Speicherzelle 900, wobei alle Darstellungen bezüglich Komponenten in und über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 900, die die gleichen oder ähnlich wie jene in der Speicherzelle 400A sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Die Speicherzelle 900 ist eine Implementierung auf der Basis der Speicherzelle 300A. In einigen Ausführungsformen kann die Speicherzelle 900 so modifiziert werden, dass sie auf der Basis der Speicherzelle 300B oder der Speicherzelle 300C implementiert werden kann.
  • Im Vergleich zur Speicherzelle 400A enthält die Speicherzelle 900 des Weiteren die leitfähigen Leitungen 902 und 904 in der dritten Metallschicht. Die leitfähige Leitung 902 überlappt den ersten Leseportbereich II und fungiert als eine erste globale Lese-Bitleitung, die dem ersten Leseportschaltkreis der Speicherzelle 900 entspricht. Die leitfähige Leitung 904 überlappt den zweiten Leseportbereich III und fungiert als eine zweite globale Lese-Bitleitung, die dem zweiten Leseportschaltkreis der Speicherzelle 900 entspricht.
  • 10 ist ein Routungsschaubild eines Abschnitts eines Speicherbauelements 1000 gemäß einigen Ausführungsformen. Das Speicherbauelement 1000 wird auf der Basis der Speicherzelle 900 implementiert. Die Komponenten des Speicherbauelements 1000, die die gleichen oder ähnlich wie jene in Speicherbauelement SODA sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet.
  • Das erste Speicherarray 512 enthält die leitfähigen Leitungen 1012, 1014, 1016 und 1018 in einer ersten Metallschicht eines Chips, in der das Speicherbauelement 1000 ausgebildet ist. Die leitfähige Leitung 1012 und die leitfähige Leitung 1014 entsprechen den Lese-Bitleitungen 316 und 318 (3A-3C) einer Spalte von Speicherzellen des ersten Speicherarrays 512. Die leitfähige Leitung 1016 und die leitfähige Leitung 1018 entsprechen den Lese-Bitleitungen 316 und 318 einer weiteren Spalte von Speicherzellen des ersten Speicherarrays 512. Die leitfähigen Leitungen 1012, 1014, 1016 und 1018 koppeln elektrisch entsprechende Spalten von Speicherzellen des ersten Speicherarrays 512 mit dem lokalen Abfühlkreis 540.
  • Das zweite Speicherarray 514 enthält die leitfähigen Leitungen 1022, 1024, 1026 und 1028 in der ersten Metallschicht. Die leitfähige Leitung 1022 und die leitfähige Leitung 1024 entsprechen den Lese-Bitleitungen 316 und 318 einer Spalte von Speicherzellen des zweiten Speicherarrays 514. Die leitfähige Leitung 1026 und die leitfähige Leitung 1028 entsprechen den Lese-Bitleitungen 316 und 318 einer weiteren Spalte von Speicherzellen des zweiten Speicherarrays 514. Die leitfähigen Leitungen 1022, 1024, 1026 und 1028 koppeln elektrisch entsprechende Spalten von Speicherzellen des zweiten Speicherarrays 514 mit dem lokalen Abfühlkreis 540.
  • Das Speicherbauelement 1000 enthält des Weiteren die globalen Lese-Bitleitungen 1032, 1034, 1036 und 1038 in einer dritten Metallschicht des Chips. Die globale Lese-Bitleitung 1032 ist elektrisch mit dem lokalen Abfühlkreis 540 gekoppelt und entspricht der leitfähigen Leitung 902 einer Spalte von Speicherzellen des ersten Speicherarrays 512 und einer Spalte von Speicherzellen des zweiten Speicherarrays 514. Die globale Lese-Bitleitung 1034 ist elektrisch mit dem lokalen Abfühlkreis 540 gekoppelt und entspricht der leitfähigen Leitung 904 von Spalten von Speicherzellen des ersten Speicherarrays 512 und von Spalten von Speicherzellen des zweiten Speicherarrays 514. Die globale Lese-Bitleitung 1036 ist elektrisch mit dem lokalen Abfühlkreis 540 gekoppelt und entspricht der leitfähigen Leitung 902 einer weiteren Spalte von Speicherzellen des ersten Speicherarrays 512 und einer weiteren Spalte von Speicherzellen des zweiten Speicherarrays 514. Die globale Lese-Bitleitung 1038 ist elektrisch mit dem lokalen Abfühlkreis 540 gekoppelt und entspricht der leitfähigen Leitung 904 einer weiteren Spalte von Speicherzellen des ersten Speicherarrays 512 und einer weiteren Spalte von Speicherzellen des zweiten Speicherarrays 514.
  • 11A ist eine Draufsicht auf eine Speicherzelle 1100A, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 1100A, die die gleichen oder ähnlich wie jene in der Speicherzelle 900 sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Die Speicherzelle 1100A ist eine Implementierung auf der Basis der Speicherzelle 300A. In einigen Ausführungsformen kann die Speicherzelle 1100A so modifiziert werden, dass sie auf der Basis der Speicherzelle 300B oder der Speicherzelle 300C implementiert werden kann.
  • Im Vergleich zur Speicherzelle 900 enthält die Speicherzelle 1100A des Weiteren die leitfähige Leitung 1108 in der zweiten Metallschicht und die leitfähige Leitung 1116 in der dritten Metallschicht. Die leitfähige Leitung 1108 ist eine Bezugspannungsleitung entsprechend der leitfähigen Leitung 408 in 4B. Die leitfähige Leitung 1116 ist eine Bezugspannungsleitung entsprechend der leitfähigen Leitung 416 in 4B. Auf eine detaillierte Beschreibung der leitfähigen Leitungen 1108 und 1116 wird somit verzichtet. In einigen Ausführungsformen hat ein Speicherbauelement, das die Speicherzellen 1100A verwendet, eine Konfiguration mit den Merkmalen des Speicherbauelements 500A und des Speicherbauelements 1000.
  • 11B ist eine Draufsicht auf eine Speicherzelle 1100B, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 1100B, die die gleichen oder ähnlich wie jene in der Speicherzelle 1100A sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Die Speicherzelle 1100B ist eine Implementierung auf der Basis der Speicherzelle 300A. In einigen Ausführungsformen kann die Speicherzelle 1100B so modifiziert werden, dass sie auf der Basis der Speicherzelle 300B oder der Speicherzelle 300C implementiert werden kann.
  • Im Vergleich zur Speicherzelle 1100A enthält die Speicherzelle 1100B des Weiteren die leitfähige Leitung 1118 in der dritten Metallschicht. Die leitfähige Leitung 1118 ist eine globale Versorgungsspannungsleitung entsprechend der leitfähigen Leitung 418 in 4C. Auf eine detaillierte Beschreibung der leitfähigen Leitung 1118 wird somit verzichtet. In einigen Ausführungsformen hat ein Speicherbauelement, das die Speicherzellen 1100B verwendet, eine Konfiguration mit den Merkmalen des Speicherbauelements 1000 und eines oder mehrerer von Speicherbauelement 500A und Speicherbauelement 500B.
  • 11C ist eine Draufsicht auf eine Speicherzelle 1100C, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 1100C, die die gleichen oder ähnlich wie jene in der Speicherzelle 1100B sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Die Speicherzelle 1100C ist eine Implementierung auf der Basis der Speicherzelle 300A. In einigen Ausführungsformen kann die Speicherzelle 1100C so modifiziert werden, dass sie auf der Basis der Speicherzelle 300B oder der Speicherzelle 300C implementiert werden kann.
  • Im Vergleich zur Speicherzelle 1100B enthält die Speicherzelle 1100C des Weiteren die leitfähige Leitung 1117 in der dritten Metallschicht. Die leitfähige Leitung 1117 ist eine Bezugspannungsleitung entsprechend der leitfähigen Leitung 417 in 4D. Auf eine detaillierte Beschreibung der leitfähigen Leitung 1117 wird somit verzichtet. In einigen Ausführungsformen hat ein Speicherbauelement, das die Speicherzellen 1100C verwendet, eine Konfiguration mit den Merkmalen des Speicherbauelements 1000 und eines oder mehrerer von Speicherbauelement 500A und Speicherbauelement 500B.
  • 12 ist eine Draufsicht auf eine Speicherzelle 1200, wobei alle Darstellungen bezüglich Komponenten über einer ersten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 1200, die die gleichen oder ähnlich wie jene in der Speicherzelle 300C sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Einige Komponenten der Speicherzelle 1200, die die gleichen oder ähnlich wie jene in der Speicherzelle 300A, 300B oder 300C sind, sind im Interesse der besseren Übersichtlichkeit von 12 nicht bezeichnet. In einigen Ausführungsformen ist die Speicherzelle 1200 eine Implementierung der in 1 dargestellten Speicherzelle 100, mit Komponenten, die in 2 gezeigt sind. In einigen Ausführungsformen sind die Konfigurationen, die in Verbindung mit den 4A-11C veranschaulicht sind, auch auf die Speicherzelle 1200 anwendbar.
  • Im Vergleich zur Speicherzelle 300C enthält die Speicherzelle 1200 die aktiven Kontaktstrukturen 1252a und 1252b anstelle der aktiven Struktur 252 und die aktiven Kontaktstrukturen 1254a und 1254b anstelle der aktiven Struktur 254.
  • Die aktiven Kontaktstrukturen 1252a und 1254a überlappen den Speicher/Schreibport-Bereich I. Die aktive Kontaktstruktur 1252a überlappt die aktiven Strukturen 212a und 212b und entspricht einer Source-Elektrode des Transistors N1 und den Bezugspannungsknoten NVSS1. Die aktive Kontaktstruktur 1254a überlappt die aktiven Strukturen 216a und 216b und entspricht einer Source-Elektrode des Transistors N2 und den Bezugspannungsknoten NVSS2. Die leitfähige Leitung 304a ist elektrisch mit der aktiven Kontaktstruktur 1252a gekoppelt, und die leitfähige Leitung 304b ist elektrisch mit der aktiven Kontaktstruktur 1254a gekoppelt.
  • Die aktive Kontaktstruktur 1252b überlappt den ersten Leseportbereich II. Die aktive Kontaktstruktur 1252b überlappt die aktiven Strukturen 214a und 214b und entspricht einer Source-Elektrode des Transistors N5 und den Bezugspannungsknoten NVSS3. Die aktive Kontaktstruktur 1254b überlappt den zweiten Leseportbereich III. Die aktive Kontaktstruktur 1254b überlappt die aktiven Strukturen 218a und 218b und entspricht einer Source-Elektrode des Transistors N7 und den Bezugspannungsknoten NVSS4.
  • 13A ist eine Draufsicht auf eine Speicherzelle 1300A, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 1300A, die die gleichen oder ähnlich wie jene in der Speicherzelle 1200 in 12 und der Speicherzelle 400A in 4A sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Die Speicherzelle 1300A ist eine Implementierung auf der Basis der Speicherzelle 1200. In einigen Ausführungsformen kann die Speicherzelle 1300A so modifiziert werden, dass sie auf der Basis der Speicherzelle 300C in 3C implementiert werden kann.
  • Im Vergleich zur Speicherzelle 400A enthält die Speicherzelle 1300A des Weiteren die leitfähige Leitung 1308 in der zweiten Metallschicht und die leitfähige Leitung 1316 in der dritten Metallschicht. Die leitfähige Leitung 1308 ist eine Bezugspannungsleitung entsprechend der leitfähigen Leitung 408 in 4B. Die leitfähige Leitung 1308 ist elektrisch mit den Bezugspannungsleitungen 304a, 304b, 304c und 304d durch entsprechende Durchkontaktstecker V1 in der ersten Durchkontaktschicht gekoppelt. Die leitfähige Leitung 1316 ist eine Bezugspannungsleitung entsprechend der leitfähigen Leitung 416 in 4B. Die leitfähige Leitung 1316 ist elektrisch mit der leitfähigen Leitung 1318 durch einen entsprechenden Durchkontaktstecker V2 in der zweiten Durchkontaktschicht gekoppelt. In einigen Ausführungsformen hat ein Speicherbauelement, das die Speicherzellen 1300A verwendet, eine Konfiguration mit den Merkmalen des Speicherbauelements 500A.
  • 13B ist eine Draufsicht auf eine Speicherzelle 1300B, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 1300B, die die gleichen oder ähnlich wie jene in der Speicherzelle 1300A sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Die Speicherzelle 1300B ist eine Implementierung auf der Basis der Speicherzelle 1200. In einigen Ausführungsformen kann die Speicherzelle 1300B so modifiziert werden, dass sie auf der Basis der Speicherzelle 300C implementiert werden kann.
  • Im Vergleich zur Speicherzelle 1300A enthält die Speicherzelle 1300B des Weiteren die leitfähige Leitung 1318 in der dritten Metallschicht. Die leitfähige Leitung 1318 ist eine globale Versorgungsspannungsleitung entsprechend der leitfähigen Leitung 418 in 4C. Auf eine detaillierte Beschreibung der leitfähigen Leitung 1318 wird somit verzichtet. In einigen Ausführungsformen hat ein Speicherbauelement, das die Speicherzellen 1300B verwendet, eine Konfiguration mit den Merkmalen des Speicherbauelements 500A oder des Speicherbauelements 500B.
  • 13C ist eine Draufsicht auf eine Speicherzelle 1300C, wobei alle Darstellungen bezüglich Komponenten über einer vierten Metallschicht eines Chips weggelassen sind, gemäß einigen Ausführungsformen. Die Komponenten in der Speicherzelle 1300C, die die gleichen oder ähnlich wie jene in der Speicherzelle 1300B sind, tragen die gleichen Bezugszahlen, und auf ihre detaillierte Beschreibung wird verzichtet. Die Speicherzelle 1300C ist eine Implementierung auf der Basis der Speicherzelle 1200. In einigen Ausführungsformen kann die Speicherzelle 1300C so modifiziert werden, dass sie auf der Basis der Speicherzelle 300C implementiert werden kann.
  • Im Vergleich zur Speicherzelle 1300B enthält die Speicherzelle 1300C des Weiteren die leitfähige Leitung 1317 in der dritten Metallschicht. Die leitfähige Leitung 1317 ist eine Bezugspannungsleitung entsprechend der leitfähigen Leitung 417 in 4D. Auf eine detaillierte Beschreibung der leitfähigen Leitung 1317 wird somit verzichtet. In einigen Ausführungsformen hat ein Speicherbauelement, das die Speicherzellen 1300C verwendet, eine Konfiguration mit den Merkmalen des Speicherbauelements 500A oder des Speicherbauelements 500B.
  • Die oben beschriebenen Konfigurationen sind als einzelne Beispiele veranschaulicht. In einigen Ausführungsformen wird eine Speicherzelle oder ein Speicherbauelement unter Verwendung der Merkmale eines oder mehrerer der oben veranschaulichten einzelnen Beispiele implementiert.
  • Gemäß einer Ausführungsform enthält eine statische Direktzugriffsspeicher (SRAM)-Zelle in einem Chip Folgendes: einen Speicherschaltkreis mit einem ersten Datenknoten, einem zweiten Datenknoten, einem Versorgungsspannungsknoten und einem ersten Bezugspannungsknoten; einen Schreibportschaltkreis, der mit dem ersten Datenknoten gekoppelt ist und einen ersten Schreib-Wortleitungsknoten und einen ersten Schreib-Bitleitungsknoten hat; einen ersten Leseportschaltkreis, der mit dem ersten Datenknoten gekoppelt ist und einen ersten Lese-Wortleitungsknoten, einen ersten Lese-Bitleitungsknoten und einen zweiten Bezugspannungsknoten hat; einen zweiten Leseportschaltkreis, der mit dem zweiten Datenknoten gekoppelt ist und einen zweiten Lese-Wortleitungsknoten, einen zweiten Lese-Bitleitungsknoten und einen dritten Bezugspannungsknoten hat; und mehrere leitfähige Leitungen. Die mehreren leitfähigen Leitungen enthalten mehrere erste leitfähige Leitungen, die sich entlang einer ersten Richtung in einer ersten Metallschicht des Chips erstrecken, mehrere zweite leitfähige Leitungen, die sich entlang einer zweiten Richtung in einer zweiten Metallschicht des Chips und über der ersten Metallschicht erstrecken, mehrere dritte leitfähige Leitungen, die sich entlang der ersten Richtung in einer dritten Metallschicht des Chips und über der zweiten Metallschicht erstrecken, und mehrere vierte leitfähige Leitungen, die sich entlang der zweiten Richtung in einer vierten Metallschicht des Chips und über der dritten Metallschicht erstrecken. Die mehreren ersten leitfähigen Leitungen enthalten eine erste Versorgungsspannungsleitung, die elektrisch mit dem Versorgungsspannungsknoten gekoppelt ist; eine erste Bezugspannungsleitung, die elektrisch mit dem ersten Bezugspannungsknoten gekoppelt ist; eine erste Schreib-Bitleitung, die elektrisch mit dem ersten Schreib-Bitleitungsknoten gekoppelt ist; eine erste Lese-Bitleitung, die elektrisch mit dem ersten Lese-Bitleitungsknoten gekoppelt ist; und eine zweite Lese-Bitleitung, die elektrisch mit dem zweiten Lese-Bitleitungsknoten gekoppelt ist. Die mehreren zweiten leitfähigen Leitungen enthalten eine Schreib-Wortleitung, die elektrisch mit dem ersten Schreib-Wortleitungsknoten gekoppelt ist. Die mehreren vierten leitfähigen Leitungen enthalten eine erste Lese-Wortleitung, die elektrisch mit dem ersten Lese-Wortleitungsknoten gekoppelt ist; und eine zweite Lese-Wortleitung, die elektrisch mit dem zweiten Lese-Wortleitungsknoten gekoppelt ist.
  • Gemäß einer weiteren Ausführungsform enthält ein Speicherschaltkreis in einem Chip ein Speicherarray, das mehrere statische Direktzugriffsspeicher (SRAM)-Zellen umfasst, die in Zeilen und Spalten angeordnet sind, mehrere erste leitfähige Leitungen, die sich entlang einer ersten Richtung in einer ersten Metallschicht des Chips erstrecken, mehrere zweite leitfähige Leitungen, die sich entlang einer zweiten Richtung in einer zweiten Metallschicht des Chips und über der ersten Metallschicht erstrecken, mehrere dritte leitfähige Leitungen, die sich entlang der ersten Richtung in einer dritten Metallschicht des Chips und über der zweiten Metallschicht erstrecken, und mehrere vierte leitfähige Leitungen, die sich entlang der zweiten Richtung in einer vierten Metallschicht des Chips und über der dritten Metallschicht erstrecken. Jede SRAM-Zelle enthält einen Versorgungsspannungsknoten, einen ersten Bezugspannungsknoten, einen Schreibport mit einem Schreib-Wortleitungsknoten und einem Schreib-Bitleitungsknoten, einen ersten Leseport mit einem ersten Lese-Wortleitungsknoten, einen ersten Lese-Bitleitungsknoten, und einen zweiten Bezugspannungsknoten, und einen zweiten Leseport mit einem zweiten Lese-Wortleitungsknoten, einem zweiten Lese-Bitleitungsknoten und einem dritten Bezugspannungsknoten. Die mehreren ersten leitfähigen Leitungen enthalten eine erste Versorgungsspannungsleitung, die elektrisch mit den Versorgungsspannungsknoten einer ersten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; eine erste Bezugspannungsleitung, die elektrisch mit den ersten Bezugspannungsknoten der ersten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; eine erste Schreib-Bitleitung, die elektrisch mit den ersten Schreib-Bitleitungsknoten der ersten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; eine erste Lese-Bitleitung, die elektrisch mit den ersten Lese-Bitleitungsknoten der ersten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; und eine zweite Lese-Bitleitung, die elektrisch mit den zweiten Lese-Bitleitungsknoten der ersten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist. Die mehreren zweiten leitfähigen Leitungen enthalten eine Schreib-Wortleitung, die elektrisch mit den ersten Schreib-Wortleitungsknoten einer Zeile von SRAM-Zellen des Speicherarrays gekoppelt ist. Die mehreren vierten leitfähigen Leitungen enthalten eine erste Lese-Wortleitung, die elektrisch mit den ersten Lese-Wortleitungsknoten der Zeile von SRAM-Zellen des Speicherarrays gekoppelt ist; und eine zweite Lese-Wortleitung, die elektrisch mit den zweiten Lese-Wortleitungsknoten der Zeile von SRAM-Zellen des Speicherarrays gekoppelt ist.
  • Gemäß einer weiteren Ausführungsform enthält eine statische Direktzugriffsspeicher (SRAM)-Zelle in einem Chip mehrere erste Transistoren, die als ein Speicherschaltkreis konfiguriert sind, mehrere zweite Transistoren, die als ein Schreibportschaltkreis konfiguriert sind, mehrere dritte Transistoren, die als ein erster Leseportschaltkreis konfiguriert sind, mehrere vierte Transistoren, die als ein zweiter Leseportschaltkreis konfiguriert sind, mehrere erste leitfähige Leitungen, die sich entlang einer ersten Richtung in einer ersten Metallschicht des Chips erstrecken, mehrere zweite leitfähige Leitungen, die sich entlang einer zweiten Richtung in einer zweiten Metallschicht des Chips und über der ersten Metallschicht erstrecken, mehrere dritte leitfähige Leitungen in einer dritten Metallschicht des Chips und über der zweiten Metallschicht, und mehrere vierte leitfähige Leitungen, die sich entlang der zweiten Richtung in einer vierten Metallschicht des Chips und über der dritten Metallschicht erstrecken. Der Speicherschaltkreis hat einen ersten Datenknoten und einen zweiten Datenknoten. Der Schreibportschaltkreis ist mit dem ersten Datenknoten und dem zweiten Datenknoten gekoppelt und hat einen ersten Schreib-Wortleitungsknoten, einen zweiten Schreib-Wortleitungsknoten, einen ersten Schreib-Bitleitungsknoten und einen zweiten Schreib-Bitleitungsknoten. Der erste Leseportschaltkreis ist mit dem ersten Datenknoten gekoppelt und hat einen ersten Lese-Wortleitungsknoten und einen ersten Lese-Bitleitungsknoten. Der zweite Leseportschaltkreis ist mit dem zweiten Datenknoten gekoppelt und hat einen zweiten Lese-Wortleitungsknoten und einen zweiten Lese-Bitleitungsknoten. Die mehreren ersten leitfähigen Leitungen enthalten eine erste Schreib-Bitleitung, die elektrisch mit dem ersten Schreib-Bitleitungsknoten gekoppelt ist; eine zweite Schreib-Bitleitung, die elektrisch mit dem zweiten Schreib-Bitleitungsknoten gekoppelt ist; eine erste Lese-Bitleitung, die elektrisch mit dem ersten Lese-Bitleitungsknoten gekoppelt ist; und eine zweite Lese-Bitleitung, die elektrisch mit dem zweiten Lese-Bitleitungsknoten gekoppelt ist. Die mehreren zweiten leitfähigen Leitungen enthalten eine Schreib-Wortleitung, die elektrisch mit den ersten und zweiten Schreib-Wortleitungsknoten gekoppelt ist. Die mehreren vierten leitfähigen Leitungen enthalten eine erste Lese-Wortleitung, die elektrisch mit dem ersten Lese-Wortleitungsknoten gekoppelt ist; und eine zweite Lese-Wortleitung, die elektrisch mit dem zweiten Lese-Wortleitungsknoten gekoppelt ist. Die SRAM-Zelle hat eine Zellenhöhe entlang der ersten Richtung und eine Zellenbreite entlang der zweiten Richtung und ein Verhältnis der Zellenbreite zur Zellenhöhe gleich oder größer als 5.
  • Verschiedenen Arten von Transistoren sind in dieser Offenbarung als Beispiel besprochen. In einigen Ausführungsformen fallen die Implementierungen, die andere Arten von Transistoren verwenden als die, die in der vorliegenden Offenbarung veranschaulicht sind, ebenfalls in den Geltungsbereich der hier besprochenen Anmeldung.

Claims (20)

  1. Statische Direktzugriffsspeicher (SRAM)-Zelle (100) in einem Chip, die Folgendes umfasst: einen Speicherschaltkreis (110) mit einem ersten Datenknoten (ND), einem zweiten Datenknoten (NDB), einem Versorgungsspannungsknoten (NVDD1) und einem ersten Bezugspannungsknoten (NVSS1); einen Schreibportschaltkreis (120), der mit dem ersten Datenknoten (ND) gekoppelt ist und einen ersten Schreib-Wortleitungsknoten (NWWL1) und einen ersten Schreib-Bitleitungsknoten (NWBL) hat; einen ersten Leseportschaltkreis (130), der mit dem ersten Datenknoten (ND) gekoppelt ist und einen ersten Lese-Wortleitungsknoten (NRWL1), einen ersten Lese-Bitleitungsknoten (NRBL1) und einen zweiten Bezugspannungsknoten (NVSS3) hat; einen zweiten Leseportschaltkreis (140), der mit dem zweiten Datenknoten (NDB) gekoppelt ist und einen zweiten Lese-Wortleitungsknoten (NRWL2), einen zweiten Lese-Bitleitungsknoten (NRBL2) und einen dritten Bezugspannungsknoten (NVSS4) hat; mehrere erste leitfähige Leitungen, die sich entlang einer ersten Richtung (Y) in einer ersten Metallschicht des Chips erstrecken, wobei die mehreren ersten leitfähigen Leitungen Folgendes umfassen: eine erste Versorgungsspannungsleitung (302), die elektrisch mit dem Versorgungsspannungsknoten (NVDD 1) gekoppelt ist; eine erste Bezugspannungsleitung (304a), die elektrisch mit dem ersten Bezugspannungsknoten (NVSS1) gekoppelt ist; eine erste Schreib-Bitleitung (312), die elektrisch mit dem ersten Schreib-Bitleitungsknoten (NWBL) gekoppelt ist; eine erste Lese-Bitleitung (316), die elektrisch mit dem ersten Lese-Bitleitungsknoten (NRBL1) gekoppelt ist; und eine zweite Lese-Bitleitung (318), die elektrisch mit dem zweiten Lese-Bitleitungsknoten (NRBL2) gekoppelt ist; mehrere zweite leitfähige Leitungen, die sich entlang einer zweiten Richtung (X) in einer zweiten Metallschicht des Chips und über der ersten Metallschicht erstrecken, wobei die mehreren zweiten leitfähigen Leitungen Folgendes umfassen: eine Schreib-Wortleitung (402), die elektrisch mit dem ersten Schreib-Wortleitungsknoten (NWWLI)gekoppelt ist; mehrere dritte leitfähige Leitungen (412, 414), die sich entlang der ersten Richtung in einer dritten Metallschicht des Chips und über der zweiten Metallschicht erstrecken; und mehrere vierte leitfähige Leitungen (422, 424), die sich entlang der zweiten Richtung in einer vierten Metallschicht des Chips und über der dritten Metallschicht erstrecken, wobei die mehreren vierten leitfähigen Leitungen Folgendes umfassen: eine erste Lese-Wortleitung (422), die elektrisch mit dem ersten Lese-Wortleitungsknoten (NRWLI) gekoppelt ist; und eine zweite Lese-Wortleitung (424), die elektrisch mit dem zweiten Lese-Wortleitungsknoten (NRWL2) gekoppelt ist.
  2. SRAM-Zelle nach Anspruch 1, wobei die mehreren ersten leitfähigen Leitungen des Weiteren einen ersten Schreib-Wortleitungs-Kontaktfleck (322) enthalten, der elektrisch mit dem ersten Schreib-Wortleitungsknoten (NWWL1) und der Schreib-Wortleitung (402) gekoppelt ist.
  3. SRAM-Zelle nach Anspruch 1 oder 2, die des Weiteren einen Durchkontaktstecker in einer ersten Durchkontaktschicht des Chips umfasst, wobei der Durchkontaktstecker den ersten Schreib-Wortleitungs-Kontaktfleck (322) und die Schreib-Wortleitung (402) direkt verbindet.
  4. SRAM-Zelle nach einem der vorangehenden Ansprüche, wobei die mehreren ersten leitfähigen Leitungen des Weiteren einen zweiten Schreib-Wortleitungs-Kontaktfleck (324) enthalten, der elektrisch mit dem ersten Schreib-Wortleitungsknoten (NWWL1) und der Schreib-Wortleitung (402) gekoppelt ist.
  5. SRAM-Zelle nach Anspruch 4, die des Weiteren einen Durchkontaktstecker in einer ersten Durchkontaktschicht des Chips umfasst, wobei der Durchkontaktstecker den zweiten Schreib-Wortleitungs-Kontaktfleck (324) und die Schreib-Wortleitung (402) direkt verbindet.
  6. SRAM-Zelle nach einem der vorangehenden Ansprüche, wobei die mehreren ersten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine zweite Bezugspannungsleitung (304a), die elektrisch mit dem ersten Bezugspannungsknoten (NVSS1) gekoppelt ist.
  7. SRAM-Zelle nach einem der vorangehenden Ansprüche, wobei die mehreren ersten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine zweite Bezugspannungsleitung (304a), die elektrisch mit dem zweiten Bezugspannungsknoten (NVSS3) gekoppelt ist; und eine dritte Bezugspannungsleitung (304b), die elektrisch mit dem dritten Bezugspannungsknoten (NVSS4) gekoppelt ist.
  8. SRAM-Zelle nach einem der vorangehenden Ansprüche, die des Weiteren Folgendes umfasst: eine erste leitfähige Struktur (252) unter der ersten Metallschicht des Chips, wobei sich die erste leitfähigen Struktur entlang der zweiten Richtung (X) erstreckt und elektrisch den ersten Bezugspannungsknoten (NVSS1) mit dem zweiten Bezugsspannungsknoten (NVSS3) koppelt; und eine zweite leitfähige Struktur (254) unter der ersten Metallschicht des Chips, wobei sich die zweite leitfähige Struktur entlang der zweiten Richtung erstreckt und elektrisch den ersten Bezugspannungsknoten (NVSS2) mit dem dritten Bezugspannungsknoten (NVSS4) koppelt.
  9. SRAM-Zelle nach einem der vorangehenden Ansprüche, wobei die mehreren ersten leitfähigen Leitungen des Weiteren Folgendes umfassen: einen ersten Lese-Wortleitungs-Kontaktfleck (326), der elektrisch mit dem ersten Lese-Wortleitungsknoten (NRWL1) gekoppelt ist; und einen zweiten Lese-Wortleitungs-Kontaktfleck (328), der elektrisch mit dem zweiten Lese-Wortleitungsknoten (NRWL2) gekoppelt ist; wobei die mehreren zweiten leitfähigen Leitungen des Weiteren Folgendes umfassen: einen dritten Lese-Wortleitungs-Kontaktfleck (404), der elektrisch mit dem ersten Lese-Wortleitungs-Kontaktfleck (326) gekoppelt ist; und einen vierten Lese-Wortleitungs-Kontaktfleck (406), der elektrisch mit dem zweiten Lese-Wortleitungs-Kontaktfleck (328) gekoppelt ist; und wobei die mehreren dritten leitfähigen Leitungen Folgendes umfassen: einen fünften Lese-Wortleitungs-Kontaktfleck (412), der elektrisch mit dem dritten Lese-Wortleitungs-Kontaktfleck (404) und der ersten Lese-Wortleitung gekoppelt (326) ist; und einen sechsten Lese-Wortleitungs-Kontaktfleck (414), der elektrisch mit dem vierten Lese-Wortleitungs-Kontaktfleck (406) und der zweiten Lese-Wortleitung (328) gekoppelt ist.
  10. SRAM-Zelle nach Anspruch 9, die des Weiteren Folgendes umfasst: mehrere Durchkontaktstecker in einer ersten Durchkontaktschicht des Chips, wobei die mehreren Durchkontaktstecker verschiedentlich Folgendes verbinden: den ersten Lese-Wortleitungs-Kontaktfleck (326) und den dritten Lese-Wortleitungs-Kontaktfleck (404); den zweiten Lese-Wortleitungs-Kontaktfleck (328) und den vierten Lese-Wortleitungs-Kontaktfleck (406); den dritten Lese-Wortleitungs-Kontaktfleck (404) und den fünften Lese-Wortleitungs-Kontaktfleck (412); den vierten Lese-Wortleitungs-Kontaktfleck (406) und den sechsten Lese-Wortleitungs-Kontaktfleck (414); den fünften Lese-Wortleitungs-Kontaktfleck (412) und die erste Lese-Wortleitung (326); und den sechsten Lese-Wortleitungs-Kontaktfleck (414) und die zweite Lese-Wortleitung (328).
  11. SRAM-Zelle nach einem der vorangehenden Ansprüche, wobei die SRAM-Zelle eine Zellenhöhe (H) entlang der ersten Richtung (Y) und eine Zellenbreite (W) entlang der zweiten Richtung (X) und ein Verhältnis der Zellenbreite zur Zellenhöhe gleich oder größer als 5 hat.
  12. SRAM-Zelle nach einem der vorangehenden Ansprüche, wobei die mehreren dritten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine zweite Versorgungsspannungsleitung (418), die elektrisch mit dem Versorgungsspannungsknoten (NVDD1) gekoppelt ist.
  13. SRAM-Zelle nach einem der vorangehenden Ansprüche, wobei die mehreren zweiten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine zweite Bezugspannungsleitung (408), die elektrisch mit der ersten Bezugspannungsleitung (304a) gekoppelt ist; wobei die mehreren dritten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine dritte Bezugspannungsleitung (416), die elektrisch mit der zweiten Bezugspannungsleitung (304b) gekoppelt ist.
  14. Speicherschaltkreis (500A) in einem Chip, der Folgendes umfasst: ein Speicherarray (512), das mehrere statische Direktzugriffsspeicher (SRAM)-Zellen umfasst, die in Zeilen und Spalten angeordnet sind, wobei jede SRAM-Zelle Folgendes umfasst: einen Versorgungsspannungsknoten (NVDD1); einen ersten Bezugspannungsknoten (NVSS1); einen Schreibport (110) mit einem Schreib-Wortleitungsknoten (NWWL1) und einem Schreib-Bitleitungsknoten (NWBL); einen ersten Leseport (130) mit einem ersten Lese-Wortleitungsknoten (NRWL1), einem ersten Lese-Bitleitungsknoten (NRBL1) und einem zweiten Bezugspannungsknoten (NVSS3); und einen zweiten Leseport (140) mit einem zweiten Lese-Wortleitungsknoten (NRWL2), einem zweiten Lese-Bitleitungsknoten (NRBL2) und einem dritten Bezugspannungsknoten (NVSS4); mehrere erste leitfähige Leitungen, die sich entlang einer ersten Richtung (Y) in einer ersten Metallschicht des Chips erstrecken, wobei die mehreren ersten leitfähigen Leitungen Folgendes umfassen: eine erste Versorgungsspannungsleitung (302; 558), die elektrisch mit dem Versorgungsspannungsknoten einer ersten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; eine erste Bezugspannungsleitung (304a; 582), die elektrisch mit dem ersten Bezugspannungsknoten der ersten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; eine erste Schreib-Bitleitung, die elektrisch mit dem ersten Schreib-Bitleitungsknoten der ersten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; eine erste Lese-Bitleitung (316; 1012), die elektrisch mit dem ersten Lese-Bitleitungsknoten der ersten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; und eine zweite Lese-Bitleitung (318; 1014), die elektrisch mit dem zweiten Lese-Bitleitungsknoten der ersten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; mehrere zweite leitfähige Leitungen, die sich entlang einer zweiten Richtung in einer zweiten Metallschicht des Chips und über der ersten Metallschicht erstrecken, wobei die mehreren zweiten leitfähigen Leitungen Folgendes umfassen: eine Schreib-Wortleitung (402; 552), die elektrisch mit den ersten Schreib-Wortleitungsknoten einer Zeile von SRAM-Zellen des Speicherarrays (512) gekoppelt ist; mehrere dritte leitfähige Leitungen (572, 592), die sich entlang der ersten Richtung in einer dritten Metallschicht des Chips und über der zweiten Metallschicht erstrecken; und mehrere vierte leitfähige Leitungen, die sich entlang der zweiten Richtung in einer vierten Metallschicht des Chips und über der dritten Metallschicht erstrecken, wobei die mehreren vierten leitfähigen Leitungen Folgendes umfassen: eine erste Lese-Wortleitung (554), die elektrisch mit den ersten Lese-Wortleitungsknoten der Zeile von SRAM-Zellen des Speicherarrays gekoppelt ist; und eine zweite Lese-Wortleitung (556), die elektrisch mit den zweiten Lese-Wortleitungsknoten der Zeile von SRAM-Zellen des Speicherarrays gekoppelt ist.
  15. Speicherschaltkreis (500A) nach Anspruch 14, wobei die mehreren ersten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine zweite Versorgungsspannungsleitung, die elektrisch mit dem Versorgungsspannungsknoten einer zweiten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; die mehreren zweiten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine dritte Versorgungsspannungsleitung (574, 576) außerhalb eines Bereichs, der das Speicherarray überlappt, wobei die dritte Versorgungsspannungsleitung elektrisch mit der ersten Versorgungsspannungsleitung (558) und der zweiten Versorgungsspannungsleitung (584) gekoppelt ist; und die mehreren dritten leitfähigen Leitungen Folgendes umfassen: eine vierte Versorgungsspannungsleitung (572), die elektrisch mit der dritten Versorgungsspannungsleitung (574) gekoppelt ist.
  16. Speicherschaltkreis nach Anspruch 14 oder 15, wobei die mehreren zweiten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine zweite Bezugspannungsleitung (594, 596), die elektrisch mit der ersten Bezugspannungsleitung (582) gekoppelt ist; die mehreren dritten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine dritte Bezugspannungsleitung (592), die elektrisch mit der zweiten Bezugspannungsleitung (594) gekoppelt ist.
  17. Speicherschaltkreis nach einem der Ansprüche 14 bis 16, wobei die mehreren ersten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine vierte Bezugspannungsleitung (304b; 584), die elektrisch mit dem Bezugspannungsknoten einer zweiten Spalte von SRAM-Zellen des Speicherarrays gekoppelt ist; die mehreren zweiten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine fünfte Bezugspannungsleitung (594) außerhalb eines Bereichs, der das Speicherarray überlappt, wobei die fünfte Bezugspannungsleitung elektrisch mit der ersten Bezugspannungsleitung (582) und der zweiten Bezugspannungsleitung (594) gekoppelt ist; und die dritte Bezugspannungsleitung (592) elektrisch mit der fünften Bezugspannungsleitung gekoppelt ist.
  18. Speicherschaltkreis nach einem der Ansprüche 14 bis 17, der des Weiteren Folgendes umfasst: einen Abfühlkreis (540), der elektrisch mit der ersten Lese-Bitleitung (316; 1012) und einer zweiten Lese-Bitleitung (318; 1018) gekoppelt ist, wobei die mehreren dritten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine erste globale Bitleitung (904; 1034), die der ersten Spalte von SRAM-Zellen des Speicherarrays entspricht und elektrisch mit dem Abfühlkreis gekoppelt ist; und eine zweite globale Bitleitung (904; 1038), die der ersten Spalte von SRAM-Zellen des Speicherarrays entspricht und elektrisch mit dem Abfühlkreis gekoppelt ist.
  19. Statische Direktzugriffsspeicher (SRAM)-Zelle (100) in einem Chip, die Folgendes umfasst: mehrere erste Transistoren (P1, P2, N1, N2), die als ein Speicherschaltkreis (110) konfiguriert sind, wobei der Speicherschaltkreis einen ersten Datenknoten (ND) und einen zweiten Datenknoten (NDB) hat; mehrere zweite Transistoren (N3, N4), die als ein Schreibportschaltkreis (120) konfiguriert sind, wobei der Schreibportschaltkreis mit dem ersten Datenknoten (ND) und dem zweiten Datenknoten (NDB) gekoppelt ist und einen ersten Schreib-Wortleitungsknoten (NWWL1), einen zweiten Schreib-Wortleitungsknoten (NWWL2), einen ersten Schreib-Bitleitungsknoten (NWBL) und einen zweiten Schreib-Bitleitungsknoten hat (NWBLB); mehrere dritte Transistoren (N5, N6), die als ein erster Leseportschaltkreis (130) konfiguriert sind, wobei der erste Leseportschaltkreis mit dem ersten Datenknoten (ND) gekoppelt ist und einen ersten Lese-Wortleitungsknoten (NRWL1) und einen ersten Lese-Bitleitungsknoten (NRBL1) aufweist; mehrere vierte Transistoren (N7, N8), die als ein zweiter Leseportschaltkreis (140) konfiguriert sind, wobei der zweite Leseportschaltkreis mit dem zweiten Datenknoten (ND) gekoppelt ist und einen zweiten Lese-Wortleitungsknoten (NRWL2) und einen zweiten Lese-Bitleitungsknoten (NRBL2) aufweist; mehrere erste leitfähige Leitungen, die sich entlang einer ersten Richtung (Y) in einer ersten Metallschicht des Chips erstrecken, wobei die mehreren ersten leitfähigen Leitungen Folgendes umfassen: eine erste Schreib-Bitleitung (312), die elektrisch mit dem ersten Schreib-Bitleitungsknoten (NWBL) gekoppelt ist; eine zweite Schreib-Bitleitung (314), die elektrisch mit dem zweiten Schreib-Bitleitungsknoten (NWBLB) gekoppelt ist; eine erste Lese-Bitleitung (316), die elektrisch mit dem ersten Lese-Bitleitungsknoten (NRBL1) gekoppelt ist; und eine zweite Lese-Bitleitung (318), die elektrisch mit dem zweiten Lese-Bitleitungsknoten gekoppelt ist; mehrere zweite leitfähige Leitungen, die sich entlang einer zweiten Richtung (X) in einer zweiten Metallschicht des Chips und über der ersten Metallschicht erstrecken, wobei die mehreren zweiten leitfähigen Leitungen Folgendes umfassen: eine Schreib-Wortleitung (402), die elektrisch mit dem ersten und dem zweiten Schreib-Wortleitungsknoten (NRWL1, NRWL2) gekoppelt ist; mehrere dritte leitfähige Leitungen (412, 414) in einer dritten Metallschicht des Chips und über der zweiten Metallschicht; und mehrere vierte leitfähige Leitungen, die sich entlang der zweiten Richtung in einer vierten Metallschicht des Chips und über der dritten Metallschicht erstrecken, wobei die mehreren vierten leitfähigen Leitungen Folgendes umfassen: eine erste Lese-Wortleitung (422), die elektrisch mit dem ersten Lese-Wortleitungsknoten gekoppelt ist; und eine zweite Lese-Wortleitung (424), die elektrisch mit dem zweiten Lese-Wortleitungsknoten gekoppelt ist, wobei die SRAM-Zelle eine Zellenhöhe (H) entlang der ersten Richtung (Y) und eine Zellenbreite (W) entlang der zweiten Richtung (X) und ein Verhältnis der Zellenbreite zur Zellenhöhe gleich oder größer als 5 hat.
  20. SRAM-Zelle nach Anspruch 19, wobei der Speicherschaltkreis (110) des Weiteren einen Versorgungsspannungsknoten (NVDD1), einen ersten Bezugspannungsknoten (NVSS1) und einen zweiten Bezugspannungsknoten (NVSS2) hat; und die mehreren ersten leitfähigen Leitungen des Weiteren Folgendes umfassen: eine Versorgungsspannungsleitung (302), die elektrisch mit dem Versorgungsspannungsknoten (NVDD1) gekoppelt ist; eine erste Bezugspannungsleitung (304a), die elektrisch mit dem dritten Bezugspannungsknoten gekoppelt ist; und eine zweite Bezugspannungsleitung (304b), die elektrisch mit dem dritten Bezugspannungsknoten gekoppelt ist.
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