DE19928454A1 - Speichervorrichtung mit Reihendecodierer - Google Patents

Abstract

Einerseits wird eine Reihenadresse über ein Puffergatter für ein Reihenadressenregister 11 vorgesehen, und dessen Ausgabe wird über eine Komplementärsignalerzeugungsschaltung 15 und einen Vordecodierer 16 für einen Wortdecodierer 17A vorgesehen. Andererseits wird als Reaktion auf eine Ausgabe eines Aktivierungsbefehls ein Steuersignal AS1 über eine Verzögerungsschaltung 14 für den Takteingang CK des Reihenadressenregisters 11 als Strobe-Signal AS2 vorgesehen, und AS2 wird, um eine Zeitlagentolerenz zu reduzieren, über eine Verzögerungsschaltung 20A für den Strobe-Signal-Eingang des Vordecodierers 16 als Strobe-Signal S2 vorgesehen. S2 wird über eine Verzögerungsschaltung 20B für den Strobe-Signal-Eingang des Wortdecodierers 17A vorgesehen, der RS-Flipflops 2301 bis 2332 oder Verriegelungsschaltungen hat. Jede der Verriegelungsschaltungen umfaßt ein NOR-Gatter mit einem Setzeingang und einem Rücksetzeingang und ein anderes NOR-Gatter mit einem Eingang, der gekoppelt ist, um die Ausgabe des ersteren NOR-Gatters zu empfangen, und einem anderen Setzeingang, um ein Mehrfachselektionssignal zu empfangen, das für alle Verriegelungsschaltungen in Wortdecodierern gemeinsam ist.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Speichervor­ richtung wie etwa einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) mit einem Reihendecodierer mit reduzierter Zeitlagentoleranz oder reduziertem Durchgangsstrom.

2. Beschreibung der verwandten Technik

Für eine Speichervorrichtung ist mit der Hochgeschwin­ digkeitsoperation der Mikroprozessoreinheit (MPU) eine Hochgeschwindigkeitsoperation erforderlich.

Fig. 1B zeigt eine Schaltung eines Reihenadressen­ systems eines Speichers 10 nach Stand der Technik. N-förmig gebogene Linien in den Zeichnungen bezeichnen eine Verdrah­ tung mit großer Länge in einem Chip.

Eine Reihenadresse mit den Bits A8 bis A15 von außer­ halb wird für den Dateneingang eines Reihenadressenregisters 11 über ein Puffergatter 12A für eine Signalpegelschnitt­ stelle vorgesehen, während ein Chipselektionssignal *CS (* bedeutet, daß dieses Signal aktiv ist, wenn es low ist), ein Reihenadressen-Strobe-Signal *RAS, ein Spaltenadressen- Strobe-Signal *CAS, ein Schreibfreigabesignal *WE, ein Taktfreigabesignal CKE und ein Taktsignal CLK, die von außerhalb kommen, über ein Puffergatter 12B für eine Steuer­ schaltung 13 vorgesehen werden, die einen Befehlsdecodierer enthält und verschiedene Steuersignale erzeugt. Zum Beispiel wird als eines der Steuersignale ein Signal AS1 erzeugt, das als Reaktion auf die Ausgabe eines Aktivierungsbefehls aktiviert wird.

Indessen hängt eine Signalausbreitungsverzögerungszeit einer Verdrahtung mit großer Länge in einem Chip von der Varianz des parasitären Widerstandes und der parasitären Kapazität ab, die aus der Varianz von Produktionsprozessen, der Varianz pro Chip der verwendeten Energiequellenspannung und aus Temperaturveränderungen resultiert. Da ferner die Abstände von den Anschlußstellen auf einem Chip für die Reihenadresse von A8 bis A15 bis zu dem Reihenadressenregi­ ster 11 von Bit zu Bit differieren, werden bei Signalen zeitliche Versetzungen auftreten.

Fig. 19 enthält Zeitdiagramme, die Operationen von Fig. 18 zeigen. In Fig. 19 kennzeichnet jede durchgehende Linie den Fall, wenn die Signalausbreitungsverzögerungszeit die mittlere ist, kennzeichnet jede gestrichelte und jede ge­ punktete Linie die Fälle, wenn die Signalausbreitungsverzö­ gerungszeit die maximale bzw. die minimale ist und aus den oben beschriebenen Gründen verursacht wurde.

Es wird angenommen, daß sich das Reihenadressensignal ADR0 und das Steuersignal CMD0 an den Ausgängen der Puffer­ gatter 12A bzw. 12B zu einer Zeit T1 gleichzeitig verändern. Die Vorderflanken der Reihenadresse ADR1 am Dateneingang des Reihenadressenregisters 11 und des Steuersignals AS1 als Strobe-Signal nahe des Takteingangs CK des Reihenadressen­ registers 11 sind ab der Zeit T1 verzögert, wie in Fig. 19 gezeigt.

In dem Fall, wenn die Signalausbreitungsverzögerungs­ zeit zu dem Dateneingang des Reihenadressenregisters 11 am größten ist und die Signalausbreitungsverzögerungszeit zu dem Takteingang CK des Reihenadressenregisters 11 am klein­ sten ist, ist es erforderlich, um Reihenadressen in dem Reihenadressenregister 11 ohne Fehler zu halten, das Steuer­ signal AS1 um eine Zeit TD1, die in Fig. 19 gezeigt ist, in einer Zeitlagenerzeugungsschaltung 14 zu verzögern, um ein Strobe-Signal AS2 zu erzeugen und dieses für den Takteingang CK des Reihenadressenregisters 11 vorzusehen.

Die Ausgabe des Reihenadressenregisters 11 wird über eine Komplementärsignalerzeugungsschaltung 15 und einen Vordecodierer 16 für einen Wortdecodierer 17 vorgesehen. Diese Komplementärsignalerzeugungsschaltung 15, der Vordeco­ dierer 16 und der Wortdecodierer 17 bilden einen Reihen­ adressendecodierer. Der Wortdecodierer 17 ist längs einer Seite eines Speicherblocks in einem Speicherkernblock 18A gebildet, und der Wortdecodierer 17 ist in der Nähe einer Seite eines Chips angeordnet. Da die Anzahl von Ausgangslei­ tungen der Komplementärsignalerzeugungsschaltung 15 doppelt so groß wie jene von Eingangsleitungen ist, sind die Schal­ tungen 15 und 16 in der Nähe des Wortdecodierers 17 gebil­ det, um die Länge von vielen Leitungen zu verringern. Da ein Speicherkernblock 18B gebildet ist, um zu dem Speicherkern­ block 18A symmetrisch zu sein, und ein Wortdecodierer in dem Speicherkernblock 18B in der Nähe der gegenüberliegenden Seite des Chips gebildet ist, ist das Reihenadressenregister 11 in der Nähe des Mittelpunktes zwischen den Speicherkern­ blöcken 18A und 18B gebildet.

Deshalb ist die Verdrahtung von dem Reihenadressenregi­ ster 11 bis zu der Komplementärsignalerzeugungsschaltung 15 lang.

Speicherzellen (nicht gezeigt) in einer Reihe sind mit jeder Wortleitung WL gekoppelt, die in Fig. 18 mit gepunkte­ ten Linien gekennzeichnet ist, und die Wortleitungen sind mit dem Ausgang des Wortdecodierers 17 verbunden. Speicher­ zellen (nicht gezeigt) in einer Spalte sind mit Bitleitungen BL und *BL verbunden, die mit einer Schaltung 19, die einen Leseverstärker enthält, einer Vorladeschaltung und einem Spaltengatter verbunden sind. Speicherzellen in einer Reihe werden mit einer Aktivierungswortleitung selektiert, und ihr Inhalt wird auf Bitleitungen gelesen. Da der Wortdecodierer 17 mit einer Logikgatterschaltung für jede Wortleitung WL versehen ist, ist es nicht zulässig, andere Schaltungen in diesem Schaltungsbereich anzuordnen. Falls eine zeitliche Versetzung zwischen den Flanken des Eingangssignals für den Wortdecodierer 17 vorhanden ist, wird für einen Moment eine falsche Wortleitung selektiert.

Um die Ausgabezeitlage des Wortdecodierers 17 zu ge­ währleisten, wird deshalb die Zeitlage der Ausgabe PDA0 des Vordecodierers 16 in der vorhergehenden Stufe gesichert. Ein Signal S1 auf derselben Leitung des Steuersignals AS1 wird nämlich in einer Zeitlagenerzeugungsschaltung 20 verzögert, um ein Strobe-Signal S2 zu erzeugen, und dieses Signal wird für den Vordecodierer 16 vorgesehen.

Die Ausgabe ADR2 des Reihenadressenregisters 11, die Eingabe ADR3 der Komplementärsignalerzeugungsschaltung 15, die Ausgabe CADR0 der Schaltung 15 und die Eingabe CADR1 des Vordecodierers 16 werden nacheinander verzögert, wie in Fig. 19 gezeigt.

Gemäß der obigen Beschreibung ist es in dem Fall, wenn die Signalausbreitungsverzögerungszeit zu dem Dateneingang des Vordecodierers 16 am größten ist und die Signalausbrei­ tungsverzögerungszeit zu dem Strobe-Signal-Eingang des Vordecodierers 16 am kleinsten ist, nötig, um eine zeitliche Versetzung des Ausgangssignals PDA0 des Vordecodierers 16 zu verhindern, das Signal S1 um eine Zeit TD2, die in Fig. 19 gezeigt ist, in einer Zeitlagenerzeugungsschaltung 20 zu verzögern, um ein Strobe-Signal S2 zu erzeugen und dieses für den Strobe-Signal-Eingang des Vordecodierers 16 vorzu­ sehen. Die Ausgabe PDA0 des Vordecodierers 16 verändert sich bei der Vorderflanke des Strobe-Signals S2, wie es in Fig. 19 gezeigt ist.

Da jedoch die zeit ab einer Veränderung des Reihen­ adressensignals von A8 bis A15 bis zu einer Veränderung des Signals auf einer selektierten Wortleitung WL auf Grund der Verzögerungszeiten TD1 und TD2 in den Zeitlagenerzeugungs­ schaltungen 14 und 20 lang wird, wird die Hochgeschwindig­ keitsoperation des Speichers 10 behindert.

Andererseits ist in Speichervorrichtungen zur Verwen­ dung in tragbaren elektronischen Vorrichtungen ein niedriger Energieverbrauch erforderlich.

Indessen ist ein synchroner DRAM mit einer Vielzahl von Bänken versehen, wodurch ein Hochgeschwindigkeitszugriff ermöglicht wird, wobei Bänke bei jedem Taktimpuls umgeschal­ tet werden und die Bänke parallel betrieben werden. Um diesen parallelbetrieb möglich zu machen, sind Verriege­ lungsschaltungen für jeweilige Wortleitungen in der Aus­ gangsstufe in Wortdecodiererschaltungen verbunden, für die Signale vorgesehen werden, die durch das vordecodieren der Reihenadressen erhalten werden.

Fig. 20 zeigt eine Schaltung für eine Wortleitung, die ein Teil eines Wortdecodierers ist.

Eine Wortdecodierschaltung 60 ist ein NAND-Gatter, in dem NMOS-Transistoren 61 und 62 seriell verbunden sind, und vordecodierte Signale SS1 und SS2 werden für Gateelektroden der NMOS-Transistoren 61 bzw. 62 vorgesehen. Um eine Wort­ leitung WL zu selektieren, werden die vordecodierten Signale SS1 und SS2 auf high gesetzt, wodurch das Signal SS3 low wird. Das Signal SS3 wird in einer Verriegelungsschaltung 70 gehalten, und ein Signal SS4, das durch Invertieren des Signals SS3 erzeugt wird, wird von der Verriegelungsschal­ tung 70 ausgegeben.

In der Verriegelungsschaltung 70 sind Inverter 71 und 72 in Ringform verbunden, und ein NMOS-Transistor 73 zum Setzen ist zwischen dem Ausgang des Inverters 72 und dem Erdpotential verbunden, und ein NMOS-Transistor 74 zum Zurücksetzen ist zwischen dem Ausgang des Inverters 71 und dem Erdpotential verbunden.

Die Treibkapazität des Signals SS4 wird durch einen Treiber 80 verstärkt, um die Wortleitung WL zu betreiben.

Da eine Speichervorrichtung in Einheiten von einem Block aktiviert wird, wird ein Wortrücksetzsignal WRST für alle Verriegelungsschaltungen in einem aktivierten Speicher­ block gemeinsam vorgesehen, wenn ein Zugriff beendet ist, um den Energieverbrauch zu reduzieren, wodurch der NMOS-Transi­ stor 74 eingeschaltet wird und das Signal SS4 und die Wort­ leitung WL low werden.

Um vor dem Versand von Speichern einen Beschleunigungs­ test bei hoher Temperatur in einem Zustand auszuführen, wenn alle Wortleitungen high sind, werden Signalleitungen eines Mehrfachselektionssignals WMSEL mit allen Verriegelungs­ schaltungen in allen Wortdecodierern gemeinsam verbunden. Bei dem Test werden die Mehrfachselektionssignale WMSEL auf high gesetzt, und der NMOS-Transistor 73 wird eingeschaltet, um zu bewirken, daß die Eingabe des Inverters 71 low und die Ausgabe SS4 high wird.

Fig. 21 zeigt eine Struktur der Verriegelungsschaltung 70 Von Fig. 20.

Der Inverter 71 ist so, daß ein PMOS-Transistor 711 und ein NMOS-Transistor 712 zwischen den Energiequellenpotentia­ len VDD und VSS seriell verbunden sind, und die beiden Gateelektroden sind gemeinsam verbunden, um das Signal SS3 zu empfangen. Ähnlich ist der Inverter 72 so, daß ein PMOS-Transistor 721 und ein NMOS-Transistor 722 seriell verbunden sind, und die beiden Gateelektroden sind gemeinsam verbun­ den, um das Signal SS4 zu empfangen.

Wenn das Signal SS3 low ist, ist der PMOS-Transistor 711 ein und der NMOS-Transistor 712 aus. Falls in diesem Zustand das Wortleitungsrücksetzsignal WRST auf high gesetzt wird, wird ein NMOS-Transistor 74 eingeschaltet, und ein Durchgangsstrom fließt von dem Energiequellenpotential VDD durch den PMOS-Transistor 711 und den NMOS-Transistor 74 zu dem Energiequellenpotential VSS. Wenn das Signal SS4 low wird, werden der PMOS-Transistor 721 und der NMOS-Transistor 722 auf ein bzw. aus umgestellt, wird das Signal SS3 high und werden der PMOS-Transistor 711 und der NMOS-Transistor 712 aus- bzw. eingeschaltet, wodurch der Durchgangsstrom verhindert wird. Da jedoch der Durchgangsstrom fließt, bis dieser Zustand hergestellt wird, wird sinnlos Energie ver­ braucht.

Falls das Mehrfachselektionssignal WMSEL bei dem obigen Beschleunigungstest bei hoher Temperatur in einem Zustand auf high verändert wird, wenn das Signal SS4 low ist, der PMOS-Transistor 721 ein und der NMOS-Transistor 722 aus ist, wird ähnlich bewirkt, daß ein Durchgangsstrom von dem Ener­ giequellenpotential VDD durch den PMOS-Transistor 721 und den NMOS-Transistor 73 fließt und der Durchgangsstrom an­ hält, bis das Signal SS4 auf high verändert wird und der PMOS-Transistor 721 ausgeschaltet wird. Da in diesem Fall bewirkt wird, daß der Durchgangsstrom in jeder Verriege­ lungsschaltung 70 in einem Chip gleichzeitig fließt, kann er nicht ignoriert werden. Als nächstes kehrt das Mehrfach­ selektionssignal WMSEL auf low zurück. In diesem Zustand wird das Wortleitungsrücksetzsignal WRST in jeder Verriege­ lungsschaltung 70 in allen Speicherblöcken auf high verän­ dert, wodurch ein Durchgangsstrom in jeder Verriegelungs­ schaltung fließt, wobei er durch den PMOS-Transistor 711 und den NMOS-Transistor 74 hindurchtritt. Deshalb kann der Durchgangsstrom nicht ignoriert werden. Aus diesem Grund wird ein Beschleunigungstest bei hoher Temperatur ungenau werden.

Da andererseits eine Verriegelungsschaltung 70 für jede Wortleitung vorgesehen ist, ist der Belegungsbereich der Verriegelungsschaltungen begrenzt.

Fig. 22 zeigt Layoutmuster eines Diffusionsbereichs und einer Polysiliziumverdrahtungsschicht von zwei benachbarten Verriegelungsschaltungen. In Fig. 22 ist das Muster einer Metallverdrahtungsschicht nicht gezeigt, um Komplikationen zu vermeiden. Fig. 23 ist ein Schaltungsdiagramm, in dem zum besseren Verstehen des Musters von Fig. 22 Transistoren in Entsprechung zu dem Layoutmuster von Fig. 22 angeordnet sind.

Um den Belegungsbereich der Verriegelungsschaltungen zu reduzieren und deren Breite einzuengen, sind eine PMOS- Transistorgruppe 70P und eine NMOS-Transistorgruppe 70N separat voneinander angeordnet, und ferner sind die PMOS-Transistorgruppe 70P und die NMOS-Transistorgruppe 70N längs der Wortleitungsrichtung in einer Bandform angeordnet. In Fig. 22 sind 721P und 711P ein p-Typ-Diffusionsbereich der PMOS-Transistoren 721 bzw. 711, während 712N, 722N, 74N und 73N ein n-Typ-Diffusionsbereich der NMOS-Transistoren 712, 722, 74 bzw. 73 sind. Die schraffierten Bereiche kennzeich­ nen Polysiliziumverdrahtungen, und kleine Rechtecke sind Kontaktlöcher zwischen Schichten. Hinsichtlich der Verdrah­ tungen von gepunkteten Mustern dient die Verdrahtung auf der Seite der Transistorgruppe 70P zum Anwenden eines Energie­ quellenpotentials VDD auf die N-Mulde, und die Verdrahtung auf der Seite der Transistorgruppe 70N dient zum Anwenden eines Energiequellenpotentials VSS auf die P-Mulde.

Falls die Schaltung kompliziert wird und die Schal­ tungsbreite in der Spaltenrichtung verbreitert wird, indem Verriegelungsschaltungen mit Durchgangsstromverhinderungs­ mitteln versehen werden, wird die Wortleitungsteilung ver­ größert und die Speicherzellendichte reduziert, wodurch eine Verringerung der Speicherkapazität oder eine Vergrößerung des Chipbereichs herbeigeführt wird, wobei die Breite in einer Spaltenrichtung verlängert wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Speichervorrichtung mit einem Reihendecodierer mit reduzierter Zeitlagentoleranz für eine Operation mit höherer Geschwindigkeit vorzusehen.

Ein anderes Ziel der vorliegenden Erfindung ist es, eine Speichervorrichtung mit einem Reihendecodierer mit reduziertem Durchgangsstrom in Verriegelungsschaltungen vorzusehen, ohne deren Belegungsbereich auf einem Chip zu vergrößern.

Gemäß dem ersten Aspekt der vorliegenden Erfindung ist eine Speichervorrichtung vorgesehen, die umfaßt: ein Puffer­ gatter mit einem Eingang, um eine Reihenadresse zu empfan­ gen; ein Reihenadressenregister mit einem Dateneingang, der mit einem Ausgang des Puffergatters gekoppelt ist, und einem Takteingang; eine Komplementärsignalerzeugungsschaltung mit einem Dateneingang, der mit einem Datenausgang des Reihen­ adressenregisters gekoppelt ist; einen Vordecodierer mit einem Dateneingang, der mit einem Datenausgang der Komple­ mentärsignalerzeugungsschaltung gekoppelt ist; einen Wort­ decodierer mit einem Dateneingang, der mit einem Datenaus­ gang des Vordecodierers gekoppelt ist; eine Steuerschaltung zum Vorsehen eines Steuersignals; eine erste Zeitlagenerzeu­ gungsschaltung zum Verzögern des Steuersignals, um ein erstes Strobe-Signal zu erzeugen, welches erste Strobe- Signal für den Takteingang des Reihenadressenregisters vorgesehen wird; und eine zweite Zeitlagenerzeugungsschal­ tung zum Verzögern des ersten Strobe-Signals, um ein zweites Strobe-Signal zu erzeugen, bei der eine Schaltung der strom­ abwärtigen Seite, die stromabwärts von dem Reihenadressen­ register angeordnet ist, eine Strobe-Auswahlschaltung hat, die in einem Datenstrom gekoppelt ist, zur Strobe-Auswahl ihrer Eingangsdaten als Reaktion auf das zweite Strobe- Signal.

Gemäß dem ersten Aspekt der vorliegenden Erfindung wird die Reihenadresse von dem Reihenadressenregister zu der Zeitlage der Aktivierung des 1. Strobe-Signals ausgegeben, und die Ankunft des Adressensignals am Dateneingang der Schaltung der stromabwärtigen Seite wird gemäß der frühen oder späten Ankunft des 1. Strobe-Signals am Takteingang des Reihenadressenregisters auf Grund der Varianz der Signalaus­ breitungsverzögerung früh oder spät erfolgen. Deshalb ist die Zeitlage in dem Fall gut, falls sich alle Signalkompo­ nenten in der Schaltung der stromabwärtigen Seite verändert haben, wenn die Signalausbreitung zu dem Dateneingang dieser Schaltung die späteste (oder die früheste) ist und die Signalausbreitung zu dem Strobe-Signal-Eingang dieser Schal­ tung die späteste (oder die früheste) ist, wodurch eine Verringerung der Zeitlagentoleranz herbeigeführt wird. Dadurch kann die Zeit ab der Veränderung einer Reihenadresse bis zur Aktivierung der Wortleitung mehr als nach Stand der Technik verkürzt werden, und eine Operation einer Speicher­ vorrichtung mit höherer Geschwindigkeit kann erreicht wer­ den.

Gemäß dem zweiten Aspekt der vorliegenden Erfindung ist eine Speichervorrichtung vorgesehen, die einen Wortdecodie­ rer enthält, welcher Wortdecodierer umfaßt: eine Wortdeco­ dierschaltung mit einem Ausgang, um ein Setzsignal als Reaktion auf ein vordecodiertes Reihenadressensignal vorzu­ sehen; und eine Verriegelungsschaltung, die zwischen dem Ausgang der Wortdecodierschaltung und einer von Wortleitun­ gen in einem Speicherzellenarray gekoppelt ist, bei der die Verriegelungsschaltung umfaßt: einen PMOS-Transistor und einen NMOS-Transistor, die zwischen ersten und zweiten Energiequellenpotentialen seriell verbunden sind; einen ersten MOS-Transistor, der mit einem des PMOS-Transistors oder NMOS-Transistors parallel verbunden ist; und einen zweiten MOS-Transistor, der mit dem anderen des PMOS-Transis­ tors oder NMOS-Transistors seriell verbunden ist, welcher zweite MOS-Transistor auf solch eine Weise betrieben wird, daß die Ein/Aus-Zustände der ersten und zweiten MOS-Transi­ storen zueinander entgegengesetzt sind.

Da gemäß dem zweiten Aspekt der vorliegenden Erfindung der zweite MOS-Transistor ausgeschaltet ist, falls der erste MOS-Transistor eingeschaltet ist, wird ein Durchgangsstrom durch den zweiten MOS-Transistor verhindert, wodurch der Energieverbrauch verringert wird.

Da ferner zu dieser Logikgatterschaltung nur der zweite MOS-Transistor hinzugefügt wird, wird verhindert, daß der Belegungsbereich auf einem Chip vergrößert wird.

Andere Aspekte, Ziele und die Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Diagramm, das eine Schal­ tung eines Reihenadressensystems in einer Speichervorrich­ tung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 ist ein schematisches Diagramm, das ein Struk­ turbeispiel eines Teils der Schaltung von Fig. 1 zeigt;

Fig. 3 enthält Zeitdiagramme, die Operationen der Schaltung von Fig. 1 zeigen;

Fig. 4 ist ein schematisches Diagramm, das eine Schal­ tung eines Reihenadressensystems in einer Speichervorrich­ tung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 5 ist ein schematisches Diagramm, das ein Struk­ turbeispiel eines Teils der Schaltung von Fig. 4 zeigt;

Fig. 6 ist ein schematisches Diagramm, das eine Schal­ tung eines Reihenadressensystems in einer Speichervorrich­ tung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 7 ist ein schematisches Diagramm, das ein Struk­ turbeispiel eines Teils der Schaltung von Fig. 6 zeigt;

Fig. 8 ist ein schematisches Diagramm, das eine Schal­ tung eines Reihenadressensystems in einer Speichervorrich­ tung gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 9 ist ein schematisches Diagramm, das ein Struk­ turbeispiel eines Teils der Schaltung von Fig. 8 zeigt;

Fig. 10 ist ein schematisches Diagramm, das eine Schal­ tung, die Fig. 9 entspricht, einer Speichervorrichtung gemäß der fünften Ausführungsform der vorliegenden-Erfindung zeigt;

Fig. 11 ist ein schematisches Blockdiagramm eines syn­ chronen DRAM gemäß der sechsten Ausführungsform der vorlie­ genden Erfindung;

Fig. 12 ist ein schematisches Diagramm, das einen Teil für eine Wortleitung eines Wortdecodierers von Fig. 11 zeigt;

Fig. 13 ist ein Diagramm, das ein Strukturbeispiel einer Verriegelungsschaltung von Fig. 12 zeigt;

Fig. 14 ist ein Layoutmusterdiagramm eines Diffusions­ bereichs und einer Polysiliziumverdrahtungsschicht, das zwei Verriegelungsschaltungen von Fig. 12 enthält;

Fig. 15 ist ein Schaltungsdiagramm, in dem Transistoren entsprechend dem Layoutmuster von Fig. 14 angeordnet sind;

Fig. 16 ist ein schematisches Diagramm, das einen Teil für eine Wortleitung eines Wortdecodierers gemäß der siebten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 17 ist ein Diagramm, das ein Strukturbeispiel der Verriegelungsschaltung von Fig. 16 zeigt;

Fig. 18 ist ein schematisches Diagramm, das eine Schal­ tung eines Reihenadressensystems in einer Speichervorrich­ tung nach Stand der Technik zeigt;

Fig. 19 enthält Zeitdiagramme, die Operationen der Schaltung von Fig. 18 zeigen;

Fig. 20 ist ein Diagramm, das einen Teil für eine Wort­ leitung eines Wortdecodierers nach Stand der Technik zeigt;

Fig. 21 ist ein Diagramm, das ein Strukturbeispiel nach Stand der Technik der Verriegelungsschaltung von Fig. 20 zeigt;

Fig. 22 ist ein schematisches Diagramm, das ein Layout­ muster eines Diffusionsbereichs und einer Polysiliziumver­ drahtungsschicht zeigt, das zwei Verriegelungsschaltungen von Fig. 21 enthält; und

Fig. 23 ist ein Schaltungsdiagramm, in dem Transistoren entsprechend dem Layoutmuster von Fig. 22 angeordnet sind.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Unter Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszeichen gleiche oder entsprechende Teile über mehrere Ansichten hinweg bezeichnen, werden nun unten bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben.

Erste Ausführungsform

Fig. 1 zeigt die schematische Struktur der Schaltung eines Reihenadressensystems in einer Speichervorrichtung 10A, die zum Beispiel ein synchroner DRAM ist. Die Beschrei­ bung bezüglich desselben Teils wie bei Fig. 18 wird wegge­ lassen.

In der Schaltung ist der Ausgang einer Zeitlagenerzeu­ gungsschaltung 14 mit dem Eingang einer Zeitlagenerzeugungs­ schaltung 20A verbunden. Zusätzlich wird ein Bankselektions­ signal BNK0, das in einem Bankadressenregister (nicht ge­ zeigt) gehalten wird, für die Zeitlagenerzeugungsschaltung 20A vorgesehen. Das Signal BNK0 soll 18A von den Speicher­ kernblöcken 18A und 18B selektieren.

Alle anderen Punkte sind dieselben wie bei Fig. 18.

Fig. 2 zeigt ein Strukturbeispiel eines Teils der Schaltung von Fig. 1.

Die Zeitlagenerzeugungsschaltung 14 umfaßt vierstufige Basisverzögerungsschaltungen, und in jeder von ihnen ist der Ausgang des Inverters 141 mit der CR-Integrationsschaltung verbunden, die aus einem Widerstand 142 und einem Kondensa­ tor 143 gebildet ist. Der Kondensator 143 ist zum Beispiel solch ein MOS-Kondensator, bei dem die Source eines NMOS-Transistors mit dessen Drain kurzgeschlossen ist und mit einer Erdleitung verbunden ist.

In der Zeitlagenerzeugungsschaltung 20A ist eine zwei­ stufige Basisverzögerungsschaltung mit dem Ausgang eines UND-Gatters 201 verbunden, und die oben erwähnten Signale S1 und BNK0 werden für das UND-Gatter 201 vorgesehen.

Eine Komplementärsignalerzeugungsschaltung 15 ist mit einem Inverter für jedes Ausgangsbit des Reihenadressenregi­ sters 11 versehen, deshalb ist deren Konstruktion einfach, und deren Eingabe und Ausgabe wird für einen Vordecodierer 16 vorgesehen. In dem Vordecodierer 16 wird eine 7-Bit- Adresse durch 3-Bit-Decodierer 161, 162 und einen 2-Bit- Decodierer 163 decodiert, und die Ausgaben der Decodierer 161, 162 und 163 werden für eine Strobe-Schaltung 21 vorge­ sehen. Die Schaltung 21 ist aus zwanzig uND-Gattern 2101 bis 2120 gebildet, wobei die Ausgabe, die den Decodierern 161 bis 163 entspricht, für einen Eingang von ihnen vorgesehen wird, während ein Strobe-Signal S2 von der Zeitlagenerzeu­ gungsschaltung 20A gemeinsam für deren anderen Eingang vorgesehen wird.

Als nächstes folgt eine Beschreibung der Operationen der ersten Ausführungsform, die so wie oben beschrieben konstruiert ist.

Fig. 3 enthält Zeitdiagramme, die Operationen der Schaltung von Fig. 1 zeigen.

Die Reihenadresse von A8 bis A15 und das Steuersignal von *CS (* bedeutet, daß dessen Signal low-aktiv ist, und das gilt auch im folgenden), *RAS, *CAS, *WE und CKE, die von außerhalb kommen, werden durch Puffergatter 12A bzw. 12B in einen internen Signalpegel konvertiert und werden zu einer Reihenadresse ADR0 und einem Steuersignal CMD0. Es wird angenommen, daß diese Signale ADR0 und CMD0 an den Ausgängen der Puffergatter 12A bzw. 12B zu einer Zeit T1 gleichzeitig verändert werden.

Die Reihenadresse ADR0 wird zu dem Eingang des Reihen­ adressenregisters 11 als ADR1 ausgebreitet. Das Steuersignal CMD0 wird für die Steuerschaltung 13 vorgesehen, in der ein Steuersignal AS1, das dem Reihenadressen-Strobe-Signal RAS entspricht, für die Zeitlagenerzeugungsschaltung 14 vorgese­ hen wird. Die Zeitlagenerzeugungsschaltung 14 verzögert das Signal AS1 und sieht es als Strobe-Signal AS2 für einen Takteingang CK des Reihenadressenregisters 11 vor, der als Strobe-Signal-Eingang dient. Die Reihenadresse ADR1 wird in dem Reihenadressenregister 11 bei einem Anstieg des Strobe- Signals AS2 verriegelt, und das Register 11 gibt die verrie­ gelte Adresse als ADR2 aus.

Die Reihenadresse ADR2 wird zu dem Eingang der Komple­ mentärsignalerzeugungsschaltung 15 als ADR3 ausgebreitet, und ein komplementäres Signal CADR0 wird durch die Schaltung 15 erzeugt. Das komplementäre Signal CADR0 wird zu dem Eingang des Vordecodierers 16 als CADR1 ausgebreitet.

Andererseits wird das Strobe-Signal AS2 zu einem Ein­ gang der Zeitlagenerzeugungsschaltung 20A als Signal S1 ausgebreitet.

In dem Fall, wenn das Bankselektionssignal BNK0 low ist, wird die Ausgabe des UND-Gatters 201 low, unabhängig von einer Veränderung des Signals S1. Dadurch werden alle Ausgangsbits des Vordecodierers 16 low, und in dem Speicher­ kernblock 18A wird keine Wortleitung selektiert, während in dem Speicherkernblock 18B eine Wortleitung selektiert wird.

In dem Fall, wenn das Bankselektionssignal BNK0 high ist, wird ein Strobe-Signal S2 erzeugt, wobei das Signal S1 verzögert wird. Als Reaktion auf das Signal S2, das auf high verändert wird, beginnen die Ausgaben der Decodierer 161 bis 163 durch die Strobe-Schaltung 21 hindurchzutreten, und deren Ausgabe wird als Signal PDA0 vorgesehen. Das Signal PDA0 wird für den Eingang des Wortdecodierers 17 als PDA1 vorgesehen, wodurch eine Wortleitung, die dem Signal PDA1 entspricht, durch den Wortdecodierer 17 selektiert wird.

In Fig. 3 sind Signale von dem obersten Ende bis zu dem komplementären Signal CADR1 jeweilig dieselben wie die entsprechenden Signale von Fig. 19.

Da sich die Reihenadresse ADR2 zu der Zeitlage der Vor­ derflanke des Strobe-Signals AS2 verändert, erfolgt die Ankunft des komplementären Signals CADR1 am Vordecodierer 16 früh oder spät jeweilig in Übereinstimmung mit einer frühen oder späten Ankunft des Signals S1 an der Zeitlagenerzeu­ gungsschaltung 20A, was auf die Ursache zurückzuführen ist, die bezüglich des Hintergrundes der Erfindung beschrieben wurde. Deshalb ist die Zeitlage in dem Fall gut, falls alle Ausgangssignalkomponenten des Vordecodierers 16 verändert worden sind, wenn die Signalausbreitung zu dem Dateneingang des Vordecodierers 16 die späteste (oder die früheste) ist und die Signalausbreitung zu dem Strobe-Signal-Eingang des Vordecodierers 16 die späteste (oder die früheste) ist. Somit wird ein Strobe-Signal S2 erzeugt, wobei das Signal S1 in der Zeitlagenerzeugungsschaltung 20A um eine Zeit TD3, die in Fig. 3 gezeigt ist, verzögert wird, und das Signal S2 wird für den Strobe-Signal-Eingang des Vordecodierers 16 vorgesehen.

Dadurch wird der Übergangspunkt des Strobe-Signals S2 um eine Zeit ΔTD = T3-T3A gegenüber dem Fall von Fig. 19 vorverlegt, und die Zeit ab einer Veränderung der Reihen­ adresse bis zu einem Anstieg der Wortleitung wird mehr als nach Stand der Technik verkürzt, woraus eine Hochgeschwin­ digkeitsoperation der Speichervorrichtung 10A resultiert.

Zweite Ausführungsform

Fig. 4 zeigt eine schematische Struktur einer Schaltung eines Reihenadressensystems in einer Speichervorrichtung 10B gemäß der zweiten Ausführungsform der vorliegenden Erfin­ dung.

In der Schaltung wird die Zeitlageneinstellung am Aus­ gang der Komplementärsignalerzeugungsschaltung 15A anstelle der Zeitlageneinstellung am Ausgang des Vordecodierers 16A ausgeführt. Die Schaltung 15A ist in der Ausgangsstufe, wie in Fig. 5 gezeigt, mit einer Strobe-Schaltung 21A versehen, die aus UND-Gattern 2101 bis 2116 gebildet ist. Jedes der komplementären Signale in der vorhergehenden Stufe wird für jeden Eingang auf einer Seite der UND-Gatter 2101 bis 2116 vorgesehen, und ein Strobe-Signal S2 von der Zeitlagenerzeu­ gungsschaltung 20A wird gemeinsam für deren Eingänge auf der anderen Seite vorgesehen, wodurch es nicht nötig ist, den Vordecodierer 16A mit der Strobe-Schaltung 21 zu versehen.

Da die Komplementärsignalerzeugungsschaltung 15A in der Nähe des Vordecodierers 16A gebildet ist, kann ein Effekt erreicht werden, der fast derselbe wie jener der ersten Ausführungsform ist. Da die Anzahl von UND-Gattern der Strobe-Schaltung 21A kleiner als die der Strobe-Schaltung 21 von Fig. 2 ist, wird zusätzlich die Struktur weiter verein­ facht.

Dritte Ausführungsform

Fig. 6 zeigt die schematische Struktur einer Schaltung eines Reihenadressensystems in einer Speichervorrichtung 10C gemäß der dritten Ausführungsform der vorliegenden Erfin­ dung.

In der Schaltung wird die Zeitlageneinstellung an den Ausgängen des Wortdecodierers 17 anstelle der Zeitlagenein­ stellung am Ausgang des Vordecodierers 16A oder der Komple­ mentärsignalerzeugungsschaltung 15 ausgeführt.

Der Wortdecodierer 17 ist, wie in Fig. 7 gezeigt, aus UND-Gattern 1701 bis 1732 gebildet, von denen jedes verbun­ den ist, um eine verschiedene Kombination von einer Aus­ gangskomponente des 3-Bit-Decodierers 162 und einer Aus­ gangskomponente des 2-Bit-Decodierers 163 zu empfangen. Ferner sind die UND-Gatter 1701 bis 1732 verbunden, um die Strobe-Signale S4 von der Zeitlagenerzeugungsschaltung 20A gemeinsam zu empfangen.

Der Speicherkernblock 18A hat acht Speicherblöcke, die durch jeweilige Speicherblockselektionssignale BLK0 bis BLK7 selektiert werden, die Ausgaben des 3-Bit-Decodierers 162 sind. Das Speicherblockselektionssignal BLK0 wird nur dann high, wenn der Speicherblock selektiert wird, der dem Wort­ decodierer 17 entspricht. Das Speicherblockselektionssignal BLK0 und das Bankselektionssignal BNK0 werden für das UND-Gatter 201 in der Zeitlagenerzeugungsschaltung 20A vorgese­ hen.

Hinsichtlich der anderen Speicherblöcke (nicht gezeigt) ist eine Ähnlichkeit mit dem oben beschriebenen vorhanden.

Obwohl es erforderlich ist, ein Strobe-Signal S4 für den Wortdecodierer 17 vorzusehen, ist es nicht notwendig, das Speicherblockselektionssignal BLK0 für den Wortdecodie­ rer 17 vorzusehen, wobei das Speicherblockselektionssignal BLK0 für die Zeitlagenerzeugungsschaltung 20A vorgesehen wird. Demzufolge ist die Struktur des Wortdecodierers 17 dieselbe wie die des Wortdecodierers von Fig. 1 (im Fall von Fig. 1 wird BLK0 anstelle von S4 vorgesehen), und deren Komplikation kann vermieden werden. Es ist nicht erforder­ lich, die Schaltung 15 oder 16A mit einer Strobe-Schaltung zu versehen.

Da gemäß der dritten Ausführungsform die Zeitlage der Ausgabe des Wortdecodierers 17 direkt eingestellt wird, ist es möglich, sicherer als in den ersten und zweiten Ausfüh­ rungsformen zu verhindern, daß die Ausgabe des Wortdecodie­ rers für einen Moment fehlerhaft ist.

Vierte Ausführungsform

Fig. 8 zeigt die schematische Struktur einer Schaltung eines Reihenadressensystems in einer Speichervorrichtung 10E gemäß der vierten Ausführungsform der vorliegenden Erfin­ dung, und Fig. 9 zeigt ein Strukturbeispiel eines Teils der Schaltung von Fig. 8.

In der Schaltung wurde ferner eine Zeitlagenerzeugungs­ schaltung 20B zu der Struktur von Fig. 1 hinzugefügt. Ein Strobe-Signal S4 wird durch die Zeitlagenerzeugungsschaltung 20B erzeugt, wobei die Ausgabe S2 der Zeitlagenerzeugungs­ schaltung 20A verzögert wird, und das Strobe-Signal S4 wird wie im Fall von Fig. 7 für den Wortdecodierer 17 vorgesehen.

In der Zeitlagenerzeugungsschaltung 20B ist ein Eingang eines NAND-Gatters 202 mit dem Ausgang einer Basisverzöge­ rungsschaltung verbunden, für die ein Strobe-Signal S2 vorgesehen wird. Für den anderen Eingang des NAND-Gatters 202 ist das Speicherblockselektionssignal BLK0 von dem Vordecodierer 16 vorgesehen.

Die Verzögerungszeit in der Zeitlagenerzeugungsschal­ tung 20B entspricht der vergleichsweise kurzen Signalaus­ breitungsverzögerungszeit von dem Vordecodierer 16 zu dem Wortdecodierer 17. Deshalb ist die Struktur der Zeitlagen­ erzeugungsschaltung 20B mit einer Stufe der Basisverzöge­ rungsschaltung einfach, und die Schaltung 20B kann in der Nähe des entsprechenden Wortdecodierers angeordnet werden. Zeitlagenerzeugungsschaltungen, deren Struktur dieselbe wie jene der Schaltung 20B ist, sind mit der Schaltung 20B kaskadiert, und sie sind in der Nähe der jeweiligen Wort­ decodierer gebildet, die in der Nähe von jeweiligen Spei­ cherblöcken (nicht gezeigt) angeordnet sind. Die Speicher­ blockselektionssignale BLK2 bis BLK7 werden für die jeweili­ gen Zeitlagenerzeugungsschaltungen vorgesehen, während deren Ausgaben für die jeweiligen Wortdecodierer so wie in Fig. 9 vorgesehen sind.

Fünfte Ausführungsform

Fig. 10 zeigt eine Schaltung, die Fig. 9 entspricht, einer Speichervorrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung.

Die Speichervorrichtung ist zum Beispiel ein synchroner DRAM und ist mit einer Vielzahl von Bänken versehen.

Bei einer Mehrfachbankstruktur werden, wenn Bänke umge­ schaltet werden, Prozesse in Bänken vor und nach dem Um­ schalten parallel ausgeführt. Deshalb wird eine Operation mit höherer Geschwindigkeit ermöglicht.

In der Schaltung von Fig. 10 werden NAND-Gatter 2201 bis 2232 in dem Wortdecodierer 17A anstelle der UND-Gatter 1701 bis 1732 von Fig. 9 verwendet. Diese Schaltung ist ferner mit RS-Flipflops 2301 bis 2332 versehen, die den jeweiligen Ausgängen der NAND-Gatter 2201 bis 2232 entspre­ chen. Die Ausgaben der NAND-Gatter 2201 bis 2232 werden für die jeweiligen Setzeingänge der RS-Flipflops 2301 bis 2332 vorgesehen. Ein Wortleitungsrücksetzsignal WLRST von der Steuerschaltung 13 von Fig. 8 wird gemeinsam für die Rück­ setzeingänge der RS-Flipflops 2301 bis 2332 vorgesehen. Der Rest der Struktur ist derselbe wie bei Fig. 9.

In dem Zustand, nachdem die RS-Flipflops 2301 bis 2332 durch einen negativen Impuls des Wortleitungsrücksetzsignals WLRST zurückgesetzt worden sind, wird ein negativer Impuls von einem selektierten der NAND-Gatter 2201 bis 2232 ausge­ geben, um das entsprechende der RS-Flipflops 2301 bis 2332 zu setzen.

Durch das Halten der Ausgaben der NAND-Gatter 2201 bis 2232 in den jeweiligen RS-Flipflops 2301 bis 2332 zu der Zeitlage eines Anstiegs des Strobe-Signals S4 wird es mög­ lich, eine nächste Reihenadresse für eine andere Bank. In dem Reihenadressenregister 11 zu halten. Deshalb wird eine Operation mit einer noch höheren Geschwindigkeit als in den ersten bis vierten Ausführungsformen ermöglicht.

Sechste Ausführungsform

Fig. 11 zeigt die schematische Struktur eines synchro­ nen DRAM gemäß der sechsten Ausführungsform der vorliegenden Erfindung. Jeder der schraffierten Bereiche zeigt eine Leseverstärkerreihe.

In dem synchronen DRAM sind ein Spaltendecodierer 40 und eine Lesepufferschaltung 41 so angeordnet, daß Bänke 0 bis 3 zwischen ihnen positioniert sind.

Die Bank 0 ist mit Leseverstärkerreihen 42 bis 44, einem Speicherblock 0 zwischen den Leseverstärkerreihen 42 und 43 und einem anderen Speicherblock 1 zwischen den Lese­ verstärkerreihen 43 und 44 versehen. Ein Wortdecodierer (WD) ist für jeden Speicherblock angeordnet. Zum Beispiel ent­ spricht der Wortdecodierer 45 dem Speicherblock 0. Der Speicherblock 1 ist derselbe wie der Speicherblock 0, außer der Speicherblockadresse. Diese sind hinsichtlich jeder der Bänke 1 bis 3 dieselben, außer der Bankadresse.

Eine Adresse ADDR von außerhalb wird über ein Puffer­ gatter 46 für eine Signalpegelschnittstelle vorgesehen, um Pufferregister 47 und 48 zu adressieren. Das Chipselektions­ signal *CS, das niedrige Adressen-Strobe-Signal *RAS, das Spaltenadressen-Strobe-Signal *CAS, das Schreibfreigabe­ signal *WE, das Taktfreigabesignal CKE und der Takt CLK, die von außerhalb sind, werden über ein Puffergatter 49 für eine Steuerschaltung 50 vorgesehen. Die Steuerschaltung 50 er­ zeugt verschiedene Steuersignale als Reaktion auf Befehle, wie etwa auf einen Aktivierungsbefehl, einen Lesebefehl, einen Schreibbefehl und so weiter, die durch Werte von Kombinationen der Steuersignale *CS, *RAS, *CAS, *WE und CKE definiert sind.

Als Reaktion auf die Ausgabe des Aktivierungsbefehls ACT bewirkt die Steuerschaltung 50, daß das Adressenpuffer­ register 47 eine Bankadresse, eine bankinterne Blockadresse und eine blockinterne Reihenadresse hält, wobei ein Verrie­ gelungssignal für den Takteingang des Adressenpufferregi­ sters 47 vorgesehen wird. Die Ausgabe des Adressenpuffer­ registers 47 wird durch einen Vordecodierer 51 vordecodiert und durch die Wortdecodierer, die einen Wortdecodierer 45 enthalten, weiter decodiert, wodurch bewirkt wird, daß ein Signal auf der selektierten Wortleitung WL in der selektier­ ten Bank und dem selektierten Block ansteigt.

Mit diesem Anstieg wird der Speicherinhalt in einer Reihe längs der Wortleitung WL auf Bitleitungen ausgelesen, die eine Bitleitung BL enthalten, und durch Leseverstärker­ reihen 42 und 43 verstärkt. Genauer gesagt, der Speicher­ inhalt von einer Speicherzelle MC wird zum Beispiel auf die Bitleitung BL ausgelesen und durch einen Leseverstärker 52 in der Leseverstärkerreihe 43 verstärkt.

Als Reaktion auf die Ausgabe des Lesebefehls READ be­ wirkt die Steuerschaltung 50, daß das Adressenpufferregister 48 eine Spaltenadresse hält, wobei ein Verriegelungssignal für den Takteingang des Adressenpufferregisters 48 vorgese­ hen wird. Die Ausgabe des Adressenpufferregisters 48 wird durch einen Spaltendecodierer 40 decodiert, und eines der Spaltengatter wird mit der selektierten Spaltenselektions­ leitung eingeschaltet, wobei zum Beispiel CL aktiviert wird, wodurch die Daten auf der Bitleitung BL durch einen lokalen Datenbus LDB hindurchtreten, der längs der Leseverstärker­ reihe 43 angeordnet ist, und durch einen globalen Datenbus GDB, in einer Richtung, die zu ihm orthogonal ist, und durch die Lesepufferschaltung 41 verstärkt werden. Die Ausgabe der Schaltung 41 wird als DATEN über eine E/A-Puffergatterschal­ tung 53 für eine Signalpegelschnittstelle entnommen.

Mehrfachselektionssignale WMSEL werden von der Steuer­ schaltung 50 für Wortdecodierer (WD) von 8 Blöcken gemeinsam vorgesehen, und Wortleitungsrücksetzsignale WRST1 bis WRST7 werden für diese jeweiligen Blöcke vorgesehen. Das Mehrfach­ selektionssignal WMSEL wird nur bei einem Beschleunigungs­ test bei hoher Temperatur aktiviert, wohingegen es während des Normalgebrauchs inaktiv ist.

Fig. 12 zeigt eine Schaltung für eine Wortleitung, die ein Teil des Wortdecodierers 45 von Fig. 11 ist.

In einer Verriegelungsschaltung 70A ist der Ausgang eines NOR-Gatters 75 mit einem Eingang eines NOR-Gatters 76 verbunden, ist der Ausgang des NOR-Gatters 76 mit einem Eingang des NOR-Gatters 75 verbunden. Das Wortleitungsrück­ setzsignal WRST0 und das Mehrfachselektionssignal WMSEL werden jeweilig für die anderen Eingänge der NOR-Gatter 75 und 76 vorgesehen.

Der Rest der Struktur ist derselbe wie in Fig. 20.

Fig. 13 zeigt ein Strukturbeispiel der Verriegelungs­ schaltung 70A von Fig. 12.

In dem NOR-Gatter 75 ist ein PMOS-Transistor 74X zwi­ schen einem PMOS-Transistor 711 und einer Verdrahtung mit einem Energiequellenpotential VDD verbunden. Die Gateelek­ trode des PMOS-Transistors 74X ist gemeinsam mit der Gate­ elektrode des NMOS-Transistors 74 verbunden, wobei das Wortleitungsrücksetzsignal WRST0 für die beiden Gateelektro­ den vorgesehen wird. In dem NOR-Gatter 76 ist ebenfalls ein PMOS-Transistor 73X zwischen dem PMOS-Transistor 721 und der Verdrahtung mit dem Energiequellenpotential VDD verbunden. Die Gateelektrode des PMOS-Transistors 73X ist gemeinsam mit der Gateelektrode des NMOS-Transistors 73 verbunden, wobei das Mehrfachselektionssignal WMSEL für die beiden Gateelek­ troden vorgesehen wird.

Der Rest der Struktur ist derselbe wie in Fig. 21.

Als nächstes folgt eine Beschreibung von Operationen der sechsten Ausführungsform, die so wie oben beschrieben konstruiert ist.

In Fig. 12 sind das Mehrfachselektionssignal WMSEL und das Wortleitungsrücksetzsignal WRST0 low, wenn sie inaktiv sind. In diesem Zustand fungiert jedes der NOR-Gatter 75 und 76 als Inverter.

Um die Wortleitung WL in dem Block 0 der Bank 0 von Fig. 11 zu selektieren, werden die vordecodierten Signale SS1 und SS2 von Fig. 12 auf high gesetzt, wodurch das Signal SS3 low und das Signal SS4 high wird. In diesem Zustand sind in Fig. 13 die PMOS-Transistoren 74X, 711, 73X und der NMOS-Transistor 722 ein, und die NMOS-Transistoren 712, 74, der PMOS-Transistor 721 und der NMOS-Transistor 73 sind aus. Die Treibkapazität des Signals SS4 wird durch einen Treiber 80 verstärkt, und es wird bewirkt, daß die Wortleitung WL ansteigt. Da der Zustand der Verriegelungsschaltung 70A gehalten wird, kann eine andere Adresse in einer anderen Bank in dem Pufferregister 47 bei dem nächsten Anstieg des Taktes CLK gehalten werden, wodurch es möglich ist, paral­ lele Zugriffe für eine Vielzahl von Bänken auszuführen.

Da nur der Block 0 aktiviert wird, wird das Wortlei­ tungsrücksetzsignal WRST0, das gemeinsam für alle Verriege­ lungsschaltungen in dem Block 0 vorgesehen wird, um den Energieverbrauch zu reduzieren, auf high gesetzt, wenn ein Zugriff beendet wird, wodurch der NMOS-Transistor 74 von Fig. 13 eingeschaltet wird, und das Signal SS4 wird auf low verändert. Somit fallen die Wortleitungen WL ab. Da der PMOS-Transistor 74X zu derselben Zeit ausgeschaltet wird, zu der der NMOS-Transistor 74 eingeschaltet wird, wird verhin­ dert, daß ein Durchgangsstrom von dem Energiequellenpoten­ tial VDD durch den PMOS-Transistor 711 und den NMOS-Transi­ stor 74 zu dem Energiequellenpotential VSS fließt. Deshalb kann der Energieverbrauch bei normaler Verwendung reduziert werden. Der NMOS-Transistor 722 wird auf aus verändert, und der PMOS-Transistor 721 wird auf ein verändert, wodurch das Signal SS3 high wird. Dadurch wird der PMOS-Transistor 711 ausgeschaltet und der NMOS-Transistor 712 eingeschaltet. Als nächstes wird das Wortleitungsrücksetzsignal WRST0 auf low zurückgestellt.

Um vor dem Versand von Chips einen Beschleunigungstest bei hoher Temperatur auszuführen, wobei die Signale auf allen Wortleitungen ansteigen, wird eine Signalleitung des Mehrfachselektionssignals WMSEL mit allen Verriegelungs­ schaltungen in den Wortdecodierern gemeinsam verbunden. Bei diesem Test wird das Mehrfachselektionssignal WMSEL auf high gesetzt, wodurch der NMOS-Transistor 73 eingeschaltet und das Signal SS3 auf low verändert wird. Da der PMOS-Transi­ stor 73X gleichzeitig ausgeschaltet wird, wird verhindert, daß ein Durchgangsstrom von dem Energiequellenpotential VDD durch den PMOS-Transistor 721 und den NMOS-Transistor 73 zu dem Energiequellenpotential VSS fließt. Der PMOS-Transistor 711 wird auf ein verändert, und der NMOS-Transistor 712 wird auf aus verändert, wodurch das Signal SS4 high wird und bewirkt wird, daß die Wortleitung WL ansteigt. Andererseits wird der PMOS-Transistor 721 ausgeschaltet und der NMOS- Transistor 722 eingeschaltet. Als nächstes wird das Mehr­ fachselektionssignal WMSEL auf low zurückgestellt.

In diesem Zustand werden die Wortleitungsrücksetz­ signale WRST0 bis WRST7 auf high verändert, wodurch bewirkt wird, daß die Signale auf allen Wortleitungen abfallen. Mit dieser Operation wird der Durchgangsstrom in den Verriege­ lungsschaltungen durch die oben erwähnte Rücksetzoperation verhindert.

Solch eine Operation wird für alle Wortdecodierer gleichzeitig ausgeführt. Da jedoch der Durchgangsstrom verhindert wird, kann der Beschleunigungstest genauer ausge­ führt werden, wobei die Umgebungstemperatur hoch eingestellt wird.

Fig. 14 zeigt ein Layoutmuster eines Diffusionsbereichs und einer Polysiliziumverdrahtungsschicht von zwei benach­ barten Verriegelungsschaltungen. In Fig. 14 ist kein Metall­ verdrahtungsschichtmuster gezeigt, um Komplikationen zu vermeiden. Fig. 15 zeigt ein Schaltungsdiagramm, in dem Transistoren zugunsten eines besseren Verstehens des Musters von Fig. 14 so angeordnet sind, um dem Layoutmuster von Fig. 14 zu entsprechen.

Um den Belegungsbereich der Verriegelungsschaltung 70A zu reduzieren, sind Transistoren bei der PMOS-Transistor­ gruppe 70P und der NMOS-Transistorgruppe 70N getrennt von­ einander angeordnet, und ferner sind die Gruppen 70P und 70N längs der Wortleitungsrichtung angeordnet, wobei ihre Kontu­ ren bandförmig sind. Jede der PMOS-Transistorgruppe 70P und der NMOS-Transistorgruppe 70N ist mit einem Transistorarray in zwei Reihen und zwei Spalten versehen.

In Fig. 14 sind 721P, 73XP, 711P und 74XP p-Typ-Diffu­ sionszonen der PMOS-Transistoren 721, 73X, 711 bzw. 74X, während 712N, 722N, 73N und 74N n-Typ-Diffusionszonen der NMOS-Transistoren 712, 722, 73 bzw. 74 sind. Die schraffier­ ten Bereiche kennzeichnen Polysiliziumverdrahtungen, und kleine Rechtecke sind Kontaktlöcher zwischen schichten. Bezüglich der Verdrahtungen von gepunkteten Mustern dient die Verdrahtung auf der Seite der Transistorgruppe 70AP zum Anwenden eines Energiequellenpotentials VDD auf die N-Mulde, und die Verdrahtung auf der Seite der Transistorgruppe 70AN dient zum Anwenden eines Energiequellenpotentials VSS auf die P-Mulde.

Durch einen Vergleich von Fig. 14 mit Fig. 22 wird deutlich, daß die Belegungsbereiche untereinander fast dieselben sind.

Mit der Speichervorrichtung gemäß der sechsten Ausfüh­ rungsform kann der Durchgangsstrom verhindert werden, ohne den Belegungsbereich der Verriegelungsschaltung 70A zu vergrößern.

Siebte Ausführungsform

Fig. 16 zeigt eine Schaltung für eine Wortleitung gemäß der siebten Ausführungsform der vorliegenden Erfindung, die ein Teil des Wortdecodierers ist.

In der Verriegelungsschaltung 70B werden NAND-Gatter 77 und 78 anstelle der NOR-Gatter 75 und 76 von Fig. 12 verwen­ det. *WRST0 und *WMSEL, die komplementäre Signale des Wort­ leitungsrücksetzsignals WRST0 und des Mehrfachselektions­ signals WMSEL sind, werden für einen Eingang der NAND-Gatter 78 bzw. 77 vorgesehen. Das Mehrfachselektionssignal *WMSEL und das Wortleitungsrücksetzsignal *WRST0 sind high, wenn sie inaktiv sind, und in diesem Zustand fungiert jedes der NAND-Gatter 77 und 78 als Inverter.

Der Rest der Struktur ist derselbe wie bei Fig. 12.

Fig. 17 zeigt ein Strukturbeispiel der Verriegelungs­ schaltung 70B von Fig. 16.

In dem NAND-Gatter 77 ist ein PMOS-Transistor 74A mit dem PMOS-Transistor 711 parallel verbunden, ist ein NMOS-Transistor 74AX zwischen dem NMOS-Transistor 712 und dem Energiequellenpotential VSS verbunden, und die Gateelektrode des PMOS-Transistors 74A ist gemeinsam mit der Gateelektrode des NMOS-Transistors 74AX verbunden. Das Mehrfachselektions­ signal *WMSEL wird für diese beiden Gateelektroden vorgese­ hen. In dem NAND-Gatter 78 ist ebenfalls ein PMOS-Transistor 73A mit dem PMOS-Transistor 721 parallel verbunden, ist ein NMOS-Transistor 73AX zwischen dem NMOS-Transistor 722 und dem Energiequellenpotential VSS verbunden, und die Gateelek­ trode des PMOS-Transistors 73A ist gemeinsam mit der Gate­ elektrode des NMOS-Transistors 73AX verbunden. *WRST0 wird für diese beiden Gateelektroden vorgesehen.

Der Rest der Struktur ist derselbe wie bei Fig. 21.

Als nächstes folgt eine Beschreibung von Operationen der siebten Ausführungsform, die so wie oben beschrieben konstruiert ist.

Am Ende des Zugriffs wird das Wortleitungsrücksetz­ signal *WRST0 auf low gesetzt, wodurch der PMOS-Transistor 73A eingeschaltet wird, und das Signal SS3 wird auf high verändert. Da der NMOS-Transistor 73AX gleichzeitig ausge­ schaltet wird, wird verhindert, daß ein Durchgangsstrom von dem Energiequellenpotential VDD durch den PMOS-Transistor 73A und den NMOS-Transistor 722 zu dem Energiequellenpoten­ tial VSS fließt. Dadurch kann der Energieverbrauch bei normaler Verwendung reduziert werden. Das Signal SS4 wird auf low verändert, und es wird bewirkt, daß die Wortleitung WL abfällt. Als nächstes wird das Wortleitungsrücksetzsignal *WRST0 auf high zurückgestellt.

Bei einem Beschleunigungstest mit hoher Temperatur wird bewirkt, daß das Mehrfachselektionssignal *WMSEL low wird, wodurch der PMOS-Transistor 74A eingeschaltet wird, das Signal SS4 auf high verändert wird und die Wortleitung WL zum Ansteigen gebracht wird. Da der NMOS-Transistor 74AX zu derselben Zeit ausgeschaltet wird, wenn der PMOS-Transistor 74A eingeschaltet wird, wird verhindert, daß ein Durch­ gangsstrom von dem Energiequellenpotential VDD durch den PMOS-Transistor 74A und den NMOS-Transistor 712 zu dem Energiequellenpotential VSS fließt. Das Signal SS3 wird low, und als nächstes wird das Mehrfachselektionssignal *WMSEL auf high zurückgestellt.

In diesem Zustand wird das Wortleitungsrücksetzsignal *WRST0 auf low verändert, um ein Abfallen der Wortleitung WL zu bewirken. Mit dieser Operation kann der Durchgangsstrom in der Verriegelungsschaltung 70B durch die oben erwähnte Rücksetzoperation verhindert werden.

Solch eine Operation wird in jedem Wortdecodierer gleichzeitig ausgeführt, und da der Durchgangsstrom verhin­ dert wird, kann der Beschleunigungstest bei hoher Temperatur genauer als nach Stand der Technik ausgeführt werden.

Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, versteht sich, daß die Erfindung nicht auf sie begrenzt ist und daß verschiedene Veränderungen und Abwandlungen vorgenommen werden können, ohne vom Grundgedanken und Schutzumfang der Erfindung abzu­ weichen.

Zum Beispiel können in Fig. 13 die Verbindungen der Signalleitungen von SS4 und WMSEL zu dem NOR-Gatter 76 gegeneinander ausgetauscht werden. Dasselbe gilt für die Verriegelungsschaltung 70B von Fig. 17.

Claims (21)

1. Speichervorrichtung mit:
einem Puffergatter mit einem Eingang, um eine Reihen­ adresse zu empfangen;
einem Reihenadressenregister mit einem Dateneingang, der mit einem Ausgang des Puffergatters gekoppelt ist, und einem Takteingang;
einer Komplementärsignalerzeugungsschaltung mit einem Dateneingang, der mit einem Datenausgang des Reihenadressen­ registers gekoppelt ist;
einem Vordecodierer mit einem Dateneingang, der mit einem Datenausgang der Komplementärsignalerzeugungsschaltung gekoppelt ist;
einem Wortdecodierer mit einem Dateneingang, der mit einem Datenausgang des Vordecodierers gekoppelt ist;
einer Steuerschaltung zum Vorsehen eines Steuersignals;
einer ersten Zeitlagenerzeugungsschaltung zum Verzögern des Steuersignals, um ein erstes Strobe-Signal zu erzeugen, welches erste Strobe-Signal für den Takteingang des Reihen­ adressenregisters vorgesehen wird; und
einer zweiten Zeitlagenerzeugungsschaltung zum Verzö­ gern des ersten Strobe-Signals, um ein zweites Strobe-Signal zu erzeugen,
bei der eine Schaltung der stromabwärtigen Seite, die stromabwärts von dem Reihenadressenregister angeordnet ist, eine Strobe-Auswahlschaltung hat, die in einem Datenstrom gekoppelt ist, zur Strobe-Auswahl ihrer Eingangsdaten als Reaktion auf das zweite Strobe-Signal.

2. Speichervorrichtung nach Anspruch 1, bei der die Schaltung der stromabwärtigen Seite die Komplementärsignal­ erzeugungsschaltung ist.

3. Speichervorrichtung nach Anspruch 1, bei der die Schaltung der stromabwärtigen Seite der Vordecodierer ist.

4. Speichervorrichtung nach Anspruch 1, bei der die Schaltung der stromabwärtigen Seite der Wortdecodierer ist.

5. Speichervorrichtung nach Anspruch 1, bei der die Strobe-Auswahlschaltung eine Logikgatterschaltung hat, die ihre Eingangsdaten hindurchläßt, wenn das zweite Strobe- Signal aktiv ist.

6. Speichervorrichtung nach Anspruch 3, ferner mit einer dritten Zeitlagenerzeugungsschaltung zum Verzögern des zweiten Strobe-Signals, um ein drittes Strobe-Signal zu erzeugen, bei der der Wortdecodierer eine Strobe-Auswahlschaltung hat, die in einem Datenstrom gekoppelt ist, zur Strobe- Auswahl ihrer Eingangsdaten als Reaktion auf das dritte Strobe-Signal.

7. Speichervorrichtung nach Anspruch 6, bei der die Speichervorrichtung eine Vielzahl von Speicherbänken umfaßt, die mit einem Bankselektionssignal zu selektieren sind, und jede Speicherbank eine Vielzahl von Speicherblöcken umfaßt, die mit einem Blockselektionssignal zu selektieren sind,
bei der die zweite Zeitlagenerzeugungsschaltung ein Logikgatter hat, um das zweite Strobe-Signal als Reaktion auf das Bankselektionssignal effektiv oder ineffektiv zu machen, und
bei der die dritte Zeitlagenerzeugungsschaltung ein Logikgatter hat, um das dritte Strobe-Signal als Reaktion auf das Blockselektionssignal effektiv oder ineffektiv zu machen.

8. Speichervorrichtung nach Anspruch 7, bei der der Wortdecodierer Flipflop-Schaltungen zum Halten von jeweili­ gen Ausgangsbits von ihm umfaßt und die Rücksetzeingänge der Flipflop-Schaltungen gemeinsam verbunden sind, um ein Rück­ setzsignal zu empfangen.

9. Halbleitervorrichtung mit einer Speicherschaltung, welche Speicherschaltung umfaßt:
ein Puffergatter mit einem Eingang, um eine Reihen­ adresse zu empfangen;
ein Reihenadressenregister mit einem Dateneingang, der mit einem Ausgang des Puffergatters gekoppelt ist, und einem Takteingang;
eine Komplementärsignalerzeugungsschaltung mit einem Dateneingang, der mit einem Datenausgang des Reihenadressen­ registers gekoppelt ist;
einen Vordecodierer mit einem Dateneingang, der mit einem Datenausgang der Komplementärsignalerzeugungsschaltung gekoppelt ist;
einen Wortdecodierer mit einem Dateneingang, der mit einem Datenausgang des Vordecodierers gekoppelt ist;
eine Steuerschaltung zum Vorsehen eines Steuersignals;
eine erste Zeitlagenerzeugungsschaltung zum Verzögern des Steuersignals, um ein erstes Strobe-Signal zu erzeugen, welches erste Strobe-Signal für den Takteingang des Reihen­ adressenregisters vorgesehen wird; und
eine zweite Zeitlagenerzeugungsschaltung zum Verzögern des ersten Strobe-Signals, um ein zweites Strobe-Signal zu erzeugen,
bei der eine Schaltung der stromabwärtigen Seite, die stromabwärts von dem Reihenadressenregister angeordnet ist, eine Strobe-Auswählschaltung hat, die in einem Datenstrom gekoppelt ist, zur Strobe-Auswahl ihrer Eingangsdaten als Reaktion auf das zweite Strobe-Signal.

10. Speichervorrichtung mit einem Wortdecodierer, welcher Wortdecodierer umfaßt:
eine Wortdecodierschaltung mit einem Ausgang, um ein Setzsignal als Reaktion auf ein vordecodiertes Reihenadres­ sensignal vorzusehen; und
eine Verriegelungsschaltung, die zwischen dem Ausgang der Wortdecodierschaltung und einer von Wortleitungen in einem Speicherzellenarray gekoppelt ist,
bei der die Verriegelungsschaltung umfaßt:
einen PMOS-Transistor und einen NMOS-Transistor, die zwischen ersten und zweiten Energiequellenpotentialen seri­ ell verbunden sind;
einen ersten MOS-Transistor, der mit einem des PMOS- Transistors oder NMOS-Transistors parallel verbunden ist; und
einen zweiten MOS-Transistor, der mit dem anderen des PMOS-Transistors oder NMOS-Transistors seriell verbunden ist, welcher zweite MOS-Transistor auf solch eine Weise betrieben wird, daß die Ein/Aus-Zustände der ersten und zweiten MOS-Transistoren zueinander entgegengesetzt sind.

11. Speichervorrichtung nach Anspruch 10, bei der der erste MOS-Transistor ein NMOS-Transistor ist, der mit dem genannten NMOS-Transistor parallel verbunden ist, der zweite MOS-Transistor ein PMOS-Transistor ist, der mit dem genann­ ten PMOS-Transistor seriell verbunden ist, und eine Gate­ elektrode des ersten MOS-Transistors mit einer Gateelektrode des zweiten MOS-Transistors verbunden ist.

12. Speichervorrichtung nach Anspruch 11, bei der die Gateelektroden der ersten und zweiten MOS-Transistoren dafür ausgelegt sind, ein Rücksetzsignal zu empfangen, und Gate­ elektroden der PMOS- und NMOS-Transistoren, die seriell verbunden sind, dafür ausgelegt sind, das Setzsignal zu empfangen.

13. Speichervorrichtung mit einem Wortdecodierer, welcher Wortdecodierer umfaßt:
eine Wortdecodierschaltung mit einem Ausgang, um ein Setzsignal als Reaktion auf ein vordecodiertes Reihenadres­ sensignal vorzusehen; und
eine Verriegelungsschaltung, die zwischen dem Ausgang der Wortdecodierschaltung und einer von Wortleitungen in einem Speicherzellenarray gekoppelt ist,
bei der die Verriegelungsschaltung umfaßt:
ein erstes NOR-Gatter mit einem ersten Eingang, der dafür ausgelegt ist, ein Rücksetzsignal zu empfangen, einem zweiten Eingang, der dafür ausgelegt ist, das Setzsignal zu empfangen, und einem Ausgang, der mit der genannten der Wortleitungen gekoppelt ist; und
ein zweites NOR-Gatter mit einem ersten Eingang, der dafür ausgelegt ist, ein anderes Setzsignal zu empfangen, einem zweiten Eingang, der mit dem Ausgang des ersten NOR-Gatters gekoppelt ist, und einem Ausgang, der mit dem ersten Eingang des ersten NOR-Gatters gekoppelt ist.

14. Speichervorrichtung nach Anspruch 13, bei der die Speichervorrichtung eine Vielzahl von Wort­ decodierern umfaßt, die jeweils dieselbe Struktur wie der genannte Wortdecodierer haben,
bei der der genannte Wortdecodierer eine Vielzahl von Wortdecodierschaltungen umfaßt, die jeweils dieselbe Struk­ tur wie die genannte Wortdecodierschaltung haben, und eine Vielzahl von jeweiligen Verriegelungsschaltungen, die jeweils dieselbe Struktur wie die genannte Verriegelungs­ schaltung haben,
welche Wortdecodierer ferner eine Mehrfachselektions­ leitung umfassen, die mit dem ersten Eingang des zweiten NOR-Gatters in jeder der Verriegelungsschaltungen in jedem der genannten Wortdecodierer gekoppelt ist, zum gemeinsamen Vorsehen des genannten anderen Setzsignals.

15. Speichervorrichtung nach Anspruch 14, bei der jeder der genannten Wortdecodierer ferner eine individuelle Rücksetzsignalleitung umfaßt, die mit dem ersten Eingang des ersten NOR-Gatters in jeder der Verriegelungsschaltungen in dem genannten der Wortdecodierer gekoppelt ist, zum gemein­ samen Vorsehen des Rücksetzsignals.

16. Speichervorrichtung nach Anspruch 14, bei der die Verriegelungsschaltung versehen ist mit einem PMOS-Transi­ stor-Array in zwei Reihen und zwei Spalten und einem NMOS-Transistor-Array in zwei Reihen und zwei Spalten, welches PMOS-Transistor-Array und welches NMOS-Transistor-Array in einer Wortleitungsrichtung angeordnet sind, bei der jedes der ersten und zweiten NOR-Gatter mit zwei PMOS-Transistoren innerhalb des PMOS-Transistor-Arrays und zwei NMOS-Transistoren innerhalb des NMOS-Transistor- Arrays konstruiert ist.

17. Speichervorrichtung nach Anspruch 10, bei der der erste MOS-Transistor ein PMOS-Transistor ist, der mit dem genannten PMOS-Transistor parallel verbunden ist, der zweite MOS-Transistor ein NMOS-Transistor ist, der mit dem genann­ ten NMOS-Transistor seriell verbunden ist, und eine Gate­ elektrode des ersten MOS-Transistors mit einer Gateelektrode des zweiten MOS-Transistors verbunden ist.

18. Speichervorrichtung nach Anspruch 17, bei der die Gateelektroden der ersten und zweiten MOS-Transistoren dafür ausgelegt sind, ein anderes Setzsignal zu empfangen, und Gateelektroden der PMOS- und NMOS-Transistoren, die seriell verbunden sind, dafür ausgelegt sind, das genannte Setz­ signal zu empfangen.

19. Speichervorrichtung mit einem Wortdecodierer, welcher Wortdecodierer umfaßt:
eine Wortdecodierschaltung mit einem Ausgang, um ein Setzsignal als Reaktion auf ein vordecodiertes Reihenadres­ sensignal vorzusehen; und
eine Verriegelungsschaltung, die zwischen dem Ausgang der Wortdecodierschaltung und einer von Wortleitungen in einem Speicherzellenarray gekoppelt ist,
bei der die Verriegelungsschaltung umfaßt:
ein erstes NAND-Gatter mit einem ersten Eingang, der dafür ausgelegt ist, ein anderes Setzsignal zu empfangen, einem zweiten Eingang, der dafür ausgelegt ist, das genannte Setzsignal zu empfangen, und einem Ausgang, der mit der genannten der Wortleitungen gekoppelt ist; und
ein zweites NAND-Gatter mit einem ersten Eingang, der dafür ausgelegt ist, ein Rücksetzsignal zu empfangen, einem zweiten Eingang, der mit dem Ausgang des ersten NAND-Gatters gekoppelt ist, und einem Ausgang, der mit dem ersten Eingang des ersten NAND-Gatters gekoppelt ist.

20. Speichervorrichtung nach Anspruch 19, bei der die Speichervorrichtung eine Vielzahl von Wort­ decodierern umfaßt, die jeweils dieselbe Struktur wie der genannte Wortdecodierer haben,
bei der der genannte Wortdecodierer eine Vielzahl von Wortdecodierschaltungen umfaßt, die jeweils dieselbe Struk­ tur wie die genannte Wortdecodierschaltung haben, und eine Vielzahl von jeweiligen Verriegelungsschaltungen, die jeweils dieselbe Struktur wie die genannte Verriegelungs­ schaltung haben,
welche Wortdecodierer ferner eine Mehrfachselektions­ leitung umfassen, die mit dem ersten Eingang des ersten NAND-Gatters in jeder der Verriegelungsschaltungen in jedem der Wortdecodierer gekoppelt ist, zum gemeinsamen Vorsehen des anderen Setzsignals.

21. Speichervorrichtung nach Anspruch 20, bei der jeder der genannten Wortdecodierer ferner eine individuelle Rück­ setzsignalleitung umfaßt, die mit dem ersten Eingang des zweiten NAND-Gatters in jeder der Verriegelungsschaltungen in dem genannten der Wortdecodierer gekoppelt ist, zum gemeinsamen Vorsehen des Rücksetzsignals.