KR100237624B1 - 반도체 메모리장치의 로우 디코더 - Google Patents

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Abstract

본 발명의 반도체 메모리장치의 로우 디코더(row decoder)는, 게이트에 리셋신호가 인가되며, 전원전압(Vpp)과 임의의 접속노드 사이에 연결된 피모스 트랜지스터와, 워드라인이 선택되지 않았을 때 최종출력을 리셋상태로 유지하기 위한 리셋 래치와, 프리디코딩 어드레스를 디코딩하기 위한 코딩부를 포함하여 구성되며, 워드라인을 선택하지 않았을때는 풀업 동작을 강화하여 워드라인에 안정된 로우 상태를 유지하도록 하며, 선택동작시에는 풀업 동작을 저하시켜 풀다운이 쉽게 일어나도록 함으로써 로우 디코더의 천이 속도를 향상시킬 수 있으며, 천이기간 동안의 풀업 및 풀다운 트랜지스터를 통하여 흐르는 전류를 감소시킬 수 있고, 또한 상기 풀다운 트랜지스터의 능력이 풀업 트랜지스터 보다 강하게 하였기 때문에 풀다운 트랜지스터의 크기를 작게할 수 있어서 레이아웃 면적을 최소화할 수 있는 효과가 있다.

Description

반도체 메모리장치의 로우 디코더
본 발명은 반도체 메모리장치에 관한 것으로, 특히 로우 디코더(row decoder)의 소비전류량을 감소시키고 데이터 억세스 시간을 개선하기 위한 반도체 메모리장치의 로우 디코더(row decoder)에 관한 것이다.
제1도는 종래의 기술에 의한 반도체 메모리의 로우 디코더(row decoder)와 워드 드라이버(word drive)를 도시한 것으로, 워드드라이버(10)를 제외하고 로우 디코더 만을 설명하면 구성은 다음과 같다.
외부어드레스신호를 프리디코딩한 신호(DRAi, DRAj, DRAk)를 입력으로 하여 코딩을 실행하며, 서로 직렬로 연결되어 반전 논리곱(NAND)동작을 실행하는 엔모스트랜지스터(N2, N3, N4)들과, 상기 엔모스 트랜지스터(N2)와 전원전압(Vpp) 사이에 연결된 피모스 트랜지스터(PO)와, 접속노드(N11)를 통해 연결된 피모스 트랜지스터(PO)의 게이트와 접지 사이에 연결되며, 워드라인 리셋신호(φWR)에 의해 로우 디코더를 디액티브(deactive)시키는 엔모스 트랜지스터(NO)와, 서로 게이트가 공통연결되며, 상기 접속노드(N11)를 통해 상기 피모스 트랜지스터(PO) 및 엔모스 트랜지스터(N0)와 연결됨과 동시에 전원전압(Vpp)과 접지측 사이에 서로 직렬연결되어 인버터로써 로우 디코더의 출력을 로우 또는 하이 레벨로 만드는 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)로 구성되며, 동작을 개략적으로 설명하면 다음과 같다.
먼저, 로우 디코더가 선택되지 않은 상태에서는 하이레벨의 워드라인 리셋신호(φWR)에 의해 상기 접속노드(N11)가 Vss레벨을 유지함으로써 해당하는 워드라인이 Vss 레벨을 유지하게 되며, 만일 상기 워드라인 리셋신호(φWR)가 로우로 되고 외부 어드레스를 프리디코딩한 신호(DRAi, DRAj, DRAk)가 모두 하이로 되면 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)의 게이트가 로우로 되며, 상기 접속노드(N11)가 피모스 트랜지스터(P1)에 의해 전원전압(Vpp)레벨로 풀업(pull-up)되어, 이와 연결된 워드라인이 액티브되어 메모리셀(memory cell)에 저장된 데이터를 리드 또는 라이트(read or write)한다.
그러나 이러한 반도체 메모리장치의 로우 디코더에서는, 상기 워드라인을 선택하는 과정에서 풀업 트랜지스터인 피모스 트랜지스터(PO)보다 풀다운(pull-down) 낸드게이트인 엔모스 트랜지스터(N2, N3, N4)들이 더 강하도록 그 엔모스 트랜지스터(N2-N4)의 크기를 크게 제어하여야 하며, 또한 상기 엔모스 트랜지스터(N2, N3, N4)의 게이트에 입력되는 프리디코딩 신호(DRAi, DRAj, DRAk)보다 풀업 트랜지스터인 피모스 트랜지스터(PO)에 연결된 전원전압(Vpp)의 레벨이 높기 때문에 천이 과정이 늦어져 피모스 트랜지스터(PO)와 엔모스 트랜지스터(N2, N3, N4)를 통해 흐르는 전류량이 많으며, 뿐만 아니라 인버터인 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)를 통해 흐르는 전류량도 많아 전력소모가 매우 크고, 속도가 느린 문제점이 있었다.
따라서, 본 발명의 목적은, 상기와 같은 문제점을 해결하여 소비전류량을 감소시키고, 레벨 천이 속도를 빠르게 함으로써 데이터 억세스 시간을 개선할 수 있는 반도체 메모리장치의 로우 디코더(row decoder)를 제공하는 것이다.
제1도는 종래의 기술에 의한 반도체 메모리장치의 로우 디코더를 도시한 회로도.
제2도는 본 발명의 제1실시예에 의한 반도체 메모리 장치의 로우 디코더(row decoder)를 도시한 회로도.
제3도는 본 발명의 제2실시예에 의한 반도체 메모리 장치의 로우 디코더(row decoder)를 도시한 회로도.
제4도는 본 발명의 제3실시예에 의한 반도체 메모리 장치의 로우 디코더(row decoder)를 도시한 회로도.
제5도는 본 발명의 제4실시예에 의한 반도체 메모리 장치의 로우 디코더(row decoder)를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
21 : 리셋래치 22 : 코딩부
이하 첨부도면을 참조하여 본 발명을 좀더 상세하게 설명하고자 한다.
본 발명의 제1실시예에 의한 반도체 메모리 장치의 로우 디코더(row decoder)는, 제2도에 도시한 바와 같이 게이트에 프리차지 신호로서 리셋신호 ()가 인가되며, 소스와 드레인이 각각 전원전압(Vpp)과 노드(n21)에 연결된 피모스 트랜지스터(P20)와, 상기 전원전압(Vpp)과 노드(n21) 사이에 직렬연결된 두 개의 피모스 트랜지스터(P21,P23), 게이트는 상기 노드(n21)에 공통으로 연결되며, 상기 전원전압(Vpp)과 접지 사이에 순차 직렬연결된 피모스 트랜지스터(P22) 및 엔모스 트랜지스터(N21)로 이루어진 로우 디코더 리셋 래치(21)와, 상기 노드(n21)와 접지사이에 직렬연결되며 각각의 게이트에 프리디코딩신호(X1,…,Xn)가 인가되면 이를 디코딩하며, 낸드동작을 실행하는 n개의 엔모스 트랜지스터(N20-1,…,N20-n)로 이루어진 코딩부(22)를 포함하여 구성된다.
또한, 상기 피모스 트랜지스터(P21)는 로우 디코더의 출력을 입력으로 받으며, 이와 직렬연결된 피모스 트랜지스터(P23)는 프리디코딩 신호(X1-Xn) 중의 하나를 입력으로 받아 상기 피모스 트랜지스터(P21)과 함께 상기 노드(n21)의 레벨을 풀업하며, 상기 피모스 트랜지스터(P22)와 엔모스 트랜지스터(N21)는 로우 디코더의 출력을 하이 또는 로우 상태로 만들어 주는 인버터를 구성하며, 이들의 게이트는 상기한 바와 같이 노드(n21)에 연결되어 상기 노드(n21)의 전압레벨에 따라 로우코딩부의 출력을 결정한다.
상기와 같이 구성된 본 발명의 제1실시예에 의한 반도체 메모리 장치의 로우 디코더(row decoder)의 동작을 살펴보면, 선택동작이 아닐 경우에는 로우 상태의 리셋신호()가 상기 피모스 트랜지스터(p20)를 통해 노드(n21)의 상태를 하이로 만들어 로우 디코더의 출력이 로우가 되게 함으로써 워드라인이 로우 상태를 유지하게 한다.
반면 선택동작에서는 전원전압(Vpp)레벨의 리셋신호()가 상기 피모스 트랜지스터(P20)를 오프시키는데, 이동안 로우 디코더는 상기 래치(21)에 의해 출력을 계속 로우 상태를 유지한다.
만일 상기 프리디코딩 신호(X1,…,Xn)가 모두 하이 레벨인 상태에서는 낸드동작을 하는 상기 엔모스 트랜지스터(N20-1,…,N20-n)들이 상기 노드(n21)를 로우 레벨로 풀다운시켜 로우 디코더의 출력을 전원전압(Vpp) 레벨로 풀업시킴으로써 상기 워드드라이버(20)를 통해 워드라인을 액티브(active)시킨다.
그리고 이와같은 천이 기간동안에 상기 피모스 트랜지스터(P23)의 게이트에는 전원전압(Vpp)레벨보다 낮은 전압의 프리디코딩신호(X1)가 인가되어 피모스 트랜지스터(P23)는 약간 턴온 상태이고, 피모스 트랜지스터(P21)의 게이트도 Vss에 가까운 레벨의 전압이 인가되므로 피모스 트랜지스터(P21)도 턴온 상태다.
그러나 상기 피모스 트랜지스터(P23)의 턴온 저항이 매우 크기 때문에 상기 엔모스 트랜지스터(N20-1,…,N20-n)에서의 풀다운이 풀업보다는 쉽게 이루어지도록 할 수 있으며, 이에따라 상기 피모스 트랜지스터(P21,P23)와 상기 엔모스 트랜지스터(N20-1,…,N20-n)를 통해 흐르는 전류를 감소시키고 로우 디코더의 천이속도를 향상시킬 수 있다.
또한, 상기 엔모스 트랜지스터(N20-1,…,N20-n)의 경우 크기를 작게할 수 있으므로 로우 디코더의 레이아웃 면적을 줄일 수 있다.
한편, 상기 로우 디코더의 동작시에 프리디코딩 신호(X1-Xn)가 모두 하이 상태가 아니고 프리디코딩 신호(X1)가 하이 상태이면 상기 피모스 트랜지스터(P23)에 인가되는 전압이 소스에 인가되는 전원전압(Vpp)보다 낮기 때문에 상기 피모스 트랜지스터(P23)가 약하게 턴온되어 래치 루프를 계속유지하도록 함으로써 워드라인이 로우 레벨의 안정된 상태를 유지한다.
제3도는 본 발명의 제2실시예에 의한 반도체 메모리 장치의 로우 디코더(row decoder)를 도시한 것으로, 상기 제1실시예에서와는 다르게 상기 프리디코딩신호(X1)가 피모스 트랜지스터(P31)의 게이트에 인가되도록 하고, 노드(n31)와 연결된 피모스 트랜지스터(P33)의 게이트는 로우 디코더의 출력에 연결함으로써 로우 디코더의 선택동작시 상기 피모스 트랜지스터(P31)가 직접 전원전압(Vpp)을 제한하도록 한다.
제4도는 본 발명의 제3실시예에 의한 반도체 메모리 장치의 로우 디코더(row decoder)를 도시한 것으로, 상기 제1실시예에서와는 다르게 노드(n41)와 연결된 피모스 트랜지스터(P43)의 게이트에 프리디코딩 신호(X1) 대신 블록 선택신호(BS)를 인가함으로써 상기 프리디코딩 신호(X1)의 캐패시턴스 로드를 줄인다.
제5도는 본 발명의 제4실시예에 의한 반도체 메모리 장치의 로우 디코더(row decoder)를 도시한 것으로, 상기 제1실시예에서와는 다르게 리셋신호(RESET)를 받는 엔모스 트랜지스터(NR)로 프리코딩부를 리셋시키는 프리차지회로를 구성함으로써 리셋신호(RESET)를 전원전압(Vpp)보다 낮은 전압을 사용할 수 있다.
이상에서와 같이 본 발명에 의하면, 워드라인을 선택하지 않을때는 풀업 동작을 강화하여 워드라인에 안정된 로우 상태를 유지하도록 하며, 선택동작시에는 풀업 동작을 저하시켜 풀다운이 쉽게 일어나도록 함으로써 로우 디코더의 천이 속도를 향상시킬 수 있으며, 천이기간 동안의 풀업 및 풀다운 트랜지스터를 통하여 흐르는 전류를 감소시킬 수 있고, 또한 상기 풀다운 트랜지스터의 능력이 풀업 트랜지스터 보다 강하게 하였기 때문에 풀다운 트랜지스터의 크기를 작게할 수 있어서 레이아웃 면적을 최소화할 수 있는 효과가 있다.

Claims (3)

  1. 게이트에 리셋신호()가 인가되고, 전원전압(Vpp)과 접속노드(n21) 사이에 연결되어 풀업기능을 하는 피모스 트랜지스터(P21)와, 프리디코딩신호(X1-Xn)를 게이트에 각기 인가받고 상기 접속노드(n21) 및 접지사이에 직렬접속된 엔모스 트랜지스터(N20∼N20-n)에 의해 코딩하는 코딩부와, 상기 노드(n21)의 신호를 반전하여 출력하는 피모스 트랜지스터(P21) 및 엔모스 트랜지스터(N21)의 인버터와, 그 인버터의 출력과 상기 프리디코딩 신호(X1-Xn)중 하나를 게이트에 인가받고 상기 전원전압(Vpp) 및 접속노드(n21)사이에 직렬 접속된 피모스 트랜지스터(P21),(P23)로 구성하여 된 것을 특징으로 하는 반도체 메모리장치의 로우 디코더.
  2. 제1항에 있어서, 상기 피모스 트랜지스터(P21) 대신 게이트에 리셋신호(RESET)를 인가받는 엔모스 트랜지스터(Na)를 연결하여 구성된 것을 특징으로 하는 반도체 메모리장치의 로우 디코더.
  3. 제1항에 있어서, 상기 피모스 트랜지스터(P23)는 그의 게이트에 프리디코딩 신호 대신 메모리셀 블록선택신호(BS)를 입력받도록 연결되어 구성된 것을 특징으로 하는 반도체 메모리장치의 로우 디코더.
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