KR100898661B1 - 플래시 메모리 소자의 블럭 디코더 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 블럭 디코더에 관한 것으로, 고전압의 제1 및 제2 어드레스 코딩 신호들과 프리디코딩된 제1 및 제2 어드레스 신호에 응답하여 블럭 워드 라인을 통해 제어 신호를 출력하는 제어부와, 블럭 인에이블 신호 및 상기 제어 신호에 응답하여 상기 블럭 워드라인을 디스차지하는 인에이블부, 및 상기 제1 및 제2 어드레스 코딩 신호들에 응답하여 상기 블럭 워드라인을 고전압으로 프리차지하는 프리차지 회로를 포함하는 플래시 메모리 소자의 블럭 디코더를 개시한다.
디코더, 어드레스 신호, 금속 배선

Description

플래시 메모리 소자의 블럭 디코더{Block Decorder of flash memory device}
본 발명은 플래시 메모리 소자의 블럭 디코더에 관한 것으로, 제어 신호들의 수를 감소시켜 플래시 메모리 소자의 집적도를 향상시킬 수 있는 플래시 메모리 소자의 블럭 디코더에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 플래시 메모리에 관한 연구가 활발히 진행되고 있다.
플래시 메모리는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따 라서, 고집적 플래시 메모리에는 주로 NAND형 구조가 사용된다.
일반적으로, 플래시 메모리 소자는 메모리 셀의 프로그램(program), 리드(read) 및 소거(erase) 동작을 수행하기 위하여 블럭(block) 단위로 메모리 셀 어레이를 선택하기 위한 블럭 디코더(block decorder)가 필요하다.
도 1은 종래 기술에 따른 블럭 디코더를 설명하기 위한 플래시 메모리 소자의 회로도이다.
도 1을 참조하면, 낸드 게이트(ND1)는 어드레스 신호들(XA, XB, XC 및 XD)을 입력하여 논리 조합하고, 낸드 게이트(ND2)는 낸드 게이트(ND1)의 출력 신호와 프로그램 프리차지 신호(PGMPREb)를 입력하여 논리 조합한다. 따라서, 낸드 게이트(ND1)는 어드레스 신호들(XA, XB, XC 및 XD) 중 적어도 하나 이상이 로우 레벨로 입력되면 하이 레벨의 신호를 출력하고, 낸드 게이트(ND2)는 낸드 게이트(ND1)의 출력신호 및 프로그램 프리차지 신호(PGMPREb) 중 하나 이상이 로우 상태로 인가되면 하이 레벨의 신호를 출력한다.
낸드 게이트(ND3)는 낸드 게이트(ND2) 출력 신호와 블럭 인에이블 신호 (EN)를 논리 조합하는데, 블럭 인에이블 신호(EN)가 로우 레벨로 인가되면 하이 레벨의 신호를 출력하여 트랜지스터(N2)를 턴온 시킨다. 이에 의해, 노드(Q1)가 초기화된다.
트랜지스터(N1)는 프리차지 신호(PRE)에 따라 턴온되어 낸드 게이트(ND2)의 출력신호가 노드(Q1)에 인가 되도록 한다. 여기서, 노드(Q1)의 전위는 블럭 선택 신호(BLKWL)로서 작용한다. 한편, 펌핑 전압(Vpp) 레벨의 제1 및 제2 제어 신호(GA 및 GB)에 의해 트랜지스터들(N3 및 N4)은 각각 턴온 되어 펌핑 전압(Vpp)이 노드(Q1)로 인가된다. 따라서, 노드(Q1)의 전위 즉, 블럭 선택 신호(BLKWL)에 의해 블럭 스위치(20)가 동작하여 글로벌 워드라인(GWL<31;0>)과 메모리 셀 어레이(30)의 워드라인이 연결된다.
도 2는 도 1의 블럭 디코더 회로에 사용되는 신호들의 라인 배치도이다.
도 2를 참조하면, 다수의 메모리 블럭(예를 들어 2048개)들 옆에는 블럭 디코더를 제어하는 신호들을 입력하기 위한 다수의 금속 배선들이 배치된다. 이중 어드레스 신호들(XA<7;0>, XB<7;0>, XC<7;0> 및 XD<3;0>)을 입력하는 금속 배선들은 메모리 블럭을 선택하는 코딩 신호들을 입력하는 배선으로 28개의 배선으로 이루어져 있다. 금속 배선의 라인 폭을 0.5μm , 라인간의 간격을 0.5μm으로 가정할 경우 모두 28μm의 공간이 필요게 된다.
본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 블럭 디코더에 사용되는 어드레스 신호들을 이전에 사용되던 고전압 스위치 신호들로 대체함으로써, 신호들을 인가하기 위한 금속 배선만큼의 칩 사이즈 감소 효과가 있는 플래시 메모리 소자의 블럭 디코더를 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 블럭 디코더는 고전압의 제1 및 제2 어드레스 코딩 신호와 제1 내지 제3 제어 신호에 응답하여 디코딩 신호를 출력하는 1차 디코딩부, 및 상기 디코딩 신호와 제1 및 제2 프리디코딩 신호에 응답하여 블럭 워드라인의 전위를 제어하는 제어 신호를 출력하는 2차 디코딩부를 포함한다.
상기 블럭 디코더는 상기 제1 및 제2 어드레스 코딩 신호에 응답하여 상기 블럭 워드 라인을 프리차지하는 프리차지 회로, 및 상기 제어 신호에 응답하여 상기 블럭 워드 라인을 디스차지하는 인에이블부를 더 포함한다.
상기 1차 디코딩부는 상기 제1 및 제2 어드레스 코딩 신호들과 제1 내지 제3 제어 신호에 응답하여 제1 출력 신호를 생성하는 신호 발생부, 및 상기 제1 출력 신호를 임시 저장한 후 상기 디코딩 신호로 출력하는 래치부를 포함한다.
상기 신호 발생부는 전원 전압과 접지 전원 사이에 직렬 연결되고 각각 상기 제1 제어 신호, 상기 제1 어드레스 코딩 신호, 상기 제2 어드레스 코딩 신호, 및 상기 제2 제어 신호에 응답하여 턴온되는 제1 내지 제4 NMOS 트랜지스터, 및 상기 제3 NMOS 트랜지스터와 상기 제4 NMOS 트랜지스터 사이의 노드와 상기 래치부 사이에 연결되고 상기 제3 제어 신호에 응답하여 턴온되는 제5 NMOS 트랜지스터를 포함한다.
상기 래치부는 두개의 인버터가 역방향 병렬 연결된 래치, 및 상기 래치(LAT)의 출력 단자에 연결된 인버터를 포함한다.
상기 2차 디코딩부는 상기 디코딩 신호와 상기 프리디코딩된 제1 및 제2 어드레스 신호를 논리 조합하여 출력하는 제1 낸드 게이트와, 상기 제1 낸드 게이트의 출력 신호와 프로그램 프리차지 신호를 논리 조합하여 상기 제어 신호로 출력하는 제2 낸드 게이트, 및 소거 동작시 하이레벨로 턴온되는 프리차지 신호에 응답하여 상기 제어 신호를 상기 블럭 워드라인에 전송하는 NMOS 트랜지스터를 포함한다.
상기 인에이블부는 상기 블럭 인에이블 신호 및 상기 제어 신호를 논리 조합하여 디스차지 신호를 출력하는 낸드 게이트, 및 상기 블럭 워드라인과 접지 전원 사이에 연결되며 상기 디스차지 신호에 응답하여 상기 블럭 워드라인에 상기 접지 전원을 인가하여 디스차지하는 NMOS 트랜지스터를 포함한다.
상기 프리차지 회로는, 상기 블럭 워드라인과 펌핑 전압 사이에 연결되고, 상기 제1 및 제2 어드레스 코딩 신호들에 응답하여 턴온 또는 턴오프되고, 턴온될 때 상기 펌핑 전압을 상기 블럭 워드라인에 전달하는 스위칭 회로, 및 상기 블럭 워드라인의 전압을 설정된 전압으로 클립핑하는 클립핑 회로를 포함한다.
상기 제1 어드레스 코딩 신호, 상기 제2 어드레스 코딩 신호에 각각 응답하 여 턴온되는 상기 제2 및 제3 NMOS 트랜지스터는 고전압 트랜지스터이다.
본 발명의 실시 예에 따른면, 플래시 메모리 소자의 블럭 디코더에 사용되는 어드레스 신호들 중 일부를 이전에 사용되던 고전압 스위치 신호들로 대체함으로써, 신호들을 인가하기 위한 금속 배선만큼의 칩 사이즈를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시 예에 따른 플래시 메모리 소자의 블럭 디코더를 설명하기 위한 플래시 메모리 소자의 회로도이다.
도 3을 참조하면, 블럭 디코더(100)는 어드레스 신호들을 디코딩하여 출력하는 제어부(110), 인에이블부(120), 및 프리차지 회로(130)를 포함한다.
제어부(110)는 1차 디코딩 동작을 위한 신호 발생부(111), 및 래치부와 2차 디코딩 동작을 위한 신호 제어부(113)를 포함한다. 신호 발생부(111)는 제1 내지 제3 제어 신호(CON-A, CON-B, CON-C) 및 제1 및 제2 어드레스 코딩 신호들(GA, GB) 에 응답하여 디코딩 신호(OUT1)를 생성한다. 래치부(112)는 디코딩 신호(OUT1)를 임시 저장한 후 출력 신호(OUT2)를 출력한다.신호 제어부(113)는 래치부(112)의 출력 신호(OUT2), 프리 디코딩된 어드레스 신호들(XC, XD), 및 프로그램 프리차지 신호(PGMPREb)를 논리 조합하여 출력한다.
신호 발생부(111)는 전원 전압(Vcc)과 접지 전원(Vss) 사이에 직렬 연결된 NMOS 트랜지스터(N11 내지 N14), 및 노드(NA)와 래치부(112) 사이에 연결된 NMOS 트랜지스터(N15)를 포함한다. NMOS 트랜지스터(N11 내지 N14)는 각각 제1 제어 신호(CON-A), 제1 고전압 제어 신호(GA), 제2 고전압 제어 신호(GB), 및 제2 제어 신호(CON-B)에 각각 응답하여 턴온 또는 턴오프되어 노드(NA)에 전원 전압(Vcc)를 인가하거나 접지 전원(Vss)를 인가한다. 제1 고전압 제어 신호(GA), 제2 고전압 제어 신호(GB)는 프리디코딩된 어드레스 신호(XA, XB)와 같은 어드레스를 갖는 신호이나 고전압 레벨을 갖는 신호이다. 제2 제어 신호(CON-B)는 노드(NA)의 초기 레벨을 로우 레벨로 설정하기 위한 신호이다.
NMOS 트랜지스터(N15)는 제3 제어 신호(CON-C)에 응답하여 노드(NA)의 전위를 디코딩 신호(OUT1)로 출력한다. NMOS 트랜지스터(N12 및 N13)은 고전압 신호인 제1 고전압 제어 신호(GA), 제2 고전압 제어 신호(GB)에 의해 동작하기 위해 고전압 트랜지스터로 형성하는 것이 바람직하다.
래치부(112)는 두개의 인버터가 역방향 병렬 연결된 래치(LAT)와 래치(LAT)의 출력 단자에 연결된 인버터(IV)를 포함한다. 래치(LAT)는 디코딩 신호(OUT1)를 임시 저장한 후, 반전시켜 출력한다. 인버터(IV)는 래치(LAT)의 출력 신호를 재반 전 시켜 출력 신호(OUT2)로 출력한다.
신호 제어부(113)는 제1 낸드 게이트(ND11), 제2 낸드 게이트(ND12), 및 NMOS 트랜지스터(N16)를 포함한다. 제1 낸드 게이트(ND11)는 출력 신호(OUT2)와 어드레스 신호(XC, XD)들을 논리 조합하여 출력 신호(ADD)를 출력한다. 제2 낸드 게이트(ND12)는 출력 신호(ADD)와 프로그램 프리차지 신호(PGMPREb)를 논리 조합하여 제어 신호(CON)를 출력한다. NMOS 트랜지스터(N16)는 프리차지 신호(PRE)에 응답하여 턴온되며, 제어 신호(CON)를 노드(NC)에 출력한다. 프리차지 신호(PRE)는 소거 동작시에만 하이 레벨의 상태를 유지하고 프로그램 및 독출 동작시에는 로우 레벨을 유지한다.
인에이블부(120)는 제3 낸드 게이트(ND13)와 NMOS 트랜지스터(N17)를 포함한다. 제3 낸드 게이트(ND13)는 제어 신호(CON)와 블럭 인에이블 신호(EN)에 응답하여 디스차지 신호(DIS)를 출력한다. NMOS 트랜지스터(N17)는 노드(NC)와 접지 전원(Vss) 사이에 연결되며, 디스차지 신호(DIS)에 응답하여 노드(NC)를 디스차지한다.
프리차지 회로(130)는 스위칭 회로(131)와 클립핑(clipping;132) 회로를 포함한다. 스위칭 회로(131)는 NMOS 트랜지스터들(N18, N19)을 포함한다. NMOS 트랜지스터(N18)의 드레인은 펌핑 전압(Vpp)에 연결되고, 그 소스는 상기 NMOS 트랜지스터(N19)의 드레인에 연결된다. NMOS 트랜지스터(N19)의 소스는 블록 워드 라인(BLKWL)에 연결된다. NMOS 트랜지스터들(N18, N19)의 게이트들에는 제1 및 제2 어드레스 코딩 신호들(GA, GB)이 각각 입력된다. NMOS 트랜지스터들(N18, N19)은 제1 및 제2 어드레스 코딩 신호들(GA, GB)에 응답하여 턴 온 또는 턴오프 된다. NMOS 트랜지스터들(N18, N19)은 턴 온 될 때, 블록 워드 라인(BKWL)을 펌핑 전압(Vpp) 레벨로 프리차지 한다.
클립핑 회로(132)는 NMOS 트랜지스터들(N20, N21)을 포함한다. NMOS 트랜지스터(N20)는 NMOS 트랜지스터(N21)의 드레인에 역방향으로 다이오드 커넥션되고(diode connection), NMOS 트랜지스터(N21)는 블록 워드 라인(BLKWL)에 역방향으로 다이오드 커넥션된다. NMOS 트랜지스터(N20)의 드레인은 펌핑 전압(Vpp)에 연결된다. NMOS 트랜지스터들(N20, N21)은 블록 워드 라인(BLKWL)의 전압 레벨이 설정된 전압 레벨 이상으로 상승할 경우, 이를 클립핑하여 블록 워드 라인(BLKWL)의 전압 레벨을 설정된 전압 레벨로 유지한다.
도시된 도면 부호(200)는 블럭 스위치부이며, 도면 부호(300)는 메모리 셀 어레이 블럭이다.
도 4는 도 3에 도시된 블럭 디코더부(100)의 동작을 설명하기 위한 신호들의 파형도이다.
도 3 및 도 4를 참조하여 본 발명의 실시 예에 따른 블럭 디코더부(100)의 프로그램 또는 독출 동작시의 구동 방법을 설명하면 다음과 같다.
먼저, 제2 및 제3 제어 신호(CON-B, CON-C)가 일정 시간 동안 하이 레벨로 인가되어 NMOS 트랜지스터(N14 및 N15)가 턴온된다. 이로 인하여 노드(NB)가 로우 레벨로 디스차지되어 초기화된다.
하이 레벨의 프로그램 프리차지 신호(PGMPREb)가 일정 시간 동안 로우 레벨 로 인가되어 신호 제어부(113)의 낸드 게이트(ND12)는 출력 신호(ADD)의 레벨에 관계없이 하이 레벨의 제어 신호(CON)를 출력한다. 인에이블부(120)의 낸드 게이트(ND13)는 하이 레벨의 제어 신호(CON)와 하이 레벨의 블럭 인에이블 신호(EN)에 의해 로우 레벨의 디스차지 신호(DIS)를 출력하고, NMOS 트랜지스터(N17)는 로우 레벨의 디스차지 신호(DIS)에 응답하여 노드(NC)에 인가되던 접지 전원(Vss)을 차단한다.
메모리 셀 어레이 블럭(300)을 선택하기 위해 프리 디코딩된 어드레스 신호들(XA, XB, XC, XD)이 모두 하이 레벨로 인에이블된다. 본 발명의 실시 예에서는 프리 디코딩된 어드레스 신호들(XA, XB, XC, XD) 중 프리 디코딩된 어드레스 신호들(XC, XD)만 사용한다. 이로 인하여 프리 디코딩된 어드레스 신호들(XA, XB)를 인가하기 위한 금속 배선을 배치하지 않는다.
프리차지 회로(130)는 제1 및 제2 어드레스 코딩 신호들(GA, GB)이 하이 레벨로 됨에 따라 블록 워드 라인(BLKWL)을 펌핑 전압(Vpp) 레벨로 프리차지 한다.
제1 및 제2 어드레스 코딩 신호들(GA, GB)이 일정 전위로 펌핑 되는 동안 일정 시간 동안 제2 제어 신호(CON-B)가 하이 레벨로 인가되어 노드(NA)를 로우 레벨로 디스차지한다. 이 후, 제1 및 제2 어드레스 코딩 신호들(GA, GB)이 일정 전위로 펌핑되면, 제1 제어 신호(CON-A)가 하이 레벨로 인가되어 노드(NA)를 전원 전압(Vcc) 레베로 차지시킨다. 이때 하이 레벨의 제3 제어 신호(CON-C)가 하이 레벨로 인가되어 노드(NA)의 전위를 디코딩 신호(OUT1)로 출력한다. 래치부(112)는 하이 레벨의 디코딩 신호(OUT1)를 임시 저장한 후, 하이 레벨의 출력 신호(OUT2)를 출력한다.
신호 제어부(113)의 낸드 게이트(ND11)는 하이 레벨의 프리 디코딩된 어드레스 신호들(XC, XD)과 하이 레벨의 출력 신호(OUT2)를 논리 조합하여 로우 레벨의 출력 신호(ADD)를 출력한다. 낸드 게이트(ND12)는 로우 레벨의 출력 신호(ADD)와 로우 레벨에서 하이 레벨로 천이하는 프로그램 프리차지 신호(PGMPREb)를 논리 조합하여 하이 레벨의 제어 신호(CON)를 출력한다.
인에이블부(130)는 제어 신호(CON)가 하이 레벨로 유지되어 낸드 게이트(ND13)에서 출력되는 디스 차지 신호(DIS)를 로우 레벨로 유지하게 되며, 이로 인하여 블록 워드 라인(BLKWL)는 펌펑 전압(Vpp) 레벨을 유지하여 블럭 선택 스위치부(200)를 인에이블 시켜 메모리 셀 어레이 블럭(300)의 워드라인들을 인에이블시킨다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 블럭 디코더 회로도이다.
도 2는 도 1의 블럭 디코더 회로에 사용되는 신호들의 라인 배치도이다.
도 3은 본 발명의 실시 예에 따른 플래시 메모리 소자의 블럭 디코더 회로도이다.
도 4는 도 2에 도시된 블럭 디코더 회로의 동작을 설명하기 위한 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 블럭 디코더 회로 110 : 제어부
111 : 신호 발생부 112 : 래치부
113 : 신호 제어부 120 : 인에이블부
130 : 프리차지 회로 200 : 블럭 스위치부
300 : 메모리 셀 어레이 블럭

Claims (9)

  1. 고전압의 제1 및 제2 어드레스 코딩 신호와 제1 내지 제3 제어 신호에 응답하여 디코딩 신호를 출력하는 1차 디코딩부; 및
    상기 디코딩 신호와 제1 및 제2 프리디코딩 신호에 응답하여 블럭 워드라인의 전위를 제어하는 제어 신호를 출력하는 2차 디코딩부를 포함하는 플래시 메모리 소자의 블럭 디코더.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 어드레스 코딩 신호에 응답하여 상기 블럭 워드 라인을 프리차지하는 프리차지 회로; 및
    상기 제어 신호에 응답하여 상기 블럭 워드 라인을 디스차지하는 인에이블부를 더 포함하는 플래시 메모리 소자의 블럭 디코더.
  3. 제 1 항에 있어서, 상기 1차 디코딩부는
    상기 제1 및 제2 어드레스 코딩 신호들과 제1 내지 제3 제어 신호에 응답하여 제1 출력 신호를 생성하는 신호 발생부; 및
    상기 제1 출력 신호를 임시 저장한 후 상기 디코딩 신호로 출력하는 래치부 를 포함하는 플래시 메모리 소자의 블럭 디코더.
  4. 제 3 항에 있어서,
    상기 신호 발생부는 전원 전압과 접지 전원 사이에 직렬 연결되고 각각 상기 제1 제어 신호, 상기 제1 어드레스 코딩 신호, 상기 제2 어드레스 코딩 신호, 및 상기 제2 제어 신호에 응답하여 턴온되는 제1 내지 제4 NMOS 트랜지스터; 및
    상기 제3 NMOS 트랜지스터와 상기 제4 NMOS 트랜지스터 사이의 노드와 상기 래치부 사이에 연결되고 상기 제3 제어 신호에 응답하여 턴온되는 제5 NMOS 트랜지스터를 포함하는 플래시 메모리 소자의 블럭 디코더.
  5. 제 3 항에 있어서, 상기 래치부는
    두개의 인버터가 역방향 병렬 연결된 래치; 및
    상기 래치(LAT)의 출력 단자에 연결된 인버터를 포함하는 플래시 메모리 소자의 블럭 디코더.
  6. 제 1 항에 있어서, 상기 2차 디코딩부는
    상기 디코딩 신호와 상기 제1 및 제2 프리디코딩 신호를 논리 조합하여 출력하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력 신호와 프로그램 프리차지 신호를 논리 조합하여 상기 제어 신호로 출력하는 제2 낸드 게이트; 및
    소거 동작시 하이레벨로 턴온되는 프리차지 신호에 응답하여 상기 제어 신호를 상기 블럭 워드라인에 전송하는 NMOS 트랜지스터를 포함하는 플래시 메모리 소자의 블럭 디코더.
  7. 제 2 항에 있어서, 상기 인에이블부는
    상기 블럭 인에이블 신호 및 상기 제어 신호를 논리 조합하여 디스차지 신호를 출력하는 낸드 게이트; 및
    상기 블럭 워드라인과 접지 전원 사이에 연결되며 상기 디스차지 신호에 응답하여 상기 블럭 워드라인에 상기 접지 전원을 인가하여 디스차지하는 NMOS 트랜지스터를 포함하는 플래시 메모리 소자의 블럭 디코더.
  8. 제2항에 있어서, 상기 프리차지 회로는,
    상기 블럭 워드라인과 펌핑 전압 사이에 연결되고, 상기 제1 및 제2 어드레스 코딩 신호들에 응답하여 턴온 또는 턴오프되고, 턴온될 때 상기 펌핑 전압을 상기 블럭 워드라인에 전달하는 스위칭 회로; 및
    상기 블럭 워드라인의 전압을 설정된 전압으로 클립핑하는 클립핑 회로를 포함하는 플래시 메모리 소자의 블럭 디코더.
  9. 제 4 항에 있어서,
    상기 제1 어드레스 코딩 신호, 상기 제2 어드레스 코딩 신호에 각각 응답하여 턴온되는 상기 제2 및 제3 NMOS 트랜지스터는 고전압 트랜지스터인 플래시 메모리 소자의 블럭 디코더.
KR1020070078541A 2007-08-06 2007-08-06 플래시 메모리 소자의 블럭 디코더 KR100898661B1 (ko)

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