KR100283907B1 - 서브워드라인 구동회로를 구비한 반도체 메모리 - Google Patents

서브워드라인 구동회로를 구비한 반도체 메모리 Download PDF

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Abstract

본 발명은 서브워드라인 구동회로를 구비한 반도체 메모리에 관한 것으로, 종래 기술의 서브워드라인 구동회로를 구비한 반도체 메모리는 각 서브워드라인 구동회로가 동작 중에 플로우팅될 가능성이 있는 모든 서브워드라인을 접지에 연결하기 위해 게이트에 프리디코딩신호가 인가된 부가적인 엔모스 트랜지스터가 필요하기 때문에, 레이아웃이 복잡해지며, 메모리 칩의 크기가 커지는 문제점이 발생하여, 이를 해결하기 위해 본 발명의 서브워드라인 구동회로를 구비한 반도체 메모리는 동일한 프리디코딩신호를 인가 받지만, 다른 반전된 글로벌 워드라인 인에이블신호를 받는 인접한 서브워드라인을 연결하는 엔모스 트랜지스터를 사용하여 레이아웃을 단순하게 하며, 메모리 칩의 크기를 줄일 수 있다.

Description

서브워드라인 구동회로를 구비한 반도체 메모리
본 발명은 서브워드라인 구동회로를 구비한 반도체 메모리에 관한 것으로, 특히 서브워드라인을 접지에 연결하기 위한 부가적인 엔모스 트랜지스터의 개수를 줄여 레이아웃을 단순하게 하며, 메모리 칩의 크기를 줄일 수 있는 서브 워드라인 구동회로를 구비한 반도체 메모리에 관한 것이다.
일반적으로, 반도체 메모리는 입력되는 어드레스를 디코딩하는 디코더와, 그 디코더의 출력에 따라 특정 메모리 셀에 데이터를 저장하거나, 그 특정 메모리 셀에 저장된 데이터를 비트 라인을 통해 출력하도록 서브워드라인을 구동하는 서브워드라인 구동회로를 포함하여 구성되는데. 이와 같은 서브워드라인 구동회로를 포함한 반도체 메모리를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. 여기서는 8개의 서브워드라인을 포함한 반도체 메모리에 대해 설명하고자 한다. 그러나 이러한 서브워드라인의 개수는 필요에 따라 복수개 연결되어 사용된다.
도 1은 종래 서브워드라인 구동회로를 구비한 반도체 메모리의 블록도로써, 이에 도시된 바와 같이, 외부에서 입력된 상위(high significant) 로우 어드레스를 프리디코딩한 상위 프리디코딩신호(P4-PX)를 입력받아 반전된 제1, 제2 글로벌 워드라인 인에이블신호(GWLB0, GWLB1)를 출력하는 로우 디코더(10)와, 상기 반전된 제1, 제2 글로벌 워드라인 인에이블신호(GWLB0, GWLB1) 및 반전된 제1, 제2 하위 프리디코딩신호(PB0, PB1)에 따라 외부에서 입력된 하위(low significant) 로우 어드레스를 프리디코딩한 제1, 제2 하위 프리디코딩신호(P0, P1) 또는 접지전위를 특정 서브워드라인에 선택적으로 출력하는 제1 서브워드라인 구동부(20)와, 상기 반전된 제1, 제2 글로벌 워드라인 인에이블신호(GWLB0, GWLB1) 및 반전된 제3, 제4 하위 프리디코딩신호(PB2, PB3)에 따라 외부에서 입력된 하위 로우 어드레스를 프리디코딩한 제3, 제4 하위 프리디코딩신호(P2, P3) 또는 접지전위를 특정 서브워드라인에 선택적으로 출력하는 제2 서브워드라인 구동부(30)와, 상기 제1 서브워드라인 구동부(20)와 제2 서브워드라인 구동부(30)에서 선택 출력되는 하위 프리디코딩신호에 따라 특정 서브워드라인이 인에이블 되며, 비트 라인(BL0-BL3)을 통해 데이터를 저장하거나 저장된 데이터를 출력하는 복수의 메모리 셀로 구성된 메모리 셀 어래이(40)를 포함하여 구성된다.
여기서, 상기 제1, 제2 서브워드라인 구동부(20, 30)와 메모리 셀 어래이(40)가 하나의 단위로 필요에 따라 다수 개가 연결되어 사용된다.
도 2는 도 1의 종래 반도체 메모리에서 하나의 단위를 이루는 상기 제1, 제2 워드라인 구동부(20, 30)와 메모리 셀 어래이(40)의 상세 회로도로써, 이에 도시된 바와 같이, 제1 서브워드라인 구동부(20)는 반전된 제1, 제2 글로벌 위드라인 인에이블신호(GWLB0,GWLB1) 및 반전된 제1~제4 하위 프리디코딩신호(PB0~PB3)에 따라 제1~제4 하위프리디코딩신호(P0~P3) 또는 접지전위를 각각 연결된 서브워드라인(SWL0,SWL2,SWL5,SWL7)에 선택적으로 출력하는 제1~제4 서브워드라인 구동기(SWLD11~SWLD14)를 포함하여 구성된다.
여기서, 상기 제1 서브워드라인 구동기(SWLD11)는 제1 글로벌 워드라인 인에이블신호의 반전된 신호(GWLB0)가 공통 연결된 게이트에 인가되고, 소오스에 제1 하위 프리디코딩신호(P0)가 인가되는 제1 피모스 트랜지스터(PM11) 및 소오스가 접지에 연결된 제1 엔모스 트랜지스터(NM11-1)가 인버터를 구성하고, 게이트에 제1 글로벌 워드라인 인에이블신호(GWL0)가 인가되고, 드레인이 제1 서브워드라인(SWL0)에 연결되고, 소오스가 접지에 연결된 제2 엔모스 트랜지스터(NM11-2)를 포함하여 구성되어. 여기서, 상기 제1 피모스 트랜지스터(PM11)와 제1 엔모스 트랜지스터(NM11-1)의 공통 연결된 드레인이 제1 서브 워드라인(SWL0)에 연결된다.
또한, 제2~제4 서브워드라인 구동기(SWLD12~SWLD14)는 상기 제1 서브워드라인 구동기(SWLD11)와 동일하게 구성되어, 각각 반전된 제1 글로벌 워드라인 인에이블신호(GWLB0) 또는 반전된 제2 글로벌 워드라인 인에이블신호(GWLB1)와 반전된 제1 하위프리디코딩신호(PB0) 또는 제2 하위 프리디코딩신호(PB1)에 의해 제어되어 제1,제2 하위 프리디코딩신호(P0,P1) 또는 접지전압을 선택적으로 각각 제3, 제6, 제8 서브워드라인(SWL2,SWL5,SWL7)에 출력한다.
상기 제2 서브워드라인 구동부(30)는 상기 제1 서브워드라인 구동부(20)와 동일하게 구성된다. 즉, 제1~제4 서브워드라인 구동기(SWLD21-SWLD24)는 상기 제1 서브워드라인 구동부(20)의 제1~제4 서브워드라인 구동기(SWLD11-SWLD14)와 동일하게 구성되어, 각각 반전된 제1,제2 글로벌 워드라인 인에이블신호(GWLB0,GWLB1) 및 반전된 제3, 제4 하위 프리디코딩신호(PB2, PB3)에 의해 제어되어, 제3,제4 하위 프리디코딩신호(P2, P3) 또는 접지전압을 선택적으로 각각 연결된 서브워드라인(SWL1, SWL3, SWL4, SWL6)에 출력한다.
상기 메모리 셀 어래이(40)는 상기 제1, 제2 서브워드라인 구동부(20, 30)의 서브워드라인 구동기(SWLD11-SWLD14, SWLD21-SWLD24)에 각각 연결된 서브워드라인(SWL0-SWL7)과 비트 라인(BIT0-BIT3)의 교차점에 메모리 셀이 형성되어 구성된다.
여기서, 상기 서브워드라인 구동기의 개수는 메모리 셀의 개수가 증가함에 따라, 즉 서브워드라인의 수가 증가함에 따라 증가한다.
이와 같이 구성된 종래 서브워드라인 구동회로를 구비한 반도체 메모리의 동작을 설명하면 다음과 같다.
먼저, 상위 로우 어드레스신호가 프리디코딩된 상위 프리디코딩신호(P4-Px)가 로우 디코더(10)에 입력되면, 그 로우 디코더(10)는 디코딩을 실행하여 제1, 제2 글로벌 워드라인 인에이블신호의 반전된 신호(GWLB0, GWLB1)를 출력한다.
한편, 하위 로우 어드레스신호가 프리디코딩된 하위 프리디코딩신호(P0-P3)와 그의 반전된 신호(PB0-PB3)는 제1, 제2 서브워드라인 구동부(20, 30)에 인가된다.
이때, 예를 들어, 로우 디코더(10)에서 제1 글로벌 워드라인 인에이블신호의 반전된 신호(GWLB0)가 로우 레벨이 되고, 제1 프리디코딩신호(P0)가 하이 레벨이 되면, 제1 서브워드라인 구동부(20)의 제1 서브워드라인 구동기(SWLD11)에 의해 제1 서브 워드라인(SWL0)에 하이 레벨의 제1 프리디코딩신호(P0)가 출력되어, 그 제1 서브 워드라인(SWL0)에 연결된 메모리 셀 어래이(40)의 메모리 셀에 비트 라인(BIT0-BIT3)에 의해 데이터를 쓰거나, 읽는 동작이 가능해 진다.
그러나, 다른 서브 워드라인들(SWL1-SWL7)은 제2-제4 하위 프리디코딩신호의 반전된 신호(PB1-PB3)가 모두 하이 레벨이므로 다른 서브워드라인 구동기(SWLD12, SWLD21, SWLD22)의 제2 엔모스 트랜지스터(NM12-2, NM21-2, NM22-2)가 턴온 되어 접지에 연결되므로, 각 서브워드라인들(SWL1-SWL3)에 연결된 메모리 셀 어래이(40)의 메모리 셀들에 저장된 데이터는 유지된다.
또한, 제2 글로벌 워드라인 인에이블신호의 반전된 신호(GWLB1)는 하이 레벨이므로 제1-제4 하위 프리디코딩신호(P0-P3)에 관계없이 제5-제8 서브워드라인(SWL4-SWL7)에 연결된 각 서브워드라인 구동기(SWLD13, SWLD14, SWLD23, SWLD24)의 제1 엔모스 트랜지스터(NM13-1, NM14-1, NM23-1, NM24-1)에 의해 상기 제5-제8 서브워드라인(SWL4-SWL7)은 접지에 연결되므로 상기 제5-제8 서브워드라인(SWL4-SWL7)에 연결된 메모리 셀 어래이(40)의 메모리 셀들에 저장된 데이터는 유지된다.
이와 동일하게 제1, 제2 글로벌 워드라인 인에이블신호의 반전된 신호(GWLB0, GWLB1)와 제1-제4 하위 프리디코딩신호(P0-P1)의 레벨을 선택하여 인가하면, 원하는 서브워드라인(SWL0-SWL7)을 선택하여 인에이블 시킬 수 있으므로, 메모리 셀 어래이(40)의 원하는 메모리 셀을 선택하여 데이터를 쓰거나 저장된 데이터를 읽을 수 있다.
그러나, 종래 반도체 메모리가 동작할 때, 각 서브워드라인 구동부(10, 20)는 플로우팅될 가능성이 있는 서브워드라인을 접지에 연결하기 위한 부가적인 엔모스 트랜지스터가 각 서브워드라인마다 필요하기 때문에, 레이아웃이 복잡해지고 메모리 칩의 크기가 커지는 문제점이 발생한다.
따라서, 본 발명의 목적은 서브워드라인을 접지에 연결하기 위한 부가적인 엔모스 트랜지스터의 개수를 줄여 레이아웃을 단순하게 하고, 메모리 칩의 크기를 줄이는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 서브워드라인 구동회로를 구비한 반도체 메모리는, 로우 디코더에 의한 워드라인 신호를 입력단자에 연결하고, 상기 로우 디코더에 의한 디코딩 신호들을 전원단자에 연결하고, 서브워드라인에 출력단자를 연결하는 인버터로 구성된 복수개의 서브워드라인 구동부에서, 같은 디코딩신호가 입력되는 인접한 상기 서브워드라인 구동기의 출력단의 서브워드라인들 사이를 디코딩 신호에 의해 제어되는 트랜지스터를 포함하여 구성된 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.
도 1은 종래 서브워드라인 구동회로를 구비한 반도체 메모리의 블록도.
도 2는 도 1의 종래 기술 반도체 메모리의 블록도에서, 제1, 제2 서브워드라인 구동부와 메모리 셀 어래이의 상세 회로도.
도 3은 본 발명 서브워드라인 구동회로를 구비한 반도체 메모리의 블록도.
도 4는 도 3의 본 발명 반도체 메모리의 블록도에서, 제1, 제2 서브워드라인 구동부와 메모리 셀 어래이의 상세 회로도.
도 5는 도 3의 본 발명 반도체 메모리의 블록도에서, 제1, 제2 서브워드라인 구동부와 메모리 셀 어래이의 다른 실시예의 상세 회로도.
***도면의주요부분에대한부호설명***
100: 로우 디코더
200, 300, 300': 제1, 제2 서브워드라인 구동부(sub-wordline driving unit)
400: 메모리 셀 어래이
SWLD101~SWLD104, SWLD201~SWLD204, SWLD201'~SWLD204': 제1~제4 서브워드라인 구동기(sub-wordline driver)
NM101-NM103, NM111-NM114, NM201-NM203, NM211-NM214: 엔모스 트랜지스터
PM111-PM114, PM211-PM214: 피모스 트랜지스터
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 3은 본 발명 서브워드라인 구동회로를 구비한 반도체 메모리의 블록도로써, 이에 도시된 바와 같이, 외부로부터 입력되는 상위 로우(row) 어드레스를 프리디코딩한 상위 프리디코딩신호(P4-Px)를 입력받아 반전된 제1, 제2 글로벌 워드라인 인에이블신호(GWLB0, GWLB1)를 출력하는 로우 디코더(100)와, 상기 반전된 제1, 제2 글로벌 워드라인 인에이블신호(GWLB0, GWLB1)와 반전된 제1, 제2 하위 프리디코딩신호(PB0, PB1)에 의해 외부로부터 입력되는 하위 로우 어드레스를 프리디코딩한 제1, 제2 하위 프리디코딩신호(P0, P1) 또는 접지전위를 선택적으로 특정 서브워드라인(SWL0, SWL2, SWL5, SWL7)에 각각 출력하는 제1 서브워드라인 구동부(200)와, 상기 반전된 제1, 제2 글로벌 워드라인 인에이블신호(GWLB0, GWLB1)와 반전된 제3, 제4 하위 프리디코딩신호(PB2, PB3)에 의해 외부로부터 입력되는 하위 로우 어드레스를 프리디코딩한 제3, 제4 하위 프리디코딩신호(P2, P3) 또는 접지전위를 선택적으로 특정 서브워드라인(SWL1, SWL3, SWL4, SWL6)에 각각 출력하는 제2 서브워드라인 구동부(300)와, 상기 제1 서브워드라인 구동부(200)와 제2 서브워드라인 구동부(300)에서 선택 출력되는 제1~제4 하위 프리디코딩신호(P0~P3)에 의해 특정 서브워드라인이 인에이블 되며, 비트 라인(BL0-BL3)을 통해 데이터를 저장하거나 저장된 데이터를 출력하는 복수의 메모리 셀들로 구성된 메모리 셀 어래이(400)를 포함하여 구성된다.
여기서, 상기 제1, 제2 서브워드라인 구동부(200, 300)와 메모리 셀 어래이(400)를 하나의 단위로 필요에 따라 다수 개가 연결되어 사용된다.
도 4는 상기 서브워드라인 구동회로를 포함한 반도체 메모리에서 하나의 단위를 이루는 제1, 제2 서브워드라인 구동부(200, 300)와 메모리 셀 어래이(400)의 상세 회로도로써, 이에 도시된 바와 같이, 상기 제1 서브워드라인 구동부(200)는 반전된 제1,제2 글로벌 워드라인 인에이블신호(GWLB0,GWLB1)에 의해 제1,제2 하위 프리디코딩신호(P0,P1) 또는 접지전위를 각각 연결된 서브워드라인(SWL0,SW2,SW5,SW7)에 선택적으로 출력하는 제1~제4 서브워드라인 구동기(SWLD101~SWLD104)와, 게이트에 반전된 제1,제2 하위 프리디코딩신호(PB0,PB1)가 인가되고, 동일한 하위 프리디코딩신호가 인가되는 인접한 서브워드라인을 연결하는 제1~제3 엔모스 트랜지스터를 포함하여 구성된다. 여기서, 상기 제1,제3 엔모스 트랜지스터(NM101,NM103)의 드레인과 소오스가 각각 접지에 연결되는데, 이것은 상기 제1,제3 엔모스 트랜지스터(NM101,NM103)가 상기 메모리 셀 어래이(400)의 가장 끝에 위치하기 때문이다.
여기서, 상기 서브워드라인 구동기와 엔모스 트랜지스터는 필요에 따라 다수 개가 연결되어 사용된다.
상기 제1 서브워드라인 구동기(SWLD101)는 반전된 제1 글로벌 워드라인 인에이블신호(GWLB0)가 공통 연결된 게이트에 인가되고, 드레인이 공통 연결되어 제1 서브워드라인(SWL0)에 연결되며, 소오스에 제1 하위 프리디코딩신호(P0)가 인가되는 피모스 트랜지스터(PM111) 및 소오스가 접지에 연결된 엔모스 트랜지스터(NM111)로 구성된 인버터를 포함하여 구성된다.
또한, 상기 제2~제4 서브워드라인 구동기(SWLD102~SWLD104)도 상기 제1 서브워드라인 구동기(SWLD101)의 구성과 동일하게 구성되어, 반전된 제1, 제2 글로벌 워드라인 인에이블신호(GWLB0, GWLB1)에 의해 상기 제1,제2 하위 플리디코딩신호(P0,P1) 또는 접지전위를 각각 연결된 서브워드라인(SWL2,SWL5,SWL7)에 선택적으로 출력한다.
한편, 제2 서브워드라인 구동부(300)는 제1~제4 서브워드라인 구동기(SWLD201~SWLD204)와 제1~제3 엔모스 트랜지스터(NM201~NM203)를 구비하여 상기 제1 서브워드라인 구동부(200)와 동일하게 구성되어, 상기 반전된 제1,제2 글로벌 워드라인 인에이블신호(GWLB0, GWLB1)에 의해 제3,제4 하위 프리디코딩신호(P2,P3) 또는 접지전위를 각각 연결된 서브워드라인(SWL1, SWL3, SWL4, SWL6)에 선택적으로 출력하고, 상기 제1~제3 엔모스 트랜지스터(NM201~NM203)는 동일한 하위 프리디코딩신호(P2 또는 P3)를 받지만 다른 글로벌 워드라인 인에이블신호를 받는 인접한 서브워드라인을 연결한다.
이와 같이 구성된 본 발명의 서브워드라인 구동회로를 포함한 반도체 메모리의 동작을 상세히 설명하면 다음과 같다.
먼저, 상위 로우 어드레스가 프리디코딩된 상위 프리디코딩신호들(P4-Px)이 로우 디코더(100)에 입력되면, 그 로우 디코더(100)는 디코딩을 실행하여 제1, 제2 글로벌 워드라인 인에이블신호의 반전된 신호(GWLB0, GWLB1)를 출력한다.
한편, 하위 로우 어드레스가 프리디코딩된 제1-제4 하위 프리디코딩신호(P0-P3)는 제1, 제2 서브워드라인 구동부(200, 300)에 인가된다.
이때, 예를 들어, 로우 디코더(100)에서 출력된 제1 글로벌 워드라인 인에이블신호의 반전된 신호(GWLB0)가 저전위가 되고, 제1 프리디코딩신호(P0)가 고전위가 되면, 그 제1 프리디코딩신호의 반전된 신호(PB0)는 저전위가 되므로 제1 서브워드라인(SWL0)이 선택되어 그 제1 서브워드라인(SWL0)에 연결된 메모리 셀 어래이(400)의 메모리 셀에 데이터를 쓰거나 읽는 동작이 가능해진다.
이때, 제2 글로벌워드라인 인에이블신호의 반전된 신호(GWLB1)가 하이 레벨이므로, 제1, 제2 서브워드라인 구동부(200, 300)의 제3, 제4 서브워드라인 구동기(SWLD13, SWLD14, SWLD23, SWLD24)의 엔모스 트랜지스터(NM131, NM141, NM231, NM241)가 턴온 되어 제5-제8 서브워드라인(SWL4-SWL7)이 접지에 연결되므로 그 제5-제8 서브워드라인(SWL4-SWL7)에 연결된 메모리 셀들의 데이터는 유지된다.
또한, 제3 프리디코딩신호의 반전된 신호(PB2)가 하이 레벨이므로 상기 제2 서브워드라인 구동부(300)의 제2 엔모스 트랜지스터(NM202)가 턴온 되어 제4 서브워드라인(SWL3)을 접지에 연결된 제5 서브워드라인(SWL4)에 연결하므로 제4 서브워드라인(SWL3)도 로우 레벨이 되고, 제2 프리디코딩신호의 반전된 신호(PB1)가 하이 레벨이므로 상기 제1 서브워드라인 구동부(200)의 제2 엔모스 트랜지스터(NM102)가 턴온 되어 제3 서브워드라인(SWL2)을 접지에 연결된 제6 서브워드라인(SWL5)에 연결하므로 제3 서브워드라인(SWL2)도 로우 레벨이 되고, 제4 프리디코딩신호의 반전된 신호(PB3)가 하이 레벨이므로 상기 제2 서브워드라인 구동부(300)의 제1 엔모스 트랜지스터(NM201)가 턴온 되어 제2 서브워드라인(SWL1)을 접지에 연결하기 때문에 상기 제2-제4 서브워드라인(SWL1-SWL3)에 연결된 메모리 셀들의 데이터는 유지된다.
그러나, 제1 프리디코딩신호의 반전된 신호(PB0)가 로우 레벨이므로 제1 서브워드라인 구동부(200)의 제1 엔모스 트랜지스터(NM101)는 턴오프 되어 제1 서브워드라인(SWL0)은 인에이블 된다.
이와 동일하게, 제1, 제2 글로벌 워드라인 인에이블신호의 반전된 신호(GWL0, GWL1)와 하위 프리디코딩신호(P0-P3)의 레벨을 선택하여 인가하면, 원하는 서브워드라인을 선택하여 인에이블 시킬 수 있으므로, 메모리 셀 어래이(400)의 원하는 메모리 셀을 선택하여 데이터를 쓰거나 저장된 데이터를 읽을 수 있다.
도 5는 상기 본 발명의 서브워드라인 구동회로를 포함한 반도체 메모리의 다른 실시예에서 하나의 단위를 이루는 제1, 제2 서브워드라인 구동부(200', 300')와 메모리 셀 어래이(400)의 상세 회로도로써 이에 도시된 바와 같이, 본 발명과 동일하게 구성되지만, 제1, 제2 글로벌 워드라인 인에이블신호의 반전된 신호(GWLB0, GWLB1)가 제1 서브워드라인 구동부(200')를 지나 메모리 셀 어래이(400)에서 교차하여 제2 서브워드라인 구동부(300')에 인가되도록 구성한다.
이와 같이 구성된 본 발명 서브워드라인 구동회로를 포함한 반도체 메모리의 다른 실시예의 동작을 설명하면 다음과 같다.
기본적인 동작은 본 발명 서브워드라인 구동회로를 포함한 반도체 메모리의 기본 동작과 동일하지만, 제2 서브워드라인 구동부(300')의 제1, 제2 서브워드라인 구동기(SWLD201', SWLD202')는 제2 글로벌 워드라인 인에이블신호의 반전된 신호(GWLB1)에 의해 구동되고, 제3, 제4 서브워드라인 구동기(SWLD203', SWLD204')는 제1 글로벌 워드라인 인에이블신호의 반전된 신호(GWLB0)에 의해 구동된다.
서브워드라인을 접지로 연결하는 엔모스 트랜지스터가 2개의 서브워드라인 마다 1개만 사용되기 때문에, 칩면적을 줄일 수 있고, 집적도를 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 계층적 워드라인 구조를 가지는 반도체 메모리에 있어서,
    로우 디코더에 의한 워드라인 신호를 입력단자에 연결하고, 상기 로우 디코더에 의한 디코딩 신호들을 전원단자에 연결하고, 서브워드라인에 출력단자를 연결하는 인버터로 구성된 복수개의 서브워드라인 구동부와, 같은 디코딩신호가 입력되는 인접한 상기 인버터의 출력단의 서브워드라인들 사이를 연결하기 위해 디코딩 신호에 의해 제어되는 트랜지스터를 포함하여 구성된 것을 특징으로 하는 서브 워드라인 구동회로를 구비한 반도체 메모리.
  2. 제1 항에 있어서, 상기 로우 디코더는 외부 어드레스신호를 입력받아 상위 어드레스를 디코딩한 신호에 의해 상기 워드라인 신호를 발생하고, 하위 어드레스를 이용하여 디코딩하여 상기 디코딩 신호들을 출력하는 것을 특징으로 하는 서브워드라인 구동회로를 구비한 반도체 메모리.
  3. 제1 항에 있어서, 상기 트랜지스터의 제어신호는 상기 전원단에 연결되는 디코딩신호의 반전된 신호인 것을 특징으로 하는 서브워드라인 구동회로를 구비한 반도체 메모리.
  4. 제1 항에 있어서, 상기 트랜지스터는 엔모스 트랜지스터로 구성된 것을 특징으로 하는 서브워드라인 구동회로를 구비한 반도체 메모리.
  5. 워드라인 신호와 로우 디코딩신호에 의해 특정 서브워드라인 구동신호를 출력하는 복수개의 서브워드라인 구동기를 가진 제1 서브워드라인 구동부 및 제2 서브워드라인 구동부와,
    상기 제1, 제2 서브워드라인 구동부의 출력신호에 따라 특정 메모리 셀을 선택하여 비트 라인을 통해 데이터를 저장 또는 출력하는 메모리 셀 어래이가 하나의 단위로 교번하여 배열되어 있는 서브워드라인 구동회로를 구비한 반도체 메모리에서,
    상기 제1, 제2 서브워드라인 구동부는 로우 디코더에 의한 워드라인 신호를 입력단자에 연결하고, 상기 로우 디코더에 의한 디코딩신호들을 전원단자에 연결하고, 서브워드라인에 출력단자를 연결하는 인버터로 구성된 복수개의 서브워드라인 구동기로 구성되고,
    상기 서브워드라인 구동기는 동일한 디코딩신호가 입력되지만 다른 글로벌 워드라인 인에이블신호가 입력되는 인접한 상기 워드라인 드라이버의 출력단의 서브워드라인들 사이에 상기 서브워드라인 구동기에 입력되는 디코딩 신호의 역신호에 의해 제어되는 트랜지스터를 포함하여 구성된 것을 특징으로 하는 서브워드라인 구동회로를 구비한 반도체 메모리.
  6. 제5 항에 있어서, 상기 인버터는 공통 연결된 게이트가 입력단자를 형성하고, 공통 연결된 드레인이 출력단자를 형성하고, 소오스에 각각 디코딩 신호 및 접지전원을 연결하는 피모스 트랜지스터 및 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 서브워드라인 구동회로를 구비한 반도체 메모리.
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