KR19990086099A - 반도체 메모리장치 - Google Patents

Abstract

본 발명은 반도체 메모리장치에 관한 것으로, 특히 다수개의 뱅크를 갖춘 제1 및 제2 뱅크 어레이블럭과, 상기 뱅크의 수와 동일한 수의 로오디코더로 이루어지며 상기 제1 및 제2 뱅크 어레이블럭 사이에 설치되어 각 뱅크어레이 블럭내의 뱅크를 제어하는 단일 로오디코더 어레이 블럭을 구비하므로써, 상대적으로 큰 면적을 차지하는 로오디코더의 수를 반으로 줄여 제품의 생산성을 향상시킨 반도체 메모리장치에 관한 것이다.

Description

반도체 메모리장치

본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 뱅크 및 뱅크 어레이블럭 선택신호에 의해 제어되는 뱅크 선택부를 구비하여 하나의 로오디코더가 2개의 뱅크를 제어하게 하므로써, 많은 면적을 차지하는 로오 디코더의 수를 반으로 줄여 칩의 면적증가를 방지한 이중 뱅크 제어용 로오디코더를 구비한 반도체메모리장치에 관한 것이다.

일반적으로, 반도체 메모리장치는 정보를 기억하는 메모리 셀을 배열하여 하나의 블럭으로 만들어 사용하고 있는데, 이것을‘뱅크’라 하며, 워드라인(word line)을 제어하는 로오(row)부분과, 비트라인(bit line)을 제어하는 컬럼(column)부분으로 구성된다.

그리고, 상기 로오 관련 어드레스를 외부에서 입력받아 이를 디코딩하여 해당 워드라인을 활성화시키는 동작은 로오디코더가 하게 되는데, 고속 동작용 메모리 장치의 경우 상기 뱅크를 다수개 갖기 때문에 그만큼 로오디코더의 수도 증가하는 것이 일반적이다.

도 1 은 종래의 반도체 메모리장치에서 뱅크 어레이와 로오디코더 어레이와의 관계를 나타낸 구성도로, 뱅크 어레이블럭(10)을 이루는 각 뱅크마다 로오디코더 어레이블럭(20)내의 로오디코더가 하나씩 일대일로 연결되어 구성된다.

동 도면을 통해 알 수 있듯이, 종래에는 워드라인의 제어를 위해 뱅크의 수와 동일한 만큼의 로오디코더가 요구되었다.

도 2 는 도 1 에서 사용된 단일 뱅크 제어용 로오디코더의 세부 구성도로, 3입력 낸드게이트 구조로 이루어진 로오 어드레스 디코딩부(21)와, 상기 로오 어드레스 디코딩부(21)에서 출력되는 워드라인 선택신호(wlsel)를 입력받아 메탈 스트랩핑(metal strapping)으로 해당 워드라인을 구동하거나, 여러개의 서브 워드라인 드라이버를 거쳐 해당 워드라인을 구동하는 워드라인 구동부(23)로 구성된다.

상기 로오 어드레스 디코딩부(21)는 프리차지신호(pcg)에 의해 동작이 제어되어 전원전위(Vcc)를 노드(N1)로 선택적으로 전달하여 프리차지시키는 P채널 모스 트랜지스터(MP1)와, 상기 노드(N1)와 접지전위(Vss) 사이에 직렬연결되며 각각의 게이트로 인가되는 어드레스 신호(ax0∼ax2)에 의해 해당 워드라인을 선택하게 되는 3개의 N채널 모스 트랜지스터(MN1∼MN3)와, 상기 노드(N1)의 워드라인 선택신호(wlsel)를 래치시켜 안정되게 노드(N2)로 전달하기 위해 전원전위(Vcc)와 상기 노드(N1)사이에 연결된 P채널 모스 트랜지스터(MP2)와, 상기 두 노드(N1, N2) 사이에 연결되며, 노드(N2)의 전위를 상기 P채널 모스 트랜지스터(MP2)의 게이트로 귀환하는 인버터(IV0)로 구성된다.

상기 구성으로 이루어지는 로오 어드레스 디코딩부(21)는 외부에서 입력되는 로오 어드레스를 프리디코딩(predecoding)하여 만들어진 신호를 받아 워드라인을 선택하거나, 또는 워드라인이 선택되지 않거나 워드라인 자체가 동작하지 않을 경우에는 P채널 모스 트랜지스터(MP1)의 동작에 의해 출력단을‘하이’로 프리차지시키게 된다.

그리고, 종래의 단일 뱅크 제어용 로오디코더는 상기 로오 어드레스 디코딩부(21)에서 출력되는 하나의 워드라인 선택신호(wlsel)에 의해 하나의 뱅크만을 제어할 수 있기 때문에, 뱅크의 수가 증가함에 따라 로오디코더의 수도 함께 증가하여, 칩의 면적증가를 초래한다.

그 결과, 한 웨이퍼(wafer)당 생산할 수 있는 칩의 갯수가 줄어들고, 생산성이 떨어지는 문제점이 발생한다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 단일 로오 어드레스가 뱅크선택 및 뱅크 어레이블럭 선택신호에 의해 제어되는 뱅크 선택부를 구비하여 2개의 뱅크를 선택적으로 제어할 수 있도록 하므로써, 상대적으로 큰 면적을 차지하는 로오디코더의 수를 반으로 줄여 칩의 면적증가를 막고 생산성을 향상시킨 이중 뱅크 제어용 로오디코더를 구비한 반도체 메모리장치를 제공하는데 있다.

도 1 은 종래의 반도체 메모리장치에서 뱅크 어레이와 로오디코더 어레이와의 관계를 나타낸 구성도

도 2 는 도 1 에서 사용된 단일 뱅크 제어용 로오디코더의 세부 구성도

도 3 은 본 발명의 제1 실시예에 의한 반도체 메모리장치에서의 뱅크 어레이와 로오디코더 어레이와의 관계를 나타낸 구성도

도 4 는 도 3 에서 사용된 이중 뱅크 제어용 로오디코더의 세부 구성도

도 5 는 본 발명의 제2 실시예에 의한 반도체 메모리장치에서의 뱅크 어레이 와 로오디코더 어레이와의 관계를 나타낸 구성도

도 6 는 도 5 에서 사용된 이중 뱅크 제어용 로오디코더의 세부 구성도

<도면의 주요부분에 대한 부호의 설명>

10, 15 : 뱅크 어레이블럭 20 : 로오디코더 어레이블럭

21 : 로오 어드레스 디코딩부 23 : 워드라인 구동부

25, 27 : 뱅크 선택부

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리장치는 다수개의 뱅크를 갖춘 제1 및 제2 뱅크 어레이블럭과, 상기 뱅크의 수와 동일한 수의 로오디코더로 이루어지며 상기 제1 및 제2 뱅크 어레이블럭 사이에 설치되어 각 뱅크어레이 블럭내의 뱅크를 제어하도록 설치된 단일 로오디코더 어레이 블럭을 구비하는 것을 특징으로 한다.

그리고, 상기 로오디코더 어레이블럭을 이루는 각 로오디코더는 프리차지 신호의 제어하에 외부입력 로오 어드레스 신호를 디코딩하여 워드라인 선택신호를 출력하는 로오 어드레스 디코딩부와; 상기 로오 어드레스 디코딩부에서 출력되는 워드라인 선택신호를 각각 제1 입력으로 하고, 외부에서 인가해주는 제1 및 제2 뱅크 선택신호를 각각 제2 입력으로 하여 상기 제1 및 제2 뱅크 어레이블럭에 각각 속하는 2개의 뱅크 중 하나를 선택적으로 활성화시키는 뱅크 선택부와; 상기 선택된 뱅크의 워드라인 선택신호를 입력받아 해당 워드라인을 인에이블시키는 워드라인 구동부로 이루어지는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3 은 본 발명의 제1 실시예에 의한 반도체 메모리장치에서의 뱅크 어레이와 로오디코더 어레이와의 관계를 나타낸 구성도로, 각각 다수개의 뱅크(뱅크0∼i, 뱅크i+1∼i+i)로 이루어진 2개의 뱅크 어레이블럭(10, 15)과, 상기 2개의 뱅크 어레이블럭(10, 15) 사이에 구성되어 각각의 로오디코더가 양측에 연결된 2개의 뱅크를 제어하도록 연결된 하나의 로오디코더 어레이블럭(20)으로 이루어진다.

동 도면에서 나타나듯이, 본 발명에 의한 이중 뱅크 제어용 로오디코더를 구비한 반도체 메모리장치에 따르면, 종래에 워드라인 제어를 위해 요구되던 로오디코더 수의 반만으로 같은 수의 뱅크를 제어하는 것이 가능해진다.

도 4 는 상기 도 3 에서 사용된 이중 뱅크 제어용 로오디코더의 세부 구성도를 나타낸 것으로, 3입력 낸드게이트 구조로 이루어진 로오 어드레스 디코딩부(21)와; 상기 디코딩부(21)에서 출력되는 워드라인 선택신호(wlsel)를 각각 제1 입력으로 하고, 외부에서 인가되는 제1 및 제2 뱅크 선택신호(banksel_1, banksel_2)를 각각 제2 입력으로 하여 두 뱅크 중 하나를 선택적으로 활성화시키는 뱅크 선택부(25)와; 상기 선택된 뱅크의 워드라인 선택신호(wlsel_1, wlsel_2)를 입력받아 해당 워드라인(WL_1, WL_2)을 인에이블시키는 워드라인 구동부(23)으로 구성된다.

상기 뱅크 선택부(25)는 각 뱅크 선택신호(banksel_1, banksel_2)를 제1 입력으로 하며 상기 로오 어드레스 디코딩부(21)의 출력신호인 워드라인 선택신호(wlsel)를 각각 제2 입력으로 하는 앤드조합 게이트 구조의 제1 및 제2 뱅크 선택부(31, 33)로 이루어지며, 상기 제1 및 제2 뱅크 선택부(31, 33) 각각은 낸드게이트(NAND1, NAND2)와, 인버터(IV1, IV2)의 직렬연결로 구성된다.

그리고, 상기 워드라인 구동부(23)는 상기 워드라인 선택신호(wlsel_1, wlsel_2)를 각각 입력받아 구동시키는 제1 및 제2 워드라인 구동부(26, 27)로 나누어 구성된다.

이하, 상기 구성으로 이루어지는 본발명의 동작을 살펴보기로 한다.

우선, 로오 어드레스 디코딩부(21)에서 외부입력 로오 어드레스신호(ax0∼ax2)를 프리디코딩(predecoding)하여 워드라인 선택신호(wlsel)를 발생하게 되면, 제1 및 제2 뱅크 선택신호(banksel_1, banksel_2)중 인에이블된 하나의 신호(여기서는‘banksel_1’를 예로든다)를 입력받는 낸드게이트(NAND1)의 출력이 인버터(IV1)를 거쳐 제1 워드라인 구동부(26)를 인에이블시키고, 상기 제1 워드라인 구동부(26)에 의해 해당 워드라인(WL_1)이 구동된다.

그리고, 동일한 동작에 의해, 만약 다른 하나의 뱅크 선택신호(banksel_2)가 인에이블되었을 경우 뱅크 선택부(25)의 낸드게이트(NAND2)와 인버터(IV2)를 거쳐 최종 출력신호(wlsel_2)가 인에이블되며, 이에 연결된 제2 워드라인 구동부(27)를 거쳐 해당 워드라인(WL_2)에 연결되도록 동작한다.

상기 동작에 의해, 하나의 로오디코더로 두개의 뱅크를 제어하는 것이 가능해지는 것이다.

도 5 는 본 발명의 제2 실시예에 의한 반도체 메모리장치에서 뱅크 어레이와 로오디코더 어레이와의 관계를 나타낸 구성도로, 동일 뱅크가 각각 다른 뱅크 어레이블럭에 해당될 경우 하나의 로오디코더가 상기 2개의 동일 뱅크를 제어하는 구조를 나타낸다.

도 6 은 상기 도 5 에서 사용된 이중 뱅크 제어용 로오디코더의 세부 구성도를 나타낸 것으로, 도 4 에 도시된 로오디코더와 기본구성은 같다. 단, 뱅크 선택부(25)를 이루는 두 낸드게이트의 일입력이 되는 제어신호로 뱅크 선택신호(banksel_1, banksel_2)대신, 뱅크 어레이블럭 선택신호(blksel_1, blksel_2)를 인가해 줄 뿐이다.

상기 구성을 갖는 이중 뱅크 제어용 로오디코더의 동작을 최상단에 도시된 로오디코더를 예로들어 설명하면, 동일 뱅크(bank0)가 각각 다른 뱅크 어레이블럭(bank array block_1, bank array block_2)에 해당되므로, 로오 어드레스 디코딩부(21)에서 외부입력 로오 어드레스신호(ax0∼ax2)를 프리디코딩하여 워드라인 선택신호(wlsel)를 발생하게 되면, 뱅크 어레이블럭 선택신호(blksel_1, blksel_2)중 인에이블된 하나의 신호(여기서는‘blksel_1’를 예로든다)를 입력받는 낸드게이트(NAND1)의 출력이 인버터(IV1)를 거쳐 최종 출력신호(wlsel_1)가 인에이블되며, 이에 연결된 제1 워드라인 구동부(26)를 거쳐 해당 워드라인(WL_1)에 연결된다.

그리고, 동일한 동작에 의해, 만약 다른 하나의 뱅크 어레이블럭 선택신호(blksel_2)가 인에이블되었을 경우, 뱅크 선택부(21)의 낸드게이트(NAND2)와 인버터(IV2)를 거쳐 최종 출력신호(wlsel_2)가 인에이블되며, 이에 연결된 제2 워드라인 구동부(27)를 거쳐 해당 워드라인(WL_2)에 연결되도록 동작한다.

상기 동작에 의해, 동일 뱅크가 각각 다른 뱅크 어레이블럭에 해당될 경우에도 하나의 로오디코더만으로 2개의 뱅크를 제어하는 것이 가능해져 로오디코더의 수를 반으로 줄일 수 있게 된다.

이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리장치에 의하면, 로오디코더 하나만으로 2개의 워드라인을 동시에 제어할 수 있게 되어, 상대적으로 큰 면적을 차지하던 각각의 뱅크 어레이블럭 제어용 로오디코더의 수를 반으로 줄일 수 있는 매우 뛰어난 효과가 있다.

또한, 칩의 면적감소로 인해 한 웨이퍼당 생산되는 칩의 개수를 증가할 수 있게 되어 제품의 생산성이 크게 향상되는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

1. 다수개의 뱅크를 갖춘 제1 및 제2 뱅크 어레이블럭과, 상기 뱅크의 수와 동일한 수의 로오디코더로 이루어진 로오디코더 어레이 블럭을 구비한 반도체 메모리 장치에 있어서,

   상기 로오디코더 어레이 블럭은 상기 제1 및 제2 뱅크 어레이블럭 사이에 설치되고, 상기 로오디코더 어레이블럭을 이루는 각 로오디코더는 그 양측에 설치된 상기 제1 및 제2 뱅크어레이 블럭내의 뱅크를 제어하도록 프리차지 신호의 제어하에 외부입력 로오 어드레스 신호를 디코딩하여 워드라인 선택신호를 출력하는 로오 어드레스 디코딩부와; 상기 로오 어드레스 디코딩부에서 출력되는 워드라인 선택신호를 각각 제1 입력으로 하고, 외부에서 인가해주는 제1 및 제2 뱅크 선택신호를 각각 제2 입력으로 하여 상기 제1 및 제2 뱅크 어레이블럭에 각각 속하는 2개의 뱅크 중 하나를 선택적으로 활성화시키는 뱅크 선택부와; 상기 선택된 뱅크의 워드라인 선택신호를 입력받아 해당 워드라인을 인에이블시키는 워드라인 구동부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
2. 제 1 항에 있어서,

   상기 뱅크 선택부는 각각 낸드게이트와 인버터의 직렬연결 구조로 이루어진 제1 및 제2 뱅크 선택부로 이루어진 것을 특징으로 하는 반도체 메모리장치.