KR20030094683A - 반도체 장치 - Google Patents

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KR20030094683A
KR20030094683A KR1020020031936A KR20020031936A KR20030094683A KR 20030094683 A KR20030094683 A KR 20030094683A KR 1020020031936 A KR1020020031936 A KR 1020020031936A KR 20020031936 A KR20020031936 A KR 20020031936A KR 20030094683 A KR20030094683 A KR 20030094683A
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이규찬
김남종
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삼성전자주식회사
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    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02B—HYDRAULIC ENGINEERING
    • E02B15/00—Cleaning or keeping clear the surface of open water; Apparatus therefor
    • E02B15/04—Devices for cleaning or keeping clear the surface of open water from oil or like floating materials by separating or removing these materials
    • E02B15/10—Devices for removing the material from the surface
    • E—FIXED CONSTRUCTIONS
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    • E02B15/104—Conveyors; Paddle wheels; Endless belts

Abstract

여기에 개시된 반도체 장치는, 복수의 신호 라인들이 평행하게 배치되고, 임의의 시점에 상기 신호 라인들 중 선택된 신호 라인이 제 1 레벨이고 비선택된 신호 라인들은 제 2 레벨인 제 1 신호 라인 그룹, 복수의 신호 라인들이 상기 제 1 신호 라인 그룹과 평행하게 배치되고, 임의의 시점에 상기 신호 라인들 중 선택된 신호 라인이 상기 제 1 레벨이고 비선택된 신호 라인들은 상기 제 2 레벨인 제 2 신호 라인 그룹 그리고 상기 제 1 신호 라인 그룹과 상기 제 2 신호 라인 그룹 사이에 배치되며, 제 1 전압과 연결된 신호 라인을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 고집적도 반도체 장치에 관한 것이다.
최근 각종 전자 제품은 소형화, 저전력 소모 및 저가격화에 대한 요구에 부응하여 발전하고 있다. 반도체 메모리 장치 역시 대용량화, 고속화, 저전력화 및 신기능 추가의 방향으로 발전하고 있다. 반도체 메모리 장치의 대용량화 즉, 고집적화를 달성하기 위해서 신호 선폭과 신호 라인들 간의 간격을 줄이기 위한 노력이 요구된다.
신호 라인들 간의 간격이 좁아지는 것은 여러가지 문제들을 야기한다. 그러한 문제들 가운데 하나가 인접한 신호 라인들 사이의 기생 커패시턴스(parastitic capacitance)가 증가한다는 것이다. 증가된 기생 커패시턴스는 노이즈로서 신호에 작용하게 된다. 그 결과, 메모리 장치의 성능(performance) 저하를 유발하다. 이러한 문제는 메모리의 고집적화, 고속화를 달성하는 것을 어렵게 한다.
도 1은 일반적인 반도체 메모리 장치의 구성을 보여주는 블럭도이다. 도 1을 참조하면, 반도체 메모리 장치(10)는 메모리 셀 어레이(11), 행 디코더(12), 감지 증폭기 및 Y-패스 게이트(13), 행 어드레스 버퍼(30), 열 어드레스 버퍼(31), 열 디코더(32), 컨트롤러(33), 데이터 입/출력 버퍼(34), 행 어드레스 입력 단자들(20), 열 어드레스 입력 단자들(21), 제어 신호 입력 단자들(23) 그리고 데이터 입/출력 단자들(24)을 포함한다.
도 2는 도 1에 도시된 반도체 메모리 장치에서, 열 어드레스 입력 단자들(21)을 통해 입력된 열 어드레스가 감지 증폭기 및 Y-패스 게이트들(13)로 제공되는 경로를 보여주는 도면이다. 도 2를 참조하면, 열 어드레스 입력 단자들(21)은 4 개의 단자들(21_0-21_3)을 포함한다. 열 어드레스 입력 단자들(21_0-21_3)을 통해 입력되는 열 어드레스 비트들(A0-A3)은 열 어드레스 버퍼(31)를 통해 열 디코더(32)로 제공된다.
열 디코더(32)는 프리디코더들(51, 52)과 메인 디코더(53)를 포함한다. 프리디코더(51)는 열 어드레스 비트들(A0-A1)을 프리디코딩하고, 프리디코딩된 열 어드레스 비트들(DA01<0>-DCA01<3>)을 출력한다. 프리디코더(52)는 열 어드레스 비트들(A2-A3)을 프리디코딩하고, 프리디코딩된 열 어드레스 비트들(DCA23<0>-DCA23<3>)을 출력한다. 메인 디코더(53)는 프리디코더들(51, 52)로부터 출력되는 프리디코드된 열 어드레스 비트들(DCA01<0>-DCA01<3> 및 DCA23<0>-DCA23<3>)을 디코딩해서 열 선택 라인(CSL0-CSLk)을 구동한다.
도 3은 도 2에 도시된 열 디코더(32)에서 사용되는 신호들의 타이밍도이다. 도 3에서 신호(PCSLE)는 디코더(53)의 동작을 클럭 신호(CLK)에 동기시키기 위한 신호이고, 신호(PCSLDD)는 열 선택 라인(CSLi)을 디세이블시키기 위한 신호이다.
도 2 및 도 3을 참조하면, 프리디코더(51)는 열 어드레스 비트들(A0-A1)에 따라서 열 어드레스 비트들(DCA01<0>-DCA01<3>) 가운데 어느 한 비트를 하이 레벨로 활성화시키고 나머지 어드레스 비트들은 로우 레벨로 비활성화시킨다. 그러므로, 특정 시점에 어드레스 비트들(DCA01<0>-DCA01<3>) 중 오직 하나만이 하이 레벨이다.
프리디코더(52)는 어드레스 비트들(A2-A3)에 따라서 열 어드레스 비트들(DCA23<0>-DCA23<3>) 가운데 어느 한 비트를 하이 레벨로 활성화시키고 나머지 어드레스 비트들은 로우 레벨로 비활성화시킨다. 그러므로, 특정 시점에 열 어드레스 비트들(DCA23<0>-DCA23<3>) 중 오직 하나의 라인만이 하이 레벨이다.
도 3에서, 제 1 구간 동안, 열 어드레스 비트들(DCA23<0>-DCA23<3>) 중 열 어드레스 비트(DCA01<2>)만이 하이 레벨이고 나머지 어드레스 비트들은 로우 레벨이다. 한편, 열 어드레스 비트들(DCA23<0>-DCA23<3>) 중 열 어드레스 비트(DCA23<0>)만이 하이 레벨이고 나머지 비트들은 로우 레벨이다.
제 2 구간이 시작될 때 열 어드레스 비트(DCA01<2>)는 하이 레벨에서 로우 레벨로 천이되고, 열 어드레스 비트(DCA01<3>)는 로우 레벨에서 하이 레벨로 천이된다. 이와 동시에, 열 어드레스 비트(DCA23<0>)는 하이 레벨에서 로우 레벨로 천이되고, 열 어드레스 비트(DCA23<1>)는 로우 레벨에서 하이 레벨로 천이된다.
메인 디코더(53)는 신호(PCSLE)와 열 어드레스 비트들(DCA01<0>-DCA01<3> 및 DCA23<0>-DCA23<3>)에 응답해서 열 선택 라인들(CSL0-CSLk)을 구동한다. 신호(PCSLDD)가 하이 레벨로 천이할 때 열 선택 라인들(CSL0-CSLk)은 로우 레벨로 구동된다.
제 1 구간과 제 2 구간 사이에서, 열 어드레스 비트(DCA01<3>)가 로우 레벨에서 하이 레벨로 천이할 때 인접한 열 어드레스 비트들(DCA01<2> 및 DCA23<0>)은 하이 레벨에서 로우 레벨로 천이한다. 그러므로, 열 어드레스 비트(DCA01<3>)는 열 어드레스 비트(DCA01<3>)와 열 어드레스 비트(DCA01<2>) 사이의 커플링 커패시턴스(C2) 그리고 열 어드레스 비트(DCA01<3>)와 열 어드레스 비트(DCA23<0>) 사이의 커플링 커패시턴스(C3)의 영향을 받는다. 그 결과, 열 어드레스 비트(DCA01<3>)의 천이 지연 시간(D1)이 증가된다. 천이 지연 시간(D1)은, 제 2 구간과 제 3 구간 사이에서, 어드레스 비트(DCA01<3>)가 하이 레벨에서 로우 레벨로 천이할 때 인접한 하나의 어드레스 비트(DCA23<0>)가 로우 레벨에서 하이 레벨로 천이하는 것에 의한 지연 시간(D2)보다 길다.
상술한 바와 같이, 프리디코더들(51, 52)로부터 출력되는 열 어드레스 비트들(DCA01<0>-DCA01<3> 및 DCA23<0>-DCA23<3>)이 신호 라인들을 통과하면서 지연되면 메인 디코더(53)가 칩 선택 라인들(CSL0-CSLk)을 구동하는데 소요되는 시간이 증가된다. 그 결과, 반도체 메모리 장치(10) 전체의 동작 속도가 느려진다. 이는 반도체 메모리 장치의 속도 개선에 제한 요소로 작용하게 된다.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 동작 속도가 향상된 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 프리디코더와 메인 디코더 사이에 연결된 신호 라인들에 의한 신호 지연이 감소된 반도체 메모리 장치를 제공하는데 있다.
도 1은 일반적인 반도체 메모리 장치의 구성을 보여주는 블럭도;
도 2는 도 1에 도시된 반도체 메모리 장치에서, 열 어드레스 입력 단자들(21)을 통해 입력된 열 어드레스가 감지 증폭기 및 Y-패스 게이트들로 제공되는 경로를 보여주는 도면;
도 3은 도 2에 도시된 열 디코더에서 사용되는 신호들의 타이밍도;
도 4는 본 발명의 바람직한 실시예에 따른 열 디코더를 보여주는 도면;
도 5는 도 4에 도시된 프리디코더의 상세한 구성을 보여주는 도면;
도 6은 도 4에 도시된 메인 디코더의 상세한 회로 구성을 보여주는 회로도; 그리고
도 7은 도 4에 도시된 열 디코더에서 사용되는 신호들의 타이밍도이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 장치는: 복수의 신호 라인들이 평행하게 배치되고, 임의의 시점에 상기 신호 라인들 중 선택된 신호 라인이 제 1 레벨이고 비선택된 신호 라인들은 제 2 레벨인 제 1 신호 라인 그룹, 복수의 신호 라인들이 상기 제 1 신호 라인 그룹과 평행하게 배치되고, 임의의 시점에 상기 신호 라인들 중 선택된 신호 라인이 상기 제 1 레벨이고 비선택된 신호 라인들은 상기 제 2 레벨인 제 2 신호 라인 그룹, 그리고 상기제 1 신호 라인 그룹과 상기 제 2 신호 라인 그룹 사이에 배치되며, 제 1 전압과 연결된 신호 라인을 포함한다. 여기서, 상기 제 1 전압은 접지 전압이고, 상기 제 1 레벨은 전원 전압 레벨이고, 상기 제 2 레벨은 접지 전압 레벨이다.
본 발명의 다른 특징에 의하면, 반도체 메모리 장치는: 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이 그리고 어드레스 정보에 응답해서 상기 메모리 셀들 중 특정 메모리 셀을 선택하기 위해 상기 특정 메모리 셀과 연결된 열을 선택하는 열 선택기를 포함한다. 상기 열 선택기는 상기 어드레스 정보를 프리디코딩하고 복수의 출력 단자들을 갖는 프리디코더, 상기 프리디코더로부터의 상기 프리디코드된 어드레스 출력을 디코딩하는 메인 디코더, 각각이 상기 프리디코더와 상기 메인 디코더 사이에 연결된 복수의 제 1 신호 라인들을 포함하되, 임의의 시점에 상기 제 1 신호 라인들 중 선택된 신호 라인이 제 1 레벨이고 비선택된 신호 라인들은 제 2 레벨인 제 1 신호 라인 그룹, 각각이 상기 프리디코더와 상기 메인 디코더 사이에 연결된 복수의 제 2 신호 라인들을 포함하되, 임의의 시점에 상기 제 2 신호 라인들 중 선택된 신호 라인이 상기 제 1 레벨이고 비선택된 신호 라인들은 상기 제 2 레벨인 제 2 신호 라인 그룹 그리고 상기 제 1 신호 라인 그룹과 상기 제 2 신호 라인 그룹 사이에 배치되며, 제 1 전압과 연결된 신호 라인을 포함한다.
(실시예)
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 4는 본 발명의 바람직한 실시예에 따른 열 디코더를 보여주는 도면이다. 도 4에서 도 2에 도시된 구성들과 동일한 구성들은 동일한 참조 번호를 병기하고, 구체적인 설명은 생략한다. 도 4를 참조하면, 열 디코더(100)는 프리디코더들(110, 120)과 메인 디코더(130)를 포함한다. 프리디코더(110)는 어드레스 입력 단자들(21_0, 21_1)과 열 어드레스 버퍼(31)를 통해 입력된 열 어드레스 비트들(A0-A1)을 프리디코딩하고, 프리디코딩된 열 어드레스 비트들(DA01<0>-DCA01<3>)을 출력한다. 프리디코더(120)는 어드레스 입력 단자들(21_2, 21_3)과 열 어드레스 버퍼(31)를 통해 입력된 열 어드레스 비트들(A2-A3)을 프리디코딩하고, 프리디코딩된 열 어드레스 비트들(DCA23<0>-DCA23<3>)을 출력한다. 메인 디코더(130)는 프리디코더들(110, 120)로부터 출력되는 프리디코드된 열 어드레스 비트들(DCA01<0>-DCA01<3> 및 DCA23<0>-DCA23<3>)을 디코딩해서 열 선택 라인(CSL0-CSLk)을 구동한다.
특히, 본 발명의 바람직한 실시예에서, 프리디코더(110)로부터 출력되는 열 어드레스 비트(DCA01<3>)가 전달되는 신호 라인과 프리디코더(120)로부터 출력되는 열 어드레스 비트(DCA23<0>)가 전달되는 신호 라인 사이에는 접지 전압과 연결된 신호 라인(140)이 배치된다. 그러므로, 프리디코더들(110, 120)과 메인 디코더(130) 사이에 연결된 신호 라인들 가운데 선택된 신호 라인의 상태와 선택된 신호 라인과 인접한 두 신호 라인들의 상태가 동시에 천이될 때 상기 선택된 신호 라인의 구동 속도가 느려지는 것을 방지할 수 있다.
도 5는 도 4에 도시된 프리디코더(110)의 상세한 구성을 보여주는 도면이다.도 4를 참조하면, 프리디코더(110)는 인버터들(201, 202, 211, 212, 206, 207, 216, 217), 트랜스미션 게이트들(203, 213, 205, 215), 래치들(204, 214) 그리고 낸드 게이트들(208-219)을 포함한다.
인버터(201)는 어드레스 비트(A0)를 받아들인다. 인버터(202)는 클럭 신호(CLK)를 받아들인다. 트랜스미션 게이트(203)는 클럭 신호(CLK)를 입력받는 반전 제어 단자와 인버터(202)를 통해 반전된 클럭 신호(/CLK)를 입력받는 비반전 제어 단자를 가지며, 인버터(201)의 출력을 받아들인다. 래치(204)는 인버터들(IV1, IV2)로 구성되고, 트랜스미션 게이트(203)의 출력을 래치한다. 트랜스미션 게이트(205)는 클럭 신호(CLK)를 입력받는 비반전 제어 단자와 인버터(202)를 통해 반전된 클럭 신호(/CLK)를 입력받는 반전 제어 단자를 가지며, 래치(204)의 출력을 받아들인다. 인버터(206)는 트랜스미션 게이트(205)의 출력을 받아들인다. 인버터(207)는 인버터(206)의 출력을 받아들인다.
인버터(211)는 어드레스 비트(A1)를 받아들인다. 인버터(212)는 클럭 신호(CLK)를 받아들인다. 트랜스미션 게이트(213)는 클럭 신호(CLK)를 입력받는 반전 제어 단자와 인버터(212)를 통해 반전된 클럭 신호(/CLK)를 입력받는 비반전 제어 단자를 가지며, 인버터(211)의 출력을 받아들인다. 래치(214)는 인버터들(IV3, IV4)로 구성되고, 트랜스미션 게이트(213)의 출력을 래치한다. 트랜스미션 게이트(255)는 클럭 신호(CLK)를 입력받는 비반전 제어 단자와 인버터(212)를 통해 반전된 클럭 신호(/CLK)를 입력받는 반전 제어 단자를 가지며, 래치(214)의 출력을 받아들인다. 인버터(216)는 트랜스미션 게이트(215)의 출력을받아들인다. 인버터(217)는 인버터(216)의 출력을 받아들인다.
낸드 게이트(220)는 인버터들(207, 217)의 출력을 받아들이고, 열 어드레스 비트(DCA01<0>)를 출력한다. 낸드 게이트(221)는 인버터들(206, 217)의 출력을 받아들이고, 열 어드레스 비트(DCA01<1>)를 출력한다. 낸드 게이트(222)는 인버터들(207, 216)의 출력을 받아들이고, 열 어드레스 비트(DCA01<2>)를 출력한다. 낸드 게이트(223)는 인버터들(206, 216)의 출력을 받아들이고, 열 어드레스 비트(DCA01<3>)를 출력한다.
도 4에 도시된 프리디코더(120)는 프리디코더(110)와 동일한 회로 구성을 가지므로 프리디코더(120)의 구체적인 구성은 도시하지 않는다.
도 6은 도 4에 도시된 메인 디코더(130)의 상세한 회로 구성을 보여주는 회로도이다. 도 6을 참조하면, 메인 디코더(130)는 낸드 게이트(230), PMOS 트랜지스터(231), NMOS 트랜지스터들(232, 233), 래치(234) 그리고 인버터(235)를 포함한다.
낸드 게이트(23)는 신호(PCSLE)와 열 어드레스 비트들(DCA01<3>, DCA23<1>)을 받아들인다. PMOS 트랜지스터(231)와 NMOS 트랜지스터들(232, 233)은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 연결된다. PMOS 트랜지스터(231)의 게이트는 낸드 게이트(230)의 출력과 연결된다. NMOS 트랜지스터(232)의 게이트는 신호(PCSLDD)와 연결된다. NMOS 트랜지스터(233)의 게이트는 낸드 게이트(230)의 출력과 연결된다. 래치(234)는 인버터들(IV5, IV6)을 포함하며, PMOS 트랜지스터(231)와 NMOS 트랜지스터(232) 사이의 연결 노드의 전압을 래치한다.인버터(235)는 래치(234)의 출력을 받아들인다. 인버터(235)의 출력은 칩 선택 라인(CSLi)을 구동한다.
상술한 바와 같이 구성되는 열 디코더(100)의 동작은 도 7을 참조하여 상세히 설명한다. 도 7은 도 4에 도시된 열 디코더(100)에서 사용되는 신호들의 타이밍도이다. 도 4 내지 도 7을 참조하면, 프리디코더(110)는 열 어드레스 비트들(A0-A1)에 따라서 열 어드레스 비트들(DCA01<0>-DCA01<3>) 가운데 어느 한 비트를 하이 레벨로 활성화시키고 나머지 어드레스 비트들은 로우 레벨로 비활성화시킨다. 그러므로, 특정 시점에 어드레스 비트들(DCA01<0>-DCA01<3>) 중 오직 하나만이 하이 레벨이다.
프리디코더(120)는 어드레스 비트들(A2-A3)에 따라서 열 어드레스 비트들(DCA23<0>-DCA23<3>) 가운데 어느 한 비트를 하이 레벨로 활성화시키고 나머지 어드레스 비트들은 로우 레벨로 비활성화시킨다. 그러므로, 특정 시점에 열 어드레스 비트들(DCA23<0>-DCA23<3>) 중 오직 하나의 라인만이 하이 레벨이다.
도 7에서, 제 1 구간 동안, 열 어드레스 비트들(DCA23<0>-DCA23<3>) 중 열 어드레스 비트(DCA01<2>)만이 하이 레벨이고 나머지 어드레스 비트들은 로우 레벨이다. 한편, 열 어드레스 비트들(DCA23<0>-DCA23<3>) 중 열 어드레스 비트(DCA23<0>)만이 하이 레벨이고 나머지 비트들은 로우 레벨이다.
제 2 구간이 시작될 때 열 어드레스 비트(DCA01<2>)는 하이 레벨에서 로우 레벨로 천이되고, 열 어드레스 비트(DCA01<3>)는 로우 레벨에서 하이 레벨로 천이된다. 이와 동시에, 열 어드레스 비트(DCA23<0>)는 하이 레벨에서 로우 레벨로천이되고, 열 어드레스 비트(DCA23<1>)는 로우 레벨에서 하이 레벨로 천이된다.
열 어드레스 비트들(DCA01<3> 및 DCA23<1>)이 하이 레벨로 되고, 신호(PCSLE)가 하이 레벨로 활성화되면 도 6에 도시된 낸드 게이트(230)의 출력이 로우 레벨로 된다. 그에 따라서, PMOS 트랜지스터(231)가 턴 온되어서 칩 선택 라인(CSLi)은 하이 레벨로 구동된다. 그리고, 낸드 게이트(230)의 출력이 하이 레벨이고, 신호(PCSLDD)가 하이 레벨로 활성화되면 칩 선택 라인(CSLi)은 로우 레벨로 구동된다.
도 3에 도시된 종래 기술에서는, 열 어드레스 비트(DCA01<3>)의 상태가 천이함과 동시에 인접한 어드레스 비트들(DCA01<2> 및 DCA23<0>)의 상태가 천이될 때 열 어드레스 비트들(DCA01<2> 및 DCA01<3>) 사이의 커플링 커패시턴스(C2)와 열 어드레스 비트들(DCA01<3> 및 DCA23<0>) 사이의 커플링 커패시턴스(C3)에 의해서 열 어드레스 비트(DCA01<3>)의 상태 천이 속도가 느려졌었다. 그러나, 본 발명에서는 열 어드레스 비트들(DCA01<3> 및 DCA23<0>)이 전달되는 신호 라인들 사이에 접지 전압과 연결된 신호 라인(140)이 배치됨으로써 인접한 신호 라인들 간의 커플링 커패시턴스의 영향은 종래에 비해 1/2로 감소된다. 즉, 열 어드레스 비트(DCA01<3>)의 천이 지연 시간(D3)은 종래의 천이 지연 시간(D1)에 비해 1/2로 단축된다.
이 실시예에서는 반도체 메모리 장치의 열 디코더 내의 프리디코더와 디코더 사이에 연결된 신호 라인들에서의 신호 지연을 구체적으로 한정하여 설명하였으나, 복수의 신호 라인들이 평행하게 배치되고, 임의의 시점에 상기 신호 라인들 중 선택된 신호 라인이 제 1 레벨(예컨대, 전원 전압 레벨)이고 나머지 신호 라인들은제 2 레벨(예컨대, 접지 전압 레벨)인 제 1 신호 라인 그룹과 복수의 신호 라인들이 평행하게 배치되고, 임의의 시점에 상기 신호 라인들 중 선택된 신호 라인이 제 1 레벨이고 나머지 신호 라인들은 제 2 레벨인 제 2 신호 라인 그룹을 포함하는 반도체 장치이면 어디에도 적용될 수 있다.
상술한 바와 같은 본 발명에 의하면, 선택된 어드레스와 인접한 두 어드레스들의 상태가 동시에 천이될 때 선택된 어드레스의 천이 지연 시간은 종래의 천이 지연 시간에 비해 1/2로 단축된다. 그러므로, 반도체 메모리 장치의 전체 동작 속도가 향상된다.

Claims (6)

  1. 반도체 장치에 있어서:
    복수의 신호 라인들이 평행하게 배치되고, 임의의 시점에 상기 신호 라인들 중 선택된 신호 라인이 제 1 레벨이고 비선택된 신호 라인들은 제 2 레벨인 제 1 신호 라인 그룹과;
    복수의 신호 라인들이 상기 제 1 신호 라인 그룹과 평행하게 배치되고, 임의의 시점에 상기 신호 라인들 중 선택된 신호 라인이 상기 제 1 레벨이고 비선택된 신호 라인들은 상기 제 2 레벨인 제 2 신호 라인 그룹; 그리고
    상기 제 1 신호 라인 그룹과 상기 제 2 신호 라인 그룹 사이에 배치되며, 제 1 전압과 연결된 신호 라인을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압은 접지 전압인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 레벨은 전원 전압 레벨이고, 상기 제 2 레벨은 접지 전압 레벨인 것을 특징으로 하는 반도체 장치.
  4. 반도체 메모리 장치에 있어서:
    행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이; 그리고
    어드레스 정보에 응답해서 상기 메모리 셀들 중 특정 메모리 셀을 선택하기 위해 상기 특정 메모리 셀과 연결된 열을 선택하는 열 선택기를 포함하되;
    상기 열 선택기는;
    상기 어드레스 정보를 프리디코딩하고 복수의 출력 단자들을 갖는 프리디코더와;
    상기 프리디코더로부터의 상기 프리디코드된 어드레스 출력을 디코딩하는 메인 디코더와;
    각각이 상기 프리디코더와 상기 메인 디코더 사이에 연결된 복수의 제 1 신호 라인들을 포함하되, 임의의 시점에 상기 제 1 신호 라인들 중 선택된 신호 라인이 제 1 레벨이고 비선택된 신호 라인들은 제 2 레벨인 제 1 신호 라인 그룹과;
    각각이 상기 프리디코더와 상기 메인 디코더 사이에 연결된 복수의 제 2 신호 라인들을 포함하되, 임의의 시점에 상기 제 2 신호 라인들 중 선택된 신호 라인이 상기 제 1 레벨이고 비선택된 신호 라인들은 상기 제 2 레벨인 제 2 신호 라인 그룹; 그리고
    상기 제 1 신호 라인 그룹과 상기 제 2 신호 라인 그룹 사이에 배치되며, 제 1 전압과 연결된 신호 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 전압은 접지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 레벨은 전원 전압 레벨이고, 상기 제 2 레벨은 접지 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
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