KR960008452B1

KR960008452B1 - 반도체 기억장치

Info

Publication number: KR960008452B1
Application number: KR1019880001466A
Authority: KR
Inventors: 요우이지 사도우; 사도시 시나가와
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게; 히다찌초 에루 에스 아이엔지니어링 가부시기가이샤; 오노 미노루
Priority date: 1987-02-18
Filing date: 1988-02-15
Publication date: 1996-06-26
Also published as: JPS63201989A; US4951259A; JP2560020B2; KR880010423A

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 본 발명이 적용된 스테이틱형 RAM의 X 어드레스 디코더의 제1의 실시예를 도시한 회로도.

제2도는 본 발명이 적용된 스테이틱형 RAM의 X 어드레스 디코더의 제2의 실시예를 도시한 회로도.

제3도는 본 발명이 적용된 스테이틱형 RAM의 X 어드레스 디코더의 제3의 실시예를 도시한 회로도.

제4도는 본 발명이 적용된 스테이틱형 RAM의 1실시예를 도시한 회로 블록도.

제5도는 종래의 스테이틱형 RAM의 X 어드레스 디코더의 1 예를 도시한 회로도.

본 발명은 반도체 기억장치에 관한 것으로써, 예를들면 CMOS(상보형 MOS) 스테이틱형 RAM(Random Access Memory)등에 이용해서 유효한 기술에 관한 것이다.

클럭된 스테이틱형 디코더를 포함하는 CMOS 스테이틱형 RAM이 있다. 이와 같은 CMOS 스테이틱형 RAM등의 X 어드레스 디코더 XDCR에 제5도에 도시되는 프리디코더 PDCR을 마련하는 것에 의해 칩 배치를 효율적으로 하는 방법이 제안되어 있다.

이와 같은 스테이틱형 RAM의 어드레스 디코더에 대해서는 예를들면 일본국 특허공개공보 소화 56-74890호에 기재되어 있다.

제5도에 있어서, CMOS 스테이틱형 RAM의 X 어드레스 디코더 XDCR은 1개의 프리디코더 PDCR과 NAND 게이트회로 NAG0으로 대표되는 여러개의 디코드용 NAND 게이트회로를 포함한다. 이중, 프리디코더 PDCR은 예를들면 하위 2비트의 상보 내부 어드레스 ax0 및 ax1(여기에서 예를들면 외부 어드레스신호 AX0과 동상의 내부 어드레스신호 ax0 및 역상의 내부 어드레스신호 ax0을 합쳐서 상보 내부 어드레스신호 ax0으로 표시한다. 이하, 동일)을 받아 선택신호 ψx0∼ψx3을 형성한다. 또, 디코드용 NAND 게이트 회로는 제5도의 NAND 게이트회로 NAG0으로 예시적으로 도시되는 바와 같이 각각의 게이트에 대응하는 조합으로 되는 상보 내부 어드레스신호 ax2∼axi를 받고 직렬 형태로 되는 여러개의 N채널 MOSFET Qg2∼Qg3, 이들 MOSFET Qg2∼Qg3과 회로의 전원전압 Vcc, 접지전위 사이에 마련되는 P채널 MOSFET Qg1 및 N채널 MOSFET Qg4에 의하여 구성된다.

메모리 어레이 M-ARY의 각 워드선은 워드선 W0∼W3으로 대표적으로 도시되는 바와 같이 대응하는 워드선 구동회로에 결합된다.

이들 워드선 구동회로는 각각 CMOS 인버터회로 형태로 되는 P채널 MOSFET Qd1 및 N채널 MOSFET Qd2에 의해서 구성된다.

X 어드레스 디코더 XDCR의 각 디코드용 NAND 게이트회로에는 4개의 워드선 구동회로가 각각 결합된다. 각 워드선 구동회로는 각각을 구성하는 P채널 MOSFET Qd1의 소오스에 상기 프리디코더 PDCR에서 대응하는 선택신호 ψx0∼ψx3이 공급되는 것에 의해 X 어드레스 디코드 XDCR의 일부로써의 기능을 아울러 갖는다.

그러나, CMOS 스테이틱형 RAM이 대기억용량화 되는 것에 따라서 상기와 같은 스테이틱형의 X어드레스 디코더에는 다음과 같은 문제가 발생하는 것이 본 발명자의 검토에 의해서 명확하게 되었다.

즉, CMOS 스테이틱형 RAM의 대기억용량화에 따라서 각 워드선에 결합되는 기생용량이 증대하여 선택 상태로 되는 워드선의 전압레벨의 상승이 지연된다. 이것에 대처하기 위해 MOSFET Qd1 및 Qd2의 사이즈를 크게 하여 워드선 구동회로의 구동능력을 크게 하고자 하면 이들 MOSFET의 드레인 용량이나 게이트 용량이 크게 되어 프리디코더 PDCR이나 디코드용 NAND 게이트회로에 대한 부하가 증대한다. 이들 부하증대에 의한 영향은 특히 여러개의 MOSFET가 직렬 형태로 되는 디코드용 NAND 게이트회로에 있어서 현저하여 스테이틱형 RAM의 고속화를 방해하는 하나의 요인으로 되고 있다.

본 발명의 목적은 X어드레스 디코더의 선택동작을 고속화 하고 메모리 액세스의 고속화를 도모한 CMOS 스테이틱형 RAM등의 반도체 기억장치를 제공하는 것이다.

본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다. 본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, X 어드레스 디코더의 디코더용 논리게이트회로와 각 워드선 구동회로 사이에 그 게이트에 예를들면 프리디코더의 대응하는 출력신호를 받는 용량커트 MOSFET를 마련하고, 각 워드선 구동회로의 입력단자에 예를들면 그 소오스가 회로의 전원전압에 결합되고 그 게이트에 선택제어신호를 받는 용량커트 MOSFET를 마련하고, 각 원드선 구동회로의 입력단자에 예를들면 그 소오스가 회로의 전원전압에 결합되고 그 게이트에 선택제어신호를 받는 리세트 MOSFET를 마련하는 것이다.

상기한 수단에 의하면 각 워드선 구동회로에 대응해서 용량커트 MOSFET가 마련되는 것에 의해 프리디코드 및 디코드용 논리게이트회로의 출력신호에 대한 부하를 증대시키는 일 없이, 즉 X 어드레스 디코더의 선택동작에 영향을 주는 일없이 워드선 구동회로의 구동능력을 크게 할 수 있기 때문에 CMOS 스테이틱형 RAM등의 반도체 기억장치의 대기억용량화와 고속화를 도모할 수 있다.

실시예 1

제4도에는 본 발명이 적용된 CMOS 스테이틱형 RAM의 1 실시예의 회로 블록도가 도시되어 있다. 제 4도의 각 회로소자는 공지의 CMOS 집적회로의 제조기술에 의해서 특히 제한되지 않지만 단결정 실리콘과 같은 1개의 반도체기판상에 형성된다. 다음의 도면에 있어서, 채널(백게이트)부에 화살표가 붙여진 MOSFET는 P채널형으로써 화살표가 붙여지지 않은 N채널 MOSFET와 구별된다.

제4도에 있어서, 메모리 어레이 M-ARY는 m+1개의 워드선 W0∼Wm과 n+1조의 상보 데이터선 D0, D0∼Dn, Dn 및 이들 워드선과 상보 데이터선의 교점에 배치되는 (m+1)X(n+1)개의 메모리셀 MC에 의해서 구성된다.

각각의 메모리셀 MC는 특히 제한되지 않지만, P채널 MOSFET Q21과 N채널 MOSFET Q1 및 P채널 MOSFET Q22와 N채널 MOSFET Q2로 이루어지는 2조의 CMOS 인버터회로를 그 기본 구성으로 한다.

이들 CMOS 인버터회로는 그 입력단자와 출력단자가 각각 교차 접속되는 것에 의해서 래치형태로 되고, 이 CMOS 스테이틱형 RAM의 기억소자로 되는 플립플롭을 구성한다.

MOSFET Q21과 Q1 및 MOSFET Q22와 Q2의 각각 공통 결합된 드레인은 플립플롭의 입출력노드로 되고, 또 N채널형의 전송게이트 MOSFET Q3 및 Q4를 거쳐서 대응하는 상보 데이터선 D0, D0에 각각 결합된다. 이들 전송게이트 MOSFET Q3 및 Q4의 게이트는 대응하는 워드선 W0에 공통 접속된다.

이 이외의 메모리셀 MC도 모두 동일한 회로구성으로 되고, 마찬가지로 대응하는 상보 데이터선 및 워드선에 결합되는 것에 의해 매트릭스형상으로 배치되어 메모리 어레이 M-ARY를 구성한다. 즉, 동일한 열에 배치되는 메모리셀 MC의 입출력노드는 각각 대응하는 전송게이트 MOSFET를 거쳐서 대응하는 상보 데이터선 D0, D0∼Dn, Dn에 결합된다. 또, 동일한 행에 배치되는 메모리셀 MC의 전송게이트 MOSFET의 게이트는 각각 대응하는 워드선 W0∼Wm에 공통 접속된다.

메모리 어레이 M-ARY의 상보데이터선 D0, D0∼Dn, Dn과 회로 전원전압 Vcc 사이에는 제4도에 예시적으로 도시되어 있는 바와 같이 N채널형의 부하 MOSFET의 쌍 Q5, Q6∼Q7, Q8이 마련된다.

워드선 W0∼Wm은 X 어드레스 디코더 XDCR에 결합된다. 이 X어드레스 디코더 XCDR에는 X 어드레스버퍼 XADB에서 상호 내부 어드레스신호 ax0∼axi(여기에서, 예를들면 외부 어드레스신호 AX0과 동상의 내부 어드레스신호 ax0 및 역상의 내부 어드레스 신호ax0를 합쳐서 상보 내부 어드레스신호 ax0이라한다. 이하, 동일)가 공급된다. 또, X 어드레스 디코더 XDCR에는 다음에 기술하는 타이밍 제어회로 TC에서 타이밍신호 ψce(선택제어신호)가 공급된다.

이 타이밍신호 ψce는 외부에서 제어신호로써 공급되는 칩 인에이블신호 CE에 따라서 형성되고, 이 CMOS 스테이틱형 RAM의 선택상태에 있어서 하이레벨로 된다. X 어드레드 디코드 XDCR은 다음에 기술하는 바와 같이 타이밍신호 ψce에 의해서 선택적으로 동작상태로 되고, 상보 내부 어드레스신호 ax0∼axi를 디코드해서 X 어드레스신호 AX0∼AXi에 의해서 지정되는 1개의 워드선을 하이레벨의 선택상태로 한다.

X 어드레스 디코더 XDCR의 구체적인 회로구성과 동작에 대해서는 다음에 상세하게 설명한다.

X 어드레스버퍼 XADB는 외부단자 AX0∼AXi를 거쳐서 공급되는 X 어드레스신호 AX0∼AXi를 Vp치하고, 이것을 기본으로 상기 상보 내부 어드레스신호 ax0∼axi를 형성해서 X 어드레스 디코더 XDCR에 공급한다.

한편, 메모리 어레이 M-ARY의 상보 데이터선 D0, D0∼Dn, Dn는 각각 컬럼스위치 CSW의 대응하는 스위치 MOSFET의 쌍 Q9, Q10∼Q11, Q12를 거쳐서 선택적으로 상보 공통 데이터선 CD, CD에 접속된다.

이들 스위치 MOSFET의 쌍 Q9, Q10∼Q11, Q12의 게이트는 각각 공통 접속되고 Y 어드레스 디코더 YDCR에서 대응하는 데이터선 선택신호 Y0∼Yn이 공급된다.

Y 어드레스 디코더 YDCR은 Y 어드레스버퍼 YADB에서 공급되는 상보 내부 어드레스신호 ay0∼ayi를 디코드해서 1조의 상보 데이터선을 선택하여 상보 공통데이타선 CD, CD에 접속하기 위한 데이터선 선택신호 Y0∼Yn을 형성한다. 이 Y 어드레스 디코더 YDCR은 X 어드레스 디코더 XDCR과 마찬가지로 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψce에 따라서 선택적으로 동작상태로 된다.

상보 공통 데이터선 CD, CD는 센스앰프 SA의 입력단자에 결합됨과 동시에 라이트앰프 WA의 출력단자에 결합된다. 센스앰프 SA의 출력단자는 데이터 출력버퍼 DOB의 입력단자에 결합되고, 라이트앰프 WA의 입력단자는 데이터 입력버퍼 DIB의 출력단자에 결합된다.

센스앰프 SA는 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψsa에 따라서 선택적으로 동작상태로 되고, 선택된 메모리셀 MC에서 상보 공통 데이터선 CD, CD를 거쳐서 출력되는 리드신호를 증폭한다.

센스앰프 SA의 출력신호는 데이터 출력버퍼 DOB에 공급된다.

데이터 출력버퍼 DOB는 CMOS 스테이틱형 RAM의 리드동작모드에 있어서 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψoe에 따라서 선택적으로 동작상태로 된다. 데이터 출력버퍼 DOB는 센스앱프 SA에서 출력되는 메모리셀의 리드신호를 더욱 증폭하고, 입출력단자 DIO을 거쳐서 외부의 장치로 송출한다. 데이터 출력버퍼 DOB의 출력은 타이밍신로 ψoe가 로우레벨로 되는 CMOS스테이틱형 RAM의 비선택상태 및 라이트동작모드에 있어서 하이 임피던스상태로 된다.

한편, 데이터 입력버퍼 DIB는 CMOS 스테이틱형 RAM의 라이트동작모드에 있어서 입출력단자 DIO을 거쳐서 외부의 장치에서 공급되는 라이트 데이터를 상보 라이트신호로 하여 라이트앰프 WA에 공급한다.

라이트앰프 WA는 CMOS 스테이틱형 RAM의 라이트동작모드에 있어서, 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψwe에 따라서 선택적으로 동작상태로 된다. 라이트앰프 WA는 디코더 입력버퍼 DIB에서 공급되는 상보 라이트신호에 따른 라이트전류를 상보 공통 데이터선 CD, CD를 거쳐서 선택된 메모리셀 MC에 공급한다. 라이트앰프 WA의 출력은 타이밍신호 ψwe가 로우레벨로 되는 스테이틱형 RAM의 비선택상태 및 리드동작모드에 있어서 하이 임피던스상태로 된다.

타이밍 제어회로 TC는 외부에서 제어신호로써 공급되는 칩 선택신호 CS, 라이트 인에이블신호 WE 및 출력 인에이블신호 OE를 기본으로 상기 각종 타이밍신호를 형성하여 각 회로에 공급한다.

제1도에는 제4도의 CMOS 스테이틱형 RAM의 X 어드레스 디코더 XDCR의 1 실시예의 회로도가 도시되어 있다.

제1도에 있어서, CMOS 스테이틱형 RAM의 X 어드레스 디코더 XCDR은 특히 제한되지 않지만 하위 2비트의 상보 내부 어드레스신호 ax0 및 ax1을 받는 프리디코더 PDCR과 하위2비트를 제외한 상보 내부 어드레스신호 ax2∼axi가 각각 대응하는 조합으로 되어 공급되는 k+1개의 디코드용 NAND 게이트회로 NAG0∼NAGk를 포함한다.

프리디코더 PDCR은 X 어드레스버퍼 XADB에서 공급되는 하위 2비트의 상보 내부 어드레스신호 ax0 및 ax1을 디코드하여 선택신호 ψx0∼ψx3을 형성한다. 이들 선택신호 ψx0∼ψx3은 상보 내부 어드레스신호 ax0 및 ax1에 따라서 택일적으로 형성된다.

즉, 선택신호 ψx0은 반던 내부 어드레스신호 ax0 및 ax1이 모두 논리하이레벨일때에 논리하이레벨로 된다. 마차가지로 선택신호ψx1은 비반전 내부 어드레스 ax0 및 반전 내부 어드레스신호 ax1이 모두 논리하이레벨일 때, 선택신호 ψx2는 반전 내부 어드레스신호 ax0 및 비반전 내부 어드레스신호 ax1이 모두 논리하이레벨일 때, 또 선택신호 ψx3은 비반전 내부 어드레스신호 ax0 및 ax1이 모두 논리하이레벨일 때 각각 논리하이레벨로 된다.

한편, 디코드용 NAND 게이트회로 NAG0∼NAGk는 회로의 전원전압 Vcc와 접지전위 사이에 직렬 형태로 마련되는 P채널 MOSFEY Qg1, N채널 MOSFET Qg2∼Qg3 및 N채널 MOSFET Qg4에 의해서 각각 구성된다. MOSFET Qg1 및 Qg4의 게이트는 공통 접속되어 상술한 타이밍신호 ψce(선택제어신호)가 공급된다. 또, MOSFET Qg2∼Qg3의 게이트에는 상보 내부 어드레스신호 ax2∼axi가 각가 대응하는 조합으로 되어 공급된다.

즉, NAND 게이트회로 NAG0의 MOSFET Qg2∼Qg3의 게이트에는 모든 반전 내부 어드레스신호 ax2∼axi가 각각 공급되고, 또 NAND 게이트회로 NAGk의 MOSFET Qg2∼Qg3의 게이트에는 모든 비반전 내부 어드레스신호 ax2∼axi가 각각 공급된다. 마찬가지로 NAND게이트회로 NAG1∼NAGk-1의 MOSFET Qg2∼Qg3의 게이트에는 상보 내부 어드레스신호 ax2를 최하위 비트로 하여 각각의 NAND 게이트회로의 번호에 대응한 2진수로 되도록 조합된 상보 내부 어드레스신호 ax2∼axi가 각각 공급된다.

이것에 의해, NAND 게이트회로 NAG0의 출력신호, 즉 반전 선택신호 S0는 CMOS 스테이틱형 RAM의 비선택상태에 있어서 통상 논리하이레벨로 되고, 반전 내부 어드레스신호 ax2~axi가 모두 논리하이레벨일 때 타이밍신호 ψce에 동기해서 논리로우레벨로 된다. 즉 반전 선택신호 S0는 CMOS 스테이틱형 RAM이 선택상태로 되고, X 어드레스신호 AX0~AXi에 의해서 워드선 W0~W3중 어느 것인각가 지정될 때 논리로 우레벨로 된다. 마찬가지로 NAND 게이트회로 NAGk의 출력신호, 즉 반전 선택신호 Sk는 비반전 내부 어드레스신호 ax2~axi가 모두 논리하이레벨일 때 타이밍신호 ψce에 동기해서 논리로우레벨로 돤다. 즉, 반전선택신호 Sk는 CMOS 스테이틱형 RAM이 선택상태로 되고 X 어드레스신호 AX0~AXi에 의해서 워드선 Wm-3~Wm중 어느 것인가가 지정될 때 논리로우레벨로 된다.

도시되어 있지 않은 NAND 게이트회로 NAG1~NAGk-1의 출력신호, 즉 반전 선택신호 S1~Sk-1도 상기 반전 선택신호 S0 및 Sk와 동일한 논리에 의해서 형성된다.

이 CMOS 스테이틱형 RAM의 X 어드레스 디코더 XDCR에는 메모리 어레이 M-ARY의 워드선 W0~Wm에 대응해서 m+1개의 워드선 구동회로 WD0~WDm이 마련된다. 이들 워드선 구동회로 WD0~WDm은 제5도의 워드선 구동회로 WD0~WD3, WDm-3 및 WDm으로 예시적으로 도시되어 있는 바와 같이 P채널 MOSFET Qd1 및 N채널 MOSFET Qd2로 이루어지는 CMOS 인버터회로에 의해서 구성된다.

이 실시예의 CMOS 스테이틱형 RAM은 비교적 큰 기억용량으로 되기 때문에 메모리 어레이 M-ARY의 각 워드선 W0~Wm에는 메모리셀의 전송게이트 MOSFET의 게이트용량을 주된 것으로 하는 비교적 큰 기억용량이 결합된다. 이 때문에 MOSFET Qd1 및 Qd2는 비교적 큰 콘턱턴스로 되고, 워드선 구동회로 WD0~WDm은 비교적 큰 구동능력을 갖도록 설계된다.

NAND 게이트회로 NAG0~NAGk에 의해서 형성되는 선택신호 S0~Sk는 대응하는 용량커트 MOSFET Q13~Q14 내지 Q15~Q16을 거쳐서 대응하는 4조의 워드선 구동회로 WD0~WD3 내지 WDm-3~WDm에 각각 공급된다. 각 조의 4개의 용량커트 MOSFET중 MOSFET Q13 및 Q15로 대표되는 제1의 MOSFET의 게이트에는 프리디코더 PDCR에서 선택신호 ψx0이 공통으로 공급된다. 또, MOSFET Q14 및 Q16으로 대표되는 제4의 MOSFET의 게이트에는 프리디코더 PDCR에서 선택신호 ψx3이 공통으로 공급된다. 마찬가지로 각조의 4개의 용량커트 MOSFET중 제2 및 제3의 MOSFET의 게이트에는 프리디코더 PDCR에서 선택신호 ψx1 및 ψx2가 각각 공통으로 공급된다. 이것에 의해, X 어드레스신호 AX0~AXi에 의해서 지정되는 1개의 DNJ드선에 대응하는 워드선 구동회로에만 논리로우레벨의 반전 선택신호 S0~Sk가 전달되는 것으로 된다.

디코드용 NAND 게이트회로 NAG0~NAGk의 출력단자와 워드선 구동회로 WD0~WDm의 입력단자 사이에 이들 용량커트 MOSFET Q13~Q16이 마련되는 것에 의해서 비선택시에 있어서의 각 워드선 구동회로의 입력단자의 레벨은 플로팅상태로 된다. 이것을 방지하기 위해 각 워드선 구동회로의 입력단자와 회로의 전원전압 Vcc 사이에 P채널형의 리세트 MOSFET Q23~Q24 내지 Q25~Q26이 각각 마련된다. 이들 리세트 MOSFET의 게이트에는 상기 타이밍신호 ψce가 공통으로 공급된다. 리세트 MOSFET Q23~Q24 내지 Q25~Q26은 타이밍신호 ψce가 논리로우레벨로 되는 CMOS 스테이틱형 RAM의 비선택상태에 있어서 일제히 ON상태로 되어 대응하는 워드선 구동회로 WD0~WDm의 입력단자의 레벨을 논리하이레벨로 한다. 이것에 의해, 각 워드선 구동회로의 출력단자, 즉 워드선 W0~Wm의 레벨은 로우레벨의 비선택상태로 고정된다. CMOS 스테이틱형 RAM이 선택상태로 되어 타이밍신호 ψce가 논리하이레벨로 되는 것에 의해서 용량커트 MOSFET Q23~Q24 내지 Q25~Q26은 OFF상태로 된다. 이때, X 어드레스신호 AX0~AXi에 의해서 지정되는 워드선에 대응하는 워드선 구동회로에는 논리로우레벨의 반전 선택신호가 공급된다. 따라서, 이 워드선 구동회로의 출력단자, 즉 지정되는 워드선은 하이레벨의 선택상태로 된다. 한편, 선택상태로 되지 않은 워드선 구동회로의 입력단자는 대응하는 리세트 MOSFET와 용량커트 MOSFET가 모두 OFF상태로 되는 것에 의해 플로팅상태로 된다. 따라서, CMOs 스테이틱형 RAM이 선택상태로 되는 시간이 짧기 때문에 각 워드선 구동회로의 MOSFET Qd1 및 Qd2의 게이트용량에 축적되는 하이레벨의 전하에 의해서 대응하는 워드선은 비선택상태를 유지한다.

이상과 같이, 이 실시예의 CMOS 스테이틱형 RAM의 X 어드레스 디코더 XDCR에는 디코드용 NAND 게이트회로와 대응하는 4조의 워드선 구동회로 사이에 프리디코더 PDCR의 선택신호 ψx0~ψx3을 받는 용량커트 MOSFET가 각각 마련된다. 또, 각 워드선 구동회로의 입력단자와 회로의 전원전압 Vcc 사이에는 그 게이트에 타이밍신호 ψce(선택제어신호)를 받는 리세트 MOSFET가 각각 마련된다. 따라서, 프리디코더 PDCR의 출력신호, 즉 선택신호 ψx0~ψx3에 대한 부하는 비교적 작은 콘덕턴스로 되는 용량커트 MOSFET만으로 되고, 또 디코드용 NAND 게이트회로의 출력신호, 즉 반전 선택신호 S0~Sk에 대한 부하는 용량커트 MOSFET를 거쳐서 접속되는 1개의 워드선 구동회로만으로 된다. 즉, CMOS 스테이틱형 RAM이 대기억용량화 되는 것에 의해 메모리 어레이 M-ARY의 각 워드선에 비교적 큰 기생용량이 결합되고, 또 워드선 구동회로를 구성하는 MOSFET Qd1 및 Qd2의 사이즈가 비교적 크게 됨에도 불구하고 프리디코더 PDCR 및 디코드용 NAND 게이트회로의 출력신호에 대한 부하는 그다지 큰 영향을 받지 않는 것으로 된다. 이 때문에 X 어드레스 디코더 XDCR의 선택동작은 고속화되어 CMOS 스테이틱형 RAM의 메모리 액세스는 고속화된다.

실시예 2

제2도에는 본 발명이 적용된 CMOS 스테이틱형 RAM의 X 어드레스 디코더 XDCR의 제2의 실시예의 회로도가 도시되어 있다.

제2도에는 X 어드레스 디코더 XDCR의 NAND 게이트회로 NAG0 및 워드선 구동회로 WD0~WD3과 그것에 관련된 회로만이 부분적으로 기재되어 있고, 기재되어 있지 않은 회로에 대해서는 상기 제1의 실시예 및 기재되는 회로에 의해서 유추하기 바란다, 또, 기재되는 회로중 상기 제1의 실시예와 같은 부분에 대해서는 그 구성과 동작의 설명을 생략한다.

제2도에 있어서, 이 실시예의 CMOS 스테이틱형 RAM의 X 어드레스 디코더 XDCR은 상술한 제1실시예와 마찬가지로 1개의 프리디코더 PDCR과 k+1개의 디코드용 NAND 게이트회로 NAG0~NAGk를 포함한다. 또 메모리 어레이 M-ARY의 워드선 W0~Wm에 대응해서 워드선 구동회로 WD0~WDm이 각각 마련된다.

이 실시예의 X어드레스 디코더 XDCR에 있어서 디코드용 NAND 게이트회로 NAG0과 대응하는 4조의 워드선 구동회로 WD0~WD3 사이에는 그 게이트에 프리디코더 PDCR에서 대응하는 선택신호 ψx0~ψx3을 받는 N채널형의 용량커트 MOSFET Q17~Q18이 마련된다. 이들 선택신호 ψx0~ψx3은 상기 제1의 실시예와 동일한 논리조건에 따라서 형성된다.

용량커트 MOSFET Q17~Q18에는 각각 P채널형의 리세트 MOSFET Q27~Q28이 병렬 형태로 마련된다. 이들 리세트 MOSFET Q27~Q28의 게이트는 모두 공통 접속되어 타이밍 제어회로 TC에서 상술한 타이밍신호 ψce가 공급된다.

프리디코더 PDCR, 디코더용 NAND 게이트회로 NAG0, 워드선 구동회로 WD0~WD3 및 용량커트 MOSFET Q17~Q18등은 제1의 실시예의 경우와 동일한 선택동작을 실행하고, X 어드레스신호 AX0~AXi에 의해서 지정되는 1개의 워드선을 하이레벨의 선택상태로 한다.

리세트 MOSFET Q27~Q28은 이 CMOS 스테이틱형 RAM이 비선택상태로 되고 타이밍신호 ψce가 논리로우레벨로 될 때 일제히 ON상태로 된다. 이것에 의해, 각 워드선 구동회로 WD0~WD3의 입력단자는 대응하는 리세트 MOSFET Q27~Q28을 거쳐서 대응하는 NAND 게이트회로 NAG0의 출력단자에 접속된다.

상술한 바와 같이 NAND 게이트회로 NAG0의 출력단자와 회로의 전원전압 사이에는 그 게이트에 상기 타이밍신호 ψce를 받는 P채널 MOSFET Qg1이 마련된다. 또, 이 MOSFET Qg1은 이 CMOS 스텍이틱형 RAM이 비선택상태로 되는 타이밍신호 ψce가 논리로우레벨로 될 때 상기 리세트 MOSFET Q27∼Q28과 함께 ON상태로 된다. 따라서, 각 워드선 구동호로의 입력단자는 이 MOSFET Qg1 및 대응하는 리세트 MOSFET를 거쳐서 공급되는 회로의 전원전압 Vcc에 의해 논리하이레벨로 고정된다. 또, 각 워드선 구동 회로의 입력단자가 논리로우레벨로 되는 것에 의해 그 출력신호, 즉 워드선 W0∼Wm은 로우레벨의 비선택상태로 고정된다.

한편, 이 COMS 스텍이택형 RAM이 선택상태로 되고 타이밍신호 ψce가 논리하이레벨로 되면 리세트 MOSFET Q27∼Q28은 모두 OFF상태로 된다. 이것에 의해, 프리디코더 PDCR의 대응하는 선택신호 ψx0∼ψx3이 논리하이레벨로 대응하는 용량커트 MOSFET가 ON상태로 되는 워드선 구동회로에만 대응하는 NAND 게이트회로의 번전 선택신호 S0가 전달된다. 프리디코더 PDCR의 대응하는 선택신호 ψx0∼ψx3이 논리로우레벨로 되는 경우 리세트 MOSFET와 용량커트 MOSFET가 동시에 OFF상태로 되고 대응하는 워드선 구동회로의 입력단자의 레벨은 플로팅상태로 된다.

그러나, 상술한 제1실시예의 경우와 마찬가지로 CMOS 스테이틱형 RAM이 선택상태로 되는 시간이 짧기 때문에 각 워드선 구동회로 MOSFET Qd1 및 Qd2의 게이트용량에 축적되는 하이레벨의 전하에 의해서 대응하는 워드선은 로우레벨의 비선택상태를 유지한다.

이상과 같이 이 실시예의 CMOS 스테이틱형 RAM의 X 어드레스 디코더 XDCR에는 디코드용 NAND게이트회로와 대응하는 4조의 워드선 구동회로 사이에 프리디코더 PDCR의 선택신호 ψx0∼ψx3을 받는 용량커트 MOSFET가 각각 마련된다. 또, 이들 용량커트 MOSFET에는 그 게이트에 타이밍신호 ψce(선택제어신호)를 받는 리세트 MOSFET가 각각 마련된다. 이것에 의해 상술한 제1의 실시예의 경우와 마찬가지로 프리디코더 PDCR의 출력신호, 즉 선택신호ψx0~ψx3에 대한 부하는 비교적 작은 콘덕턴스로 되는 용량커트 MOSFET만으로 되고, 또 각 디코드용 NAND 게이트회로의 출력신호, 즉 반전 선택신호 SO~SK에 대한 부하는 용량커트 MOSFET를 거쳐서 접속되는 1개의 워드선 구동회로만으로 된다. 이 때문에 CMOS스테이틱형 RAM이 대기억용량화 됨에도 불구하고 X 어드레스 디코더 XDCR의 선택동작은 고속화되어 CMOS 스테이틱형 RAM의 메모리 액세스는 고속화되는 것이다.

실시예3

제3도에는 본 발명의 적용된 CMOS 스테이틱형 RAM의 X 어드레스 디코더 XDCR의 제3의 실시예의 회로도가 도시되어 있다.

제3도에는 제2의 실시예의 경우와 마찬가지로 X 어드레스 디코더 XDCR의 NAND 게이트회로 NAG0 및 워드선 구동회로 WD0∼WD3과 그것에 관련된 회로만이 부분적으로 기재되어 있다. 기재되지 않은 회로에 대해서는 상기 제1 및 제2의 실시예 또는 기재되는 회로에 의해서 유추하기 바란다. 또, 기재되는 호로중 상기 제1 및 제2의 실시예와 같은 부분에 대해서는 그 구성과 동작의 설명을 생략한다.

제3도에 있어서, 이 실시예의 CMOS 스테이틱형 RAM의 X 어드레스 디코더 XDCR은 상술한 실시예의 경우와 마찬가지로 1개의 프리디코더 PDCR 및 k+1개의 디코드용 NAND 게이트회로 NAG0∼NAGk를 포함한다. 또, 메모리셀 어레이 M∼ARY의 워드선 W0∼Wm에 대응해서 워드선 구동회로 WD∼WDm이 각각 마련된다.

이 실시예의 X 어드레스 디코더 XDCR에 있어서 프리디코더 PDCR에는 상술한 타이밍신호 ψce(선택제어신호)가 공급된다. 이것에 의해 CMOS 스테이틱형 RAM이 선택상태로 되고 상기 타이밍신호 ψce가 논리하이레벨로 되는 것에 의해서 프리디코더 PDCR의 출력신호, 즉 선택신호 ψx0~ψx3이 택일적으로 논리하이레벨로 된다.

디코드용 NAND 게이트회로 NAG0과 대응하는 4조의 워드선 구동회로 WD0∼WD3 사이에는 그 게이트에 프리디코더 PDCR에서 대응하는 선택신호 ψx0~ψx3을 받는 N채널형의 용량커트 MOSFET Q19∼Q20이 마련된다. 또, 각 워드선 구동회로의 입력단자와 회로의 전원전압 Vcc 사이에는 P채널형의 리세트 MOSFEET Q29∼Q30이 각각 마련된다. 이들 리세트 MOSFET Q29∼Q30의 게이트는 대응하는 용량커트 MOSFET Q19∼Q20의 게이트에 공통 접속되어 대응하는 선택신호 ψx0~ψx3이 각각 공급된다.

리세트 MOSFET Q29∼Q30은 프리디코더 PDCR의 대응하는 선택신호 ψx0∼ψx3이 논리로우레벨로 되고 대응하는 워드선 구동회로가 비선택상태로 될 때 ON상태로 되어 워드선 구동회로의 입력단자를 논리하이레벨로 한다. 프리디코더 PDCR의 대응하는 선택신호 ψx0~ψx3이 논리하이레벨로 될때 이들 리세트 MOSFET는 OFF상태로 되지만 대응하는 용량커트 MOSFET가 상보적으로 ON상태로 되는 것 때문에 대응하는 워드선 구동회로의 입력단자의 레벨은 대응하는 NAND 게이트호로의 출력신호의 레벨에 의해서 규정된다. 즉, 이 실시예의 경우 각 리세트 MOSFET와 대응하는 용량커트 MOSFET는 상보적으로 ON상태로 되기 때문에 각 워드선 구동회로의 입력단자의 레벨이 플로팅상태로 되는 일이 없다.

이 때문에 각 워드선 구동회로의 출력신호, 즉 메모리 어레이 M-ARY의 워드선 W0∼Wm의 레벨은 안정화된다.

이상과 같이, 이 실시예의 CMOS 스테이틱형 RAM의 X 어드레스 디코더 XDCR에는 디코드용 NAND게이트회로와 대응하는 4조의 워드선 구동회로 사이에 프리디코더 PDCR의 선택신호 ψx0~ψx3을 받는 용량커트 MOSFET가 각각 마련된다. 또, 각 워드선 구동회로의 입력단자와 회로의 전원전압 Vcc 사이에는 그 게이트가 대응하는 용량커트 MOSFET의 게이트에 공통 접속되는 리세트 MOSFET가 각각 마련된다.

프리디코더 PDCR에는 상기 타이밍신호 ψce가 공급되고, 그 출력신호, 즉 선택신호 ψx0~ψx3은 타이밍신호 ψce에 따라서 형성된다. 이 때문에 리세트 MOSFET는 대응하는 용량커트 MOSFET와 상보적으로 ON상태로 되고, 각 워드선 구동회로의 입력단자의 레벨은 대응하는 리세트 MOSFET를 거쳐서 공급되는 전원 전압 Vcc에 의한 논리하이레벨 또는 용량커트 MOSFET를 거쳐서 공급되는 대응하는 NAND 게이트회로의 출력신호에 따른 논리레벨로 확정된다. 이 때문에 제1의 실시예와 같이 그 선택동작이 고속화되는 것에 부가해서 워드선 구동회로의 출력레벨, 즉 워드선 W0∼Wm의 레벨이 안정된 논리로우레벨 또는 논리하이레벨로 확정되어 X 어드레스 디코더 XDCR의 선택동작이 안정화된다.

이상의 실시예에 기술되어 있는 바와 같이, 본 발명을 클럭된 스테이틱형의 X 어드레스 디코더를 갖는 스테이틱형 RAM등의 반도체 기억장치에 적용한 경우 다음과 같은 효과를 얻을 수 있다.

(1) X 어드레스 디코더의 디코드용 논리게이트회로와 각 워드선 구동회로 사이에 그 게이트에 예를 들면 프리디코더에 대응하는 출력신호를 받는 용량커트 MOSFET를 마련하는 것에 의해 디코드용 논리게이트회로 및 프리디코더의 출력신호에 대한 부하를 삭감할 수 있는 효과를 얻을 수 있다.

(2) 상기 (1)항에 의해 디코드용 논리게이트회로 및 프리디코더의 출력신호에 대한 부하를 증대시키는 일 없이, 즉 X 어드레스 디코더의 선택동작에 영향을 주는 일없이 워드선 구동회로의 구동능력을 크게 할 수 있는 효과를 얻을 수 있다.

(3) 상기 (1)항 및 (2)항에 의해 X 어드레스 디코더의 선택동작에 영향을 주는 일 없이 기억용량을 크게 할 수 있고 대기억용량화와 메모리 액세스의 고속화를 도모한 CMOS 스테이틱형 RAM등의 반도체 기억장치를 실현할 수 있는 효과를 얻을 수 있다.

(4) 상가 (1)항∼(3)항에 있어서,각 워드선 구동회로의 입력단자에 예를들면 그 소오스가 회로의 전원전압에 결합되어 그 게이트에 선택제어신호를 받는 리세트 MOSFET를 마련하는 것에 의해 스테이틱형 RAM등의 비선택상태 또는 대응하는 워드선 구동회로의 비선택시에 있어서 용량커트 MOSFET가 OFF상태로 되는 것에 의해 워드선 구동회로의 입력단자의 레벨이 불안정하게 되는 것을 방지할 수 있는 효과를 얻을 수 있다,

(5) 상기 (4)항에 있어서, 프리디코더의 출력신호의 논리조건에 선택제어신호를 가하고, 예를들면 각 워드선 구동회로의 입력단자와 회로의 전원전압 사이에 마련되는 리세트 MOSFET의 게이트와 대응하는 상기 용량커트 MOSFET의 게이트를 공통 접속하고, 리세트 MOSFET와 용량커트 MOSFET를 상보적으로 ON상태로 하는 것에 의해 워드선 구동회로의 입력단자의 레벨이 플로팅상태로 되는 것을 방지하여 X 어드레스 디코더의 선택동작을 보다 안정하게 할 수 있는 효과를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다. 예를들면 제1도∼제3도의 디코드용 NAND 게이트회로는 출력노드와 회로의 전원전압 사이에 그게이트가 대응하는 MOSFET Qg2∼Qg3의 게이트에 공통 접속되는 여러개의 P채널형의 병렬 MOSFET가 마련되는 통상의 NAND 게이트회로라도 좋다.

또, 이들의 디코드용 논리게이트회로는 NAND 게이트회로가 아닌 예를들면 NOR 게이트회로등 다른 논리게이트회로를 사용하는 것이라도 좋다. 제2도에 있어서, 프리디코더 PDCR의 선택신호 ψx0~ψx3의 논리조건으로써 타이밍신호 ψce를 가하고, 리세트 MOSFET Q27∼Q28의 게이트를 대응하는 용량커트 MOSFET Q17∼Q18의 게이트와 공통 접속하는 것에 의해서 용량커트 MOSFET와 리세트 MOSFET를 상보적으로 ON상태로 하는 것이라도 좋다.

또, 프리디코더 PDCR은 하위 3비트 이상의 어드레스신호를 디코드하는 것이라도 좋고, 선택신호 ψx0~ψx3의 논리레벨은 통상 논리하이레벨로 하여 선택시에 논리로우레벨로 되는 것이라도 좋다. 이 경우 논리레벨에 맞춰서 용량커트 MOSFET 및 리세트 MOSFET의 도전형을 교체할 필요가 있다. 또, 4도의 스스테이틱형 RAM의 블록구성이나 제어신호의 조합 등 여러 실시형태를 채용할 수 있는 것이다.

이상의 발명에서 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 스테이틱형 RAM에 적용한 경우에 대해서 설명하지만, 그것에 한정되는 것은 아니고, 예를들면 다이나믹형 RAM이나 그 외의 반도체 기억장치등에도 적용할 수 있다. 본 발명은 적어도 클럭된 스테이틱형의 어드레스 디코더를 갖는 반도체 기억장치를 내장하는 반도체장치에 널리 적용할 수 있다.

본원에서 개시되는 발명중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다. 즉, X 어드레스 디코더의 디코드용 논리게이트회로와 각 워드선 구동회로 사이에 그 게이트에 예를들면 프리디코더의 대응하는 출력신호를 받는 용량커트 MOSFET를 마련하고, 또 각 워드선 구동회로의 입력단자에 예를들면 그 소오스가 회로의 전원전압에 결합되고 그 게이트에 선택제어신호를 받는 리세트 MOSFET를 마련하는 것에 의해 디코드용 논리게이트회로 및 프리디코더의 출력신호에 대한 부하를 증대시키는 일없이 워드선 구동회로의 구동능력을 크게 할 수 있고, 대기억용량화와 메모리 액세스의 고속화를 도모한 CMOS 스테이틱형 RAM등의 반도체 기억장치를 실현할 수 있는 것이다.

Claims

여러개의 워드선(W0∼Wm), 상기 여러개의 워드선과 교차해서 형성되는 여러개의 데이터선(D0,D0∼Dn,Dn) 및 상기 워드선과 상기 데이터선의 교점에 형성되는 메모리셀(MC)를 포함하는 메모리 어레이(M-ART), 제1워드선(W0)을 구동하는 제1구동회로(WD0), 제2워드선(W3)을 구동하는 제2구동회로(WD3), 제1어드레스신호군(ax2,ax2∼axi,axi)을 받는 제1디코드수단(NAG0), 상기 제1디코드수단의 출력단자와 상기 제1구동회로의 입력단자 사이에 마련되는 제1스위치(Q13), 상기 제1디코드수단의 출력단자와 상기 제2구동회로의 입력단자 사이에 마련되는 제2스위치(Q14) 및 제2어드레스신호군(ax0,ax0∼ax1,ax1)을 받아서 상기 제1 및 제2스위치의 소정의 1개의 선택적으로 동작상태로 하는 신호를 출력하고, 상기 제1 및 제2 구동회로의 한쪽과 상기 제1디코드수단의 출력단자를 선택적으로 접속하기 위한 제2디코드수단(PDCR)을 포함하며, 상기 제1스위치는 상기 제1디코드수단의 출력단자와 상기 제1구동회로의 입력단자 사이에 직렬로 결합되는 소오스, 드레인경로 및 상기 제2디코드수단의 출력신호를 받는 게이트를 갖는 MOSFET(Q13)를 포함하고, 상기 제2스위치는 상기 제1디코드수단의 출력단자와 상기 제2구동회로의 입력단자 사이에 직렬로 결합되는 소오스, 드레인경로 및 상기 제2디코드수단의 출력신호를 받는 게이트를 갖는 MOSFET(Q14)를 포함하는 반도체 기억장치.
특허청구의 범위 제1항에 있어서, 상기 제1구동회로의 입력단자의 신호레벨을 비선택레벨로 세트하는 제1리세트수단(Q23,Q27,Q29) 및 상기 제2구동회로의 입력단자의 신호레벨을 비선택레벨로 세트하는 제2리세트수단(Q24,Q28,Q30)을 포함하는 반도체 기억장치.
특허청구의 범위 제1항에 있어서, 상기 제1리세트수단의 소정의 전원전압(Vcc)와 상기 제1구동회로의 입력단자 사이에 직렬로 결합되는 소오스, 드레인경로 및 상기 메모리 어레이가 비선택상태인가 아닌가를 나타내는 신호(ψce)를 받는 게이트를 갖는 MOSFET(Q23)을 포함하며, 상기 제2리세트수단은 소정의 전원전압(Vcc)와 상기 제2구동회로의 입력단자 사이에 직렬로 결합되는 소오스, 드레인경로 및 상기 메모리 어레이가 비선택상태인가 아닌가를 나타내는 신호(ψce)를 받는 게이트를 갖는 MOSFET(Q24)를 포함하는 반도체 기억장치.
특허청구의 범위 제2항에 있어서, 상기 제1리세트수단은 상기 제1디코드수단의 출력단자와 상기 제1구동회로의 입력단자 사이에 직렬로 결합되는 소오스, 드레인경로 및 상기 메모리 어레이가 비선택상태가 아닌가를 나타내는 신호(ψce)를 받는 게이트를 갖는 MOSFET(Q27)를 포함하며, 상기 제2리세트수단은 상기 제1디코드수단의 출력단자와 상기 제1구동회로의 입력단자 사이에 직렬로 결합되는 소오스, 드레인 경로 및 메모리 어레이가 비선택상태가 아닌가를 나타내는 신호(ψce)를 받는 게이트를 갖는 MOSFET(28)를 포함하는 반도체 기억장치.
특허청구의 범위 제2항에 있어서, 상기 제1리세트수단은 소정의 전원전압(Vcc)와 상기 제1구동회로(WD0)의 입력단자 사이에 직렬로 결합되는 소오스, 트레인경로 및 상기 제1스위치룰 구성하는 MOSFET(Q19)의 게이트에 결합되는 게이트를 갖는 MOSFET(Q29)를 포함하며, 상기 제2리세트수단은 소정의 전원전압(Vcc)와 상기 제2구동회로(WD0)의 입력단자 사이에 직렬로 결합되는 소오스, 드레인경로 및 상기 제2스위치를 구성하는 MOSFET(Q20)의 게이트에 결합되는 게이트를 갖는 MOSFET(Q30)를 포함하는 반도체 기억장치.
여러개의 워드선(W0∼Wm), 상기 여러개의 워드선과 교차해서 형성되는 여러개의 데이터선(D0,D0∼Dn,Dn) 및 상기 워드선과 상기 데이터선의 교점에 형성되는 메모리셀(MC)를 포함하는 메모리 어레이(M-ARY), 제1워드선(W0)을 구동하는 제1구동회로(WD0), 제2워드선(W3)을 구동하는 제2구동회로(WD3), 제1어드레스신호군(ax2,ax2∼axi,axi)을 받는 제1디코드수단(NAG0), 상기 제1디코드수단의 출력단자와 상기 제1구동회로의 입력단자 사이에 마련되는 제1스위치(Q13), 상기 제1디코드수단의 출력단자와 상기 제2구동회로의 입력단자 사이에 마련되는 제2스위치(Q14) 및 제2어드레스신호군(ax0,ax0~ax1,ax1)을 받아서 상기 제1 및 제2스위치의 소정의 1개를 선택적으로 동작상태로 하는 신호를 출력하고, 상기 제1 및 제2구동회로의 한쪽과 상기 제1디코드수단의 출력단자를 선택적으로 접속하기 위한 제2디코드수단(PDCR)을 포함하며, 상기 제1구동회로의 입력단자의 신호레벨을 비선택레벨로 세트하는 제1리세트수단(Q23,Q27,Q29) 및 상기 제2구동회로의 입력단자의 신호레벨을 비선택레벨로 세트하는 제2리세트수단(Q24,Q28,Q30)을 포함하는 반도체 기억장치.
여러개의 워드선(W0∼Wm), 상기 여러개의 워드선과 교차해서 형성되는 여러개의 데이터선(D0,D0∼Dn,Dn), 상기 워드선과 상기 데이터선의 교점에 형성되는 메모리셀(MC), 제1워드선(W0)을 구동하는 제1구동수단(WD0), 제2워드선(W3)을 구동하는 제2구동수단(WD3), 상기 제1 및 제2구동수단을 선택하는 제1선택수단(NAG0), 상기 제1선택수단의 출력단자와 상기 제1구동회로의 입력단자 사이에 마련되는 제1스위치수단(Q13), 상기 제1선택수단의 출력단자와 상기 제2구동회로의 입력단자 사이에 마련되는 제2스위치수단(Q14), 상기 제1선택수단의 출력을 상기 제1 및 제2구동수단의 1개에 선택적으로 공급하기 위해 상기 제1 및 제2스위치수단의 1개를 선택적으로 턴온시키는 제2선택수단(PDCR), 소정의 데이터선을 선택하기 위한 제3선택수단(YDCR) 및 상기 제3선택수단의 동작에 따라서 상기 데이터선을 결합되는 데이터 입력수단(DIB) 및 데이터 출력수단(DOB)을 포함하는 반도체 기억장치.
특허청구의 범위 제7항에 있어서, 상기 제1구동수단의 입력신호레벨 및 상기 제2구동수단의 입력신호레벨을 비선택레벨로 설정하는 입력신호레벨 설정수단(Q23,Q27,Q29,Q24,Q28,Q30)을 포함하는 반도체 기억장치.
특허 청구의 범위 제8항에 있어서, 상기 입력신호레벨 설정수단은 상기 제1스위치수단과 상기 제1구동수단 사이 및 상기 제2 스위치수단과 상기 제2구동수단 사이에 접속되고, 상기 제2선택수단은 상기 제1 및 제2스위치수단을 모두 턴오프시키는 기능을 갖는 반도체 기억장치.
특허청구의 범위 제9항에 있어서, 상기 제1스위치수단은 MOSFET(Q13)으로 이루어지고, 상기 MOSFET의 한쪽의 단자는 상기 제1선택수단의 출력단자에 접속되고, 상기 MOSFET의 다른쪽의 단자는 상기 제1구동수단의 입력단자에 접속되고, 상기 MOSFET의 게이트는 상기 제2선택수단의 제1출력단자에 접속되며, 상기 제2스위치수단은 MOSFET(Q14)로 이루어지고, 상기 MOSFET의 한쪽의 단자는 상기 제1선택수단의 출력단자에 접속되고, 상기 MOSFET의 다른쪽의 단자는 상기 제2구동수단의 입력단자에 접속되며, 상기 MOSFET의 게이트는 상기 제2선택수단의 제2출력단자에 접속되는 반도체 기억장치.
특허청구의 범위 제10항에 있어서, 상기 제1선택수단은 상기 제1선택수단의 출력단자와 제1전원전압 사이에 종속 접속되고, 각 게이트에서 소정의 어드레스신호를 받는 여러개의 MOSFET(Qg2,Qg3,Qg4)를 포함하는 반도체 기억장치.
특허청구의 범위 제11항에 있어서, 상기 제1선택수단은 상기 제1선택수단의 출력단자와 제2전원전압단자(Vcc) 사이에 배치되는 제1프리차지 MOSFET(Qg1)을 포함하는 반도체 기억장치.
특허청구의 범위 제12항에 있어서, 상기 입력신호레벨 설정수단은 한쪽의 단자가 상기 제1구동수단의 입력단자에 결합되는 제2프리차지 MOSFET (Q23,Q24,Q27,Q28,Q29,Q30)를 포함하는 반도체 기억장치.
특허청구의 범위 제13항에 있어서, 상기 제2프라차지 MOSFET의 다른쪽의 단자가 상기 제2전원전압단자(Vcc)에 결합되고, 제어신호(ψce)가 상기 제1 및 제2프라차지 MOSFET의 각 게이트에 공급되는 반도체 기억장치.
특허청구의 범위 제13항에 있어서, 상기 제2프라차지 MOSFET의 다른쪽의 단자가 상기 제1선택수단의 출력단자에 접속되고, 제어신호(ψce)가 상기 제1 및 제2프라차지 MOSFET의 각 게이트에 공급되는 반도체 기억장치.
특허청구의 범위 제13항에 있어서, 상기 제2프라차지 MOSFET의 다른쪽의 단자가 상기 제2전원전압(Vcc)에 결합되고, 제어신호가 상기 제1스위치수단을 구성하는 MOSFET의 게이트와 상기 제2프리차지 MOSFET의 게이트에 각각 공급되는 반도체 기억장치.
특허청구의 범위 제3항에 있어서, 각 메모리셀은 정보를 기억하기 위한 플립플롭회로를 포함하는 반도체 기억장치.
특허청구의 범위 제6항에 있어서, 각 메모리셀은 정보를 기억하기 위한 플립플롭회로를 포함하는 반도체 기억장치.
특허청구의 범위 제14항에 있어서, 각 메모리셀은 정보를 기억하기 위한 플립플롭회로를 포함하는 반도체 기억장치.
특허청구의 범위 제5항에 있어서, 상기 제1 및 제2스위치를 구성하는 MOSFET(Q19,Q20)은 N채널 MOSFET이고, 상기 제1 및 제2리세트수단을 구성하는 MOSFET(Q29,Q30)은 P채널 MOSFET인 반도체 기억장치.
특허청구의 범위 제20항에 있어서, 상기 제1 및 제2구동회로(WD0,WD3)은 각각 P채널 MOSFET(Qd1)과 N채널 MOSFET(Qd2)로 이루어지는 상보형 MOSFET에 의해 구성되는 반도체 기억장치.
여러개의 워드선(W0∼Wm), 상기 여러개의 워드선과 교차해서 형성되는 여러개의 데이터선(D0,D0∼Dn,Dn) 및 상기 워드선과 상기 데아타선의 교점에 형성되는 메모리셀(MC)를 포함하는 메모리 어레이(M-ARY), 제1워드선(W0,Wm-3)을 구동하는 제1구동회로(WD0,WDm-3), 제2워드선(W3,Wm)을 구동하는 제2구동회로(WD3,WDm), 제1어드레스신호군(ax2,ax2∼axi,axi)을 받는 여러 단위의 디코드수단(NAG0,NAGk)를 갖는 제1디코드수단, 상기 제1디코드수단의 각 단위디코드수단의 출력단자와 상기 제1구동회로의 입력단자 사이에 마련되는 제1스위치(Q13.Q15), 상기 제1디코드수단의 각 단위디코드수단의 출력단자와 상기 제2구동회로의 입력단자 사이에 제2스위치(Q14,Q16), 제2어드레스신호군의 (ax0,ax0∼ax1,ax1)을 받아서 상기 제1 및 제2스위치의 소정의 1개를 선택적으로 동작상태로 하는 신호를 출력하고, 상기 제1 및 제2구동회로의 한쪽과 상기 제1디코드수단의 각 단위디코드수단의 출력단자를 선택적으로 접속하기 위한 제2디코드수단(PDCR), 상기 제1구동회로의 입력단자의 신호레벨을 비선택레벨로 세트하는 제1세트수단(Q23,Q25,Q27,Q29) 및 상기 제2구동회로의 입력단자의 신호레벨을 비선택레벨로 세트하는 제2세트수단(Q24,Q26,Q28,Q30)을 포함하며, 상기 제1스위치는 상기 제1디코드수단의 출력단자와 상기 제1구동회로의 입력단자 사이에 결합되는 소오스, 드레인경로 및 상기 제2디코드수단의 출력신호를 받는 게이트를 갖는 MOSFET(Q13,Q15)를 포함하고,상기 제2스위치는 상기 제1디코드수단의 출력단자와 상기 제2구동회로의 입력단자 사이에 직렬로 결합되는 소오스, 드레인경로 및 상기 제2디코드수단의 출력신호를 받는 게이트를 갖는 MOSFET(Q14,Q16)을 포함하는 반도체 기억장치.