JPH09306183A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09306183A JPH09306183A JP11642796A JP11642796A JPH09306183A JP H09306183 A JPH09306183 A JP H09306183A JP 11642796 A JP11642796 A JP 11642796A JP 11642796 A JP11642796 A JP 11642796A JP H09306183 A JPH09306183 A JP H09306183A
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- semiconductor memory
- voltage
- memory device
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 データの高速な読出を実現し得る半導体記憶
装置を提供することを目的とする。 【解決手段】 ワード線選択信号ＷＬＳ０，ＷＬＳ１を
それぞれラッチ回路Ｌ０，Ｌ１でラッチした後、トラン
スファゲートＴＧ０，ＴＧ１をオフする。そして、ワー
ド線ＷＬ００が選択されるとき、ラッチ回路Ｌ０に供給
される電圧を所望のレベルにシフトさせ、ワード線ドラ
イバＤ０からワード線ＷＬ００に所望の電圧を供給す
る。これにより、プリデコード信号ＲＡＬ０はインバー
タＢ０，Ｂ１に入力され、Ｖｃｃ−ＧＮＤ電位間でワー
ド線ドライバＤ０，Ｄ１に伝達されるため、プリデコー
ド信号ＲＡＬ０に付加する寄生容量が低減される。
装置を提供することを目的とする。 【解決手段】 ワード線選択信号ＷＬＳ０，ＷＬＳ１を
それぞれラッチ回路Ｌ０，Ｌ１でラッチした後、トラン
スファゲートＴＧ０，ＴＧ１をオフする。そして、ワー
ド線ＷＬ００が選択されるとき、ラッチ回路Ｌ０に供給
される電圧を所望のレベルにシフトさせ、ワード線ドラ
イバＤ０からワード線ＷＬ００に所望の電圧を供給す
る。これにより、プリデコード信号ＲＡＬ０はインバー
タＢ０，Ｂ１に入力され、Ｖｃｃ−ＧＮＤ電位間でワー
ド線ドライバＤ０，Ｄ１に伝達されるため、プリデコー
ド信号ＲＡＬ０に付加する寄生容量が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものである。
関するものである。
【０００２】
【従来の技術】図９は、ワード線およびワード線を駆動
するための回路を含む従来の半導体記憶装置の構成を示
した図である。
するための回路を含む従来の半導体記憶装置の構成を示
した図である。
【０００３】ここで、たとえば、ワード線ドライバＤＳ
は、その電源Ｖに入力されるプリデコード信号ＲＡＬ０
と、そのゲートに入力されるワード線ドライバ選択信号
ＷＬＳ０とにより選択される。
は、その電源Ｖに入力されるプリデコード信号ＲＡＬ０
と、そのゲートに入力されるワード線ドライバ選択信号
ＷＬＳ０とにより選択される。
【０００４】一方、ＤＩＮＯＲ型フラッシュメモリでの
消去、書込、読出の各動作モードにおけるメモリセルへ
の電圧印加条件は、図１３から図１５に示される。図１
３に示されるように、ワード線に印加される電圧は、デ
ータ消去時には約１０Ｖ（Ｖｐｐ）、図１４に示される
ように、データ書込時には約−８Ｖ（Ｖｎｎ）、図１５
に示されるように、データ読出時には約３Ｖ（Ｖｃｃ）
である。そして、選択するワード線ＷＬ０にこれらの電
圧を印加するため、図９に示されるように、上記各動作
モードに応じてプリデコード信号のレベルを切換えるレ
ベルシフト回路３，７，１３を備え、上記各動作モード
に応じてプリデコード信号のレベルを切換えることとし
ている。
消去、書込、読出の各動作モードにおけるメモリセルへ
の電圧印加条件は、図１３から図１５に示される。図１
３に示されるように、ワード線に印加される電圧は、デ
ータ消去時には約１０Ｖ（Ｖｐｐ）、図１４に示される
ように、データ書込時には約−８Ｖ（Ｖｎｎ）、図１５
に示されるように、データ読出時には約３Ｖ（Ｖｃｃ）
である。そして、選択するワード線ＷＬ０にこれらの電
圧を印加するため、図９に示されるように、上記各動作
モードに応じてプリデコード信号のレベルを切換えるレ
ベルシフト回路３，７，１３を備え、上記各動作モード
に応じてプリデコード信号のレベルを切換えることとし
ている。
【０００５】なお、この従来の半導体記憶装置のデータ
書込時の動作は図１０のタイミング図に示され、データ
読出時の動作は図１１のタイミング図に、データ消去時
の動作は図１２のタイミング図にそれぞれ示される。
書込時の動作は図１０のタイミング図に示され、データ
読出時の動作は図１１のタイミング図に、データ消去時
の動作は図１２のタイミング図にそれぞれ示される。
【０００６】
【発明が解決しようとする課題】しかしながら、ワード
線ドライバＤＳ，ＤＮの電源Ｖに入るプリデコード信号
ＲＡＬ０には非常に大きな寄生容量がつく。
線ドライバＤＳ，ＤＮの電源Ｖに入るプリデコード信号
ＲＡＬ０には非常に大きな寄生容量がつく。
【０００７】すなわち、高速なデータ読出を達成するた
めにはワード線ＷＬ０，ＷＬ１という大きな負荷を高速
に駆動しなければならない。したがって、ワード線ドラ
イバＤＳ，ＤＮに大きな駆動力を持たせる必要があり、
ワード線ドライバＤＳ，ＤＮは大きなゲート幅を持つＭ
ＯＳトランジスタＴＰ３，ＴＮ３，ＴＰ７，ＴＮ７によ
って構成される。すると、そのトランジスタのソースお
よびドレインの面積および周囲長が大きくなり、大きな
接合容量がつくことになる。さらに、プリデコード信号
ＲＡＬ０には、多数のワード線ドライバＤＳ，ＤＮがつ
ながるため、数十ｐＦという大きな寄生容量がつく場合
もある。
めにはワード線ＷＬ０，ＷＬ１という大きな負荷を高速
に駆動しなければならない。したがって、ワード線ドラ
イバＤＳ，ＤＮに大きな駆動力を持たせる必要があり、
ワード線ドライバＤＳ，ＤＮは大きなゲート幅を持つＭ
ＯＳトランジスタＴＰ３，ＴＮ３，ＴＰ７，ＴＮ７によ
って構成される。すると、そのトランジスタのソースお
よびドレインの面積および周囲長が大きくなり、大きな
接合容量がつくことになる。さらに、プリデコード信号
ＲＡＬ０には、多数のワード線ドライバＤＳ，ＤＮがつ
ながるため、数十ｐＦという大きな寄生容量がつく場合
もある。
【０００８】また、高電圧をハンドリングする関係上、
プリデコードを高耐圧のトランジスタを使って構成しな
ければならない。ここで、一般に高耐圧のトランジスタ
は駆動力が小さいので、大きな寄生容量を高速に駆動し
ようとすれば、非常に大きなワード線ドライバを用いな
ければならない。あるいは、配線の寄生抵抗の大きさに
よっては、ワード線ドライバを大きくしてもあまり高速
にはならない場合がある。
プリデコードを高耐圧のトランジスタを使って構成しな
ければならない。ここで、一般に高耐圧のトランジスタ
は駆動力が小さいので、大きな寄生容量を高速に駆動し
ようとすれば、非常に大きなワード線ドライバを用いな
ければならない。あるいは、配線の寄生抵抗の大きさに
よっては、ワード線ドライバを大きくしてもあまり高速
にはならない場合がある。
【０００９】本発明は、上記の問題点を解消するために
なされたもので、高速なデータの読出を実現し得る半導
体記憶装置を提供することを目的とする。
なされたもので、高速なデータの読出を実現し得る半導
体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のワード線と、各々がワード線のそれぞ
れに対応して設けられ、ワード線を駆動する複数のワー
ド線駆動手段と、入力される第１のアドレスに応答して
プリデコード信号を生成し、ワード線駆動手段にプリデ
コード信号を供給するプリデコード信号生成手段とを備
え、そのワード線駆動手段は、プリデコード信号を受け
てバッファリングするバッファ手段と、入力される第２
のアドレスに応答して、バッファ手段から出力されたプ
リデコード信号を選択信号として出力する選択信号出力
手段と、選択信号出力手段に接続され、選択信号をラッ
チするラッチ手段と、選択信号出力手段に接続され、選
択信号に応答してワード線を活性化させるワード線ドラ
イバと、ワード線ドライバに電圧を供給する第１の電圧
供給手段と、ラッチ手段およびワード線ドライバを選択
信号出力手段から切離すための切離し手段とを含むもの
である。
憶装置は、複数のワード線と、各々がワード線のそれぞ
れに対応して設けられ、ワード線を駆動する複数のワー
ド線駆動手段と、入力される第１のアドレスに応答して
プリデコード信号を生成し、ワード線駆動手段にプリデ
コード信号を供給するプリデコード信号生成手段とを備
え、そのワード線駆動手段は、プリデコード信号を受け
てバッファリングするバッファ手段と、入力される第２
のアドレスに応答して、バッファ手段から出力されたプ
リデコード信号を選択信号として出力する選択信号出力
手段と、選択信号出力手段に接続され、選択信号をラッ
チするラッチ手段と、選択信号出力手段に接続され、選
択信号に応答してワード線を活性化させるワード線ドラ
イバと、ワード線ドライバに電圧を供給する第１の電圧
供給手段と、ラッチ手段およびワード線ドライバを選択
信号出力手段から切離すための切離し手段とを含むもの
である。
【００１１】請求項２に係る半導体記憶装置は、請求項
１に記載の半導体記憶装置であって、ラッチ手段に電圧
を供給する第２の電圧供給手段をさらに備えるものであ
る。
１に記載の半導体記憶装置であって、ラッチ手段に電圧
を供給する第２の電圧供給手段をさらに備えるものであ
る。
【００１２】請求項３に係る半導体記憶装置は、請求項
１に記載の半導体記憶装置であって、その第１の電圧供
給手段は、ラッチ手段が選択信号を取込む期間中に接地
電圧を供給するものである。
１に記載の半導体記憶装置であって、その第１の電圧供
給手段は、ラッチ手段が選択信号を取込む期間中に接地
電圧を供給するものである。
【００１３】請求項４に係る半導体記憶装置は、請求項
２に記載の半導体記憶装置であって、その第１の電圧供
給手段は、ラッチ手段が選択信号を取込む期間中に接地
電圧を供給するものである。
２に記載の半導体記憶装置であって、その第１の電圧供
給手段は、ラッチ手段が選択信号を取込む期間中に接地
電圧を供給するものである。
【００１４】請求項５に係る半導体記憶装置は、請求項
２または４に記載の半導体記憶装置であって、その第２
の電圧供給手段は、ワード線駆動手段がワード線をデー
タ読出のために駆動する期間中に接地電圧を供給するも
のである。
２または４に記載の半導体記憶装置であって、その第２
の電圧供給手段は、ワード線駆動手段がワード線をデー
タ読出のために駆動する期間中に接地電圧を供給するも
のである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００１６】［実施の形態１］図１は、本発明の実施の
形態１に係る半導体記憶装置の構成を示す回路図であ
る。図１に示されるように、この実施の形態１に係る半
導体記憶装置は、ワード線ＷＬ００からＷＬ０３，ＷＬ
１０からＷＬ１３と、ワード線駆動部ＷＤ００からＷＤ
０３，ＷＤ１０からＷＤ１３と、プリデコード信号生成
部ＰＳＣ０，ＰＳＣ１とを備える。
形態１に係る半導体記憶装置の構成を示す回路図であ
る。図１に示されるように、この実施の形態１に係る半
導体記憶装置は、ワード線ＷＬ００からＷＬ０３，ＷＬ
１０からＷＬ１３と、ワード線駆動部ＷＤ００からＷＤ
０３，ＷＤ１０からＷＤ１３と、プリデコード信号生成
部ＰＳＣ０，ＰＳＣ１とを備える。
【００１７】ここで、上記ワード線駆動部の各々は同様
な構成を有するものであって、たとえば、ワード線駆動
部ＷＤ００は、アドレスを入力してプリデコード信号Ｒ
ＡＵ０を生成するＡＮＤ回路０１と、プリデコード信号
生成部ＰＳＣ０から出力されたプリデコード信号ＲＡＬ
０を受けてバッファリングするインバータＢ０と、ＡＮ
Ｄ回路０１から出力されるプリデコード信号ＲＡＵ０に
応答して、インバータＢ０から出力されたプリデコード
信号または信号ＩＰＧＭを選択信号ＷＬＳ０として出力
する選択信号出力部と、選択信号ＷＬＳ０をラッチする
ラッチ回路Ｌ０と、選択信号ＷＬＳ０に応答してワード
線ＷＬ００を活性化させるワード線ドライバＤ０と、ラ
ッチ回路Ｌ０およびワード線ドライバＤ０を上記選択信
号出力部から切離すためのトランスファゲートＴＧ０と
を含む。
な構成を有するものであって、たとえば、ワード線駆動
部ＷＤ００は、アドレスを入力してプリデコード信号Ｒ
ＡＵ０を生成するＡＮＤ回路０１と、プリデコード信号
生成部ＰＳＣ０から出力されたプリデコード信号ＲＡＬ
０を受けてバッファリングするインバータＢ０と、ＡＮ
Ｄ回路０１から出力されるプリデコード信号ＲＡＵ０に
応答して、インバータＢ０から出力されたプリデコード
信号または信号ＩＰＧＭを選択信号ＷＬＳ０として出力
する選択信号出力部と、選択信号ＷＬＳ０をラッチする
ラッチ回路Ｌ０と、選択信号ＷＬＳ０に応答してワード
線ＷＬ００を活性化させるワード線ドライバＤ０と、ラ
ッチ回路Ｌ０およびワード線ドライバＤ０を上記選択信
号出力部から切離すためのトランスファゲートＴＧ０と
を含む。
【００１８】なお、上記選択信号出力部は、インバータ
ＩＮＶ０と、ＮチャネルＭＯＳトランジスタＴＮ０１，
ＴＮ０２と、ＰチャネルＭＯＳトランジスタＴＰ０１，
ＴＰ０２とを含む。
ＩＮＶ０と、ＮチャネルＭＯＳトランジスタＴＮ０１，
ＴＮ０２と、ＰチャネルＭＯＳトランジスタＴＰ０１，
ＴＰ０２とを含む。
【００１９】また、トランスファゲートＴＧ０は、Ｐチ
ャネルＭＯＳトランジスタＴＰ０３と、ＮチャネルＭＯ
ＳトランジスタＴＮ０３とを含み、ＮチャネルＭＯＳト
ランジスタＴＮ０３のゲートおよびＰチャネルＭＯＳト
ランジスタＴＰ０３のゲートは、ともにレベルシフト回
路１９に接続される。
ャネルＭＯＳトランジスタＴＰ０３と、ＮチャネルＭＯ
ＳトランジスタＴＮ０３とを含み、ＮチャネルＭＯＳト
ランジスタＴＮ０３のゲートおよびＰチャネルＭＯＳト
ランジスタＴＰ０３のゲートは、ともにレベルシフト回
路１９に接続される。
【００２０】また、ワード線ドライバＤ０およびラッチ
回路Ｌ０には、電源回路ＶＳ１から電圧ＶＰＷＬが供給
される。さらには、ラッチ回路Ｌ０に含まれるＮチャネ
ルＭＯＳトランジスタＴＮ０５，ＴＮ０６のソースノー
ドがＮチャネルＭＯＳトランジスタＴＮ２５のドレイン
ノードおよびＶｎｎ発生回路２１と接続される。
回路Ｌ０には、電源回路ＶＳ１から電圧ＶＰＷＬが供給
される。さらには、ラッチ回路Ｌ０に含まれるＮチャネ
ルＭＯＳトランジスタＴＮ０５，ＴＮ０６のソースノー
ドがＮチャネルＭＯＳトランジスタＴＮ２５のドレイン
ノードおよびＶｎｎ発生回路２１と接続される。
【００２１】次に、本実施の形態１に係る半導体記憶装
置の動作を説明する。なお、以下の説明ではすべて、ワ
ード線ＷＬ００が選択され、ワード線ＷＬ０１は非選択
の場合を説明する。
置の動作を説明する。なお、以下の説明ではすべて、ワ
ード線ＷＬ００が選択され、ワード線ＷＬ０１は非選択
の場合を説明する。
【００２２】図２は、メモリセルに書込まれているデー
タの消去時の動作を示すタイミング図である。
タの消去時の動作を示すタイミング図である。
【００２３】データ消去動作時には、図１３に示される
ように、選択するワード線ＷＬ００にＶｐｐ（約１０
Ｖ）レベルの電圧を印加する必要がある。この場合に
は、まず図２（ａ），（ｂ）に示されるように、アドレ
スの入力によって、プリデコード信号ＲＡＬ０が選択さ
れて、インバータＢ０にＶｃｃレベル（以下、「Ｈレベ
ル」ともいう。）の電圧が供給される。また、図２
（ｃ）に示されるように、プリデコード信号ＲＡＵ０が
Ｈレベルとされ、図２（ｏ）に示されるように、選択信
号ＷＬＳ０は０レベル（以下、「Ｌレベル」ともい
う。）となる。そして、このとき、図２（ｆ），（ｇ）
に示されるように、信号ＣＵＴ，ＩＣＵＴは、それぞれ
Ｌレベル，Ｈレベルとされるため、ラッチ回路Ｌ０には
トランスファゲートＴＧ０を介してＬレベルの選択信号
ＷＬＳ０が入力される。また、ＰチャネルＭＯＳトラン
ジスタＴＰ０４はそのゲートにＬレベルの選択信号ＷＬ
Ｓ０が入力するためオンし、ワード線ＷＬ００には電圧
ＶＰＷＬが供給される。なお、図２（ｉ）に示されるよ
うに、信号ＩＲＳＴＶＰＰがＬレベルであるため、Ｐチ
ャネルＭＯＳトランジスタＴＰ９がオンし、電圧ＶＰＷ
Ｌは、図２（ｋ）に示されるようにＶｃｃレベルを有す
る。
ように、選択するワード線ＷＬ００にＶｐｐ（約１０
Ｖ）レベルの電圧を印加する必要がある。この場合に
は、まず図２（ａ），（ｂ）に示されるように、アドレ
スの入力によって、プリデコード信号ＲＡＬ０が選択さ
れて、インバータＢ０にＶｃｃレベル（以下、「Ｈレベ
ル」ともいう。）の電圧が供給される。また、図２
（ｃ）に示されるように、プリデコード信号ＲＡＵ０が
Ｈレベルとされ、図２（ｏ）に示されるように、選択信
号ＷＬＳ０は０レベル（以下、「Ｌレベル」ともい
う。）となる。そして、このとき、図２（ｆ），（ｇ）
に示されるように、信号ＣＵＴ，ＩＣＵＴは、それぞれ
Ｌレベル，Ｈレベルとされるため、ラッチ回路Ｌ０には
トランスファゲートＴＧ０を介してＬレベルの選択信号
ＷＬＳ０が入力される。また、ＰチャネルＭＯＳトラン
ジスタＴＰ０４はそのゲートにＬレベルの選択信号ＷＬ
Ｓ０が入力するためオンし、ワード線ＷＬ００には電圧
ＶＰＷＬが供給される。なお、図２（ｉ）に示されるよ
うに、信号ＩＲＳＴＶＰＰがＬレベルであるため、Ｐチ
ャネルＭＯＳトランジスタＴＰ９がオンし、電圧ＶＰＷ
Ｌは、図２（ｋ）に示されるようにＶｃｃレベルを有す
る。
【００２４】一方、非選択のワード線ＷＬ０１へは、図
２（ｎ），（ｒ）に示されるように、Ｌレベルの電圧Ｖ
ＮＷＬが供給される。これは、図２（ｄ），（ｅ），
（ｑ）に示されるように、プリデコード信号ＲＡＵ１が
Ｌレベルとされ、ＰチャネルＭＯＳトランジスタＴＰ１
２およびＮチャネルＭＯＳトランジスタＴＮ１２がオン
してＨレベルの信号ＩＰＧＭが選択信号ＷＬＳ１として
選択信号出力部から出力されるため、トランスファゲー
トＴＧ１を介してＨレベルの選択信号ＷＬＳ１がラッチ
回路Ｌ１に入力されるためである。
２（ｎ），（ｒ）に示されるように、Ｌレベルの電圧Ｖ
ＮＷＬが供給される。これは、図２（ｄ），（ｅ），
（ｑ）に示されるように、プリデコード信号ＲＡＵ１が
Ｌレベルとされ、ＰチャネルＭＯＳトランジスタＴＰ１
２およびＮチャネルＭＯＳトランジスタＴＮ１２がオン
してＨレベルの信号ＩＰＧＭが選択信号ＷＬＳ１として
選択信号出力部から出力されるため、トランスファゲー
トＴＧ１を介してＨレベルの選択信号ＷＬＳ１がラッチ
回路Ｌ１に入力されるためである。
【００２５】以上のようなラッチ回路Ｌ０，Ｌ１へのデ
ータセットが完了したら、図２（ｆ），（ｇ）に示され
るように、信号ＣＵＴ，ＩＣＵＴをそれぞれＶｐｐレベ
ル，ＬレベルとしてトランスファゲートＴＧ０，ＴＧ１
をともにオフさせて、ラッチ回路Ｌ０，Ｌ１とワード線
ドライバＤ０，Ｄ１を、選択信号出力部から切離す。そ
の後に、図２（ｈ）に示されるように、信号ＰＰＵＭＰ
Ｅを活性化させて、Ｖｐｐ発生回路１７より図２（ｋ）
に示されるＶｐｐレベルの電圧ＶＰＷＬを供給する。こ
れにより、選択されたワード線ＷＬ００にはＶｐｐレベ
ルの電圧が印加される。
ータセットが完了したら、図２（ｆ），（ｇ）に示され
るように、信号ＣＵＴ，ＩＣＵＴをそれぞれＶｐｐレベ
ル，ＬレベルとしてトランスファゲートＴＧ０，ＴＧ１
をともにオフさせて、ラッチ回路Ｌ０，Ｌ１とワード線
ドライバＤ０，Ｄ１を、選択信号出力部から切離す。そ
の後に、図２（ｈ）に示されるように、信号ＰＰＵＭＰ
Ｅを活性化させて、Ｖｐｐ発生回路１７より図２（ｋ）
に示されるＶｐｐレベルの電圧ＶＰＷＬを供給する。こ
れにより、選択されたワード線ＷＬ００にはＶｐｐレベ
ルの電圧が印加される。
【００２６】図３は、メモリセルへのデータ書込時の動
作を示すタイミング図である。書込動作時には、図１４
に示されるように、選択するワード線ＷＬ００にＶｎｎ
（約−８Ｖ）レベルの電圧を印加する必要がある。この
場合には、図３（ｅ）に示されるように、信号ＩＰＧＭ
をＬレベルとする。これにより、プリデコード信号ＲＡ
Ｌ０は、図３（ａ），（ｂ）に示されるように、ＡＮＤ
回路００へのアドレスの入力によって選択されてＬレベ
ルとなるため、ラッチ回路Ｌ０にはトランスファゲート
ＴＧ０を介してＨレベルの選択信号ＷＬＳ０が入力され
る。これにより、ワード線ドライバＤ０から図３（ｎ）
に示される０レベルの電圧ＶＮＷＬがワード線ＷＬ００
に供給されることになる。
作を示すタイミング図である。書込動作時には、図１４
に示されるように、選択するワード線ＷＬ００にＶｎｎ
（約−８Ｖ）レベルの電圧を印加する必要がある。この
場合には、図３（ｅ）に示されるように、信号ＩＰＧＭ
をＬレベルとする。これにより、プリデコード信号ＲＡ
Ｌ０は、図３（ａ），（ｂ）に示されるように、ＡＮＤ
回路００へのアドレスの入力によって選択されてＬレベ
ルとなるため、ラッチ回路Ｌ０にはトランスファゲート
ＴＧ０を介してＨレベルの選択信号ＷＬＳ０が入力され
る。これにより、ワード線ドライバＤ０から図３（ｎ）
に示される０レベルの電圧ＶＮＷＬがワード線ＷＬ００
に供給されることになる。
【００２７】一方、ＮチャネルＭＯＳトランジスタＴＮ
１１およびＰチャネルＭＯＳトランジスタＴＰ１１はオ
フし、ＰチャネルＭＯＳトランジスタＴＰ１２およびＮ
チャネルＭＯＳトランジスタＴＮ１２がオンするため、
ラッチ回路Ｌ１へは、Ｌレベルの信号ＩＰＧＭが入力さ
れる。これにより、図３（ｒ）に示されるように、ワー
ド線ＷＬ０１へは図３（ｋ）に示されるＶｃｃレベルの
電圧ＶＰＷＬが供給される。
１１およびＰチャネルＭＯＳトランジスタＴＰ１１はオ
フし、ＰチャネルＭＯＳトランジスタＴＰ１２およびＮ
チャネルＭＯＳトランジスタＴＮ１２がオンするため、
ラッチ回路Ｌ１へは、Ｌレベルの信号ＩＰＧＭが入力さ
れる。これにより、図３（ｒ）に示されるように、ワー
ド線ＷＬ０１へは図３（ｋ）に示されるＶｃｃレベルの
電圧ＶＰＷＬが供給される。
【００２８】このようにして、ラッチ回路Ｌ０，Ｌ１へ
のデータのセットが完了したら、図３（ｆ），（ｇ）に
示されるように、信号ＣＵＴ，ＩＣＵＴをそれぞれ０レ
ベル，ＶｎｎレベルとしてトランスファゲートＴＧ０，
ＴＧ１をオフさせて、ラッチ回路Ｌ０，Ｌ１とワード線
ドライバＤ０，Ｄ１を選択信号出力部から切離す。そし
て、図３（ｋ），（ｎ）に示されるように、電圧ＶＰＷ
Ｌを０レベルに下げ、電圧ＶＮＷＬをＶｎｎレベルに立
下げれば、選択されたワード線ＷＬ００には、図３
（ｐ）に示されるように、Ｖｎｎレベルの電圧が印加さ
れる。
のデータのセットが完了したら、図３（ｆ），（ｇ）に
示されるように、信号ＣＵＴ，ＩＣＵＴをそれぞれ０レ
ベル，ＶｎｎレベルとしてトランスファゲートＴＧ０，
ＴＧ１をオフさせて、ラッチ回路Ｌ０，Ｌ１とワード線
ドライバＤ０，Ｄ１を選択信号出力部から切離す。そし
て、図３（ｋ），（ｎ）に示されるように、電圧ＶＰＷ
Ｌを０レベルに下げ、電圧ＶＮＷＬをＶｎｎレベルに立
下げれば、選択されたワード線ＷＬ００には、図３
（ｐ）に示されるように、Ｖｎｎレベルの電圧が印加さ
れる。
【００２９】図４は、メモリセルからのデータ読出時の
動作を示すタイミング図である。読出時には、図１５に
示されるように、選択するワード線にＶｃｃレベルの電
圧を印加する必要がある。この場合には、図４（ｋ），
（ｎ）に示されるように電圧ＶＰＷＬをＶｃｃレベル、
電圧ＶＮＷＬを０レベルとする一方、図４（ｅ），
（ｆ），（ｇ）に示されるように、信号ＩＰＧＭをＨレ
ベルとし、信号ＣＵＴ，ＩＣＵＴをそれぞれＬレベル，
ＨレベルとしてトランスファゲートＴＧ０，ＴＧ１をオ
ンすれば、図４（ｐ），（ｒ）に示されるように、選択
されたワード線ＷＬ００にはＶｃｃレベルの電圧が印加
され、非選択のワード線ＷＬ０１には０レベルの電圧が
印加される。
動作を示すタイミング図である。読出時には、図１５に
示されるように、選択するワード線にＶｃｃレベルの電
圧を印加する必要がある。この場合には、図４（ｋ），
（ｎ）に示されるように電圧ＶＰＷＬをＶｃｃレベル、
電圧ＶＮＷＬを０レベルとする一方、図４（ｅ），
（ｆ），（ｇ）に示されるように、信号ＩＰＧＭをＨレ
ベルとし、信号ＣＵＴ，ＩＣＵＴをそれぞれＬレベル，
ＨレベルとしてトランスファゲートＴＧ０，ＴＧ１をオ
ンすれば、図４（ｐ），（ｒ）に示されるように、選択
されたワード線ＷＬ００にはＶｃｃレベルの電圧が印加
され、非選択のワード線ＷＬ０１には０レベルの電圧が
印加される。
【００３０】以上のように、本実施の形態１に係る半導
体記憶装置は、各ワード線ドライバＤ０，Ｄ１自体にレ
ベルの異なる複数の電圧をワード線ＷＬ００，ＷＬ０１
に供給する機能を持たせたため、プリデコード信号ＲＡ
Ｌ０をＶｃｃレベルとＧＮＤレベルの間でワード線ドラ
イバＤ０，Ｄ１に伝達することができる。これにより、
ワード線駆動部ＷＤ００からＷＤ０３，ＷＤ１０からＷ
Ｄ１３は、サイズの小さなゲート（インバータＢ０，Ｂ
１など）でプリデコード信号ＲＡＬ０，ＲＡＬ１を受け
てバッファリングした後にワード線ＷＬ００，ＷＬ０１
などを駆動することとするため、ワード線ドライバの接
続に伴ってプリデコード信号ＲＡＬ０につく寄生容量
は、従来大きな接合容量がついていたのに対して、本実
施の形態１によれば小さなゲートのゲート容量がつくの
みとなる。したがって、プリデコード信号ＲＡＬ０，Ｒ
ＡＬ１に付加される寄生容量を大幅に低減できる。ま
た、プリデコード信号ＲＡＬ０，ＲＡＬ１の駆動に高耐
圧トランジスタを使う必要がなくなって、データの読出
が高速化される。
体記憶装置は、各ワード線ドライバＤ０，Ｄ１自体にレ
ベルの異なる複数の電圧をワード線ＷＬ００，ＷＬ０１
に供給する機能を持たせたため、プリデコード信号ＲＡ
Ｌ０をＶｃｃレベルとＧＮＤレベルの間でワード線ドラ
イバＤ０，Ｄ１に伝達することができる。これにより、
ワード線駆動部ＷＤ００からＷＤ０３，ＷＤ１０からＷ
Ｄ１３は、サイズの小さなゲート（インバータＢ０，Ｂ
１など）でプリデコード信号ＲＡＬ０，ＲＡＬ１を受け
てバッファリングした後にワード線ＷＬ００，ＷＬ０１
などを駆動することとするため、ワード線ドライバの接
続に伴ってプリデコード信号ＲＡＬ０につく寄生容量
は、従来大きな接合容量がついていたのに対して、本実
施の形態１によれば小さなゲートのゲート容量がつくの
みとなる。したがって、プリデコード信号ＲＡＬ０，Ｒ
ＡＬ１に付加される寄生容量を大幅に低減できる。ま
た、プリデコード信号ＲＡＬ０，ＲＡＬ１の駆動に高耐
圧トランジスタを使う必要がなくなって、データの読出
が高速化される。
【００３１】［実施の形態２］図５は、本発明の実施の
形態２に係る半導体記憶装置の構成を示す回路図であ
る。
形態２に係る半導体記憶装置の構成を示す回路図であ
る。
【００３２】図５に示されるように、この実施の形態２
に係る半導体記憶装置は、上記実施の形態１に係る半導
体記憶装置と同様な構成を有するが、ラッチ回路Ｌ０，
Ｌ１のノードＮＯ１に、電圧ＶＰＷＬＧが供給される点
で相違する。
に係る半導体記憶装置は、上記実施の形態１に係る半導
体記憶装置と同様な構成を有するが、ラッチ回路Ｌ０，
Ｌ１のノードＮＯ１に、電圧ＶＰＷＬＧが供給される点
で相違する。
【００３３】上記実施の形態１に係る半導体記憶装置
は、ワード線駆動部ＷＤ００，ＷＤ０１に、それぞれ、
選択信号ＷＬＳ０，ＷＬＳ１をラッチするラッチ回路Ｌ
０，Ｌ１を含む。そして、一度そのラッチ回路Ｌ０にデ
ータをセットした後に、ラッチ回路Ｌ０に供給される電
圧ＶＰＷＬ，ＶＮＷＬを変化させてワード線ＷＬ００に
供給する電圧のレベルをシフトさせることとする。
は、ワード線駆動部ＷＤ００，ＷＤ０１に、それぞれ、
選択信号ＷＬＳ０，ＷＬＳ１をラッチするラッチ回路Ｌ
０，Ｌ１を含む。そして、一度そのラッチ回路Ｌ０にデ
ータをセットした後に、ラッチ回路Ｌ０に供給される電
圧ＶＰＷＬ，ＶＮＷＬを変化させてワード線ＷＬ００に
供給する電圧のレベルをシフトさせることとする。
【００３４】その場合、消去、書込、読出の各モードの
切換時には、ワード線ＷＬ００，ＷＬ０１などと同数の
ラッチ回路Ｌ０，Ｌ１などに保持されているデータを反
転する必要が生ずる場合がある。このとき、ラッチ回路
Ｌ０，Ｌ１などへ反転データを入力するためのドライバ
（図示せず）の駆動力が不足した場合はデータが反転せ
ず、意に反したデータがラッチ回路Ｌ０，Ｌ１などに保
持されて誤動作の原因となる。
切換時には、ワード線ＷＬ００，ＷＬ０１などと同数の
ラッチ回路Ｌ０，Ｌ１などに保持されているデータを反
転する必要が生ずる場合がある。このとき、ラッチ回路
Ｌ０，Ｌ１などへ反転データを入力するためのドライバ
（図示せず）の駆動力が不足した場合はデータが反転せ
ず、意に反したデータがラッチ回路Ｌ０，Ｌ１などに保
持されて誤動作の原因となる。
【００３５】したがって、このような問題点をも解消す
るために、ワード線ドライバＤ０，Ｄ１などに供給され
る電圧ＶＰＷＬと分離してラッチ回路Ｌ０，Ｌ１などに
電圧ＶＰＷＬＧを供給することとしたものである。
るために、ワード線ドライバＤ０，Ｄ１などに供給され
る電圧ＶＰＷＬと分離してラッチ回路Ｌ０，Ｌ１などに
電圧ＶＰＷＬＧを供給することとしたものである。
【００３６】以下に、本実施の形態２に係る半導体記憶
装置の動作について具体的に説明する。
装置の動作について具体的に説明する。
【００３７】なお、以下の説明においても、ワード線Ｗ
Ｌ００が選択され、それ以外のワード線ＷＬ０１などが
非選択であるとする。
Ｌ００が選択され、それ以外のワード線ＷＬ０１などが
非選択であるとする。
【００３８】データ読出時には、非選択のワード線ＷＬ
０１などに対応するワード線駆動部ＷＤ０１などの中の
ラッチ回路Ｌ１などには、Ｈレベルが保持される。した
がって読出時にはほぼ全数のラッチがＨレベルを保持す
る。
０１などに対応するワード線駆動部ＷＤ０１などの中の
ラッチ回路Ｌ１などには、Ｈレベルが保持される。した
がって読出時にはほぼ全数のラッチがＨレベルを保持す
る。
【００３９】一方、書込モードでは非選択のワード線Ｗ
Ｌ０１などに対応するワード線駆動部ＷＤ０１などの中
のラッチ回路Ｌ１などには、Ｌレベルを有する信号ＩＰ
ＧＭを入力することにより、データがラッチされる。し
たがって書込モード時にはほぼ全数のラッチがＬレベル
を保持する。
Ｌ０１などに対応するワード線駆動部ＷＤ０１などの中
のラッチ回路Ｌ１などには、Ｌレベルを有する信号ＩＰ
ＧＭを入力することにより、データがラッチされる。し
たがって書込モード時にはほぼ全数のラッチがＬレベル
を保持する。
【００４０】したがって、読出モードと書込モード間の
状態遷移ではほぼ全数のラッチの反転が起こる。このと
きラッチ回路Ｌ１などへ反転データを供給する信号ＩＰ
ＧＭのドライバ（図示せず）の能力が十分でなければ、
ラッチデータが反転せず、正しいデータのセットが行な
えない恐れがある。
状態遷移ではほぼ全数のラッチの反転が起こる。このと
きラッチ回路Ｌ１などへ反転データを供給する信号ＩＰ
ＧＭのドライバ（図示せず）の能力が十分でなければ、
ラッチデータが反転せず、正しいデータのセットが行な
えない恐れがある。
【００４１】そこで、ラッチ回路Ｌ１などへのデータセ
ット時には電圧ＶＰＷＬＧと電圧ＶＮＷＬとを同電位に
しておいて、選択信号ＷＬＳ０，ＷＬＳ１が確定した後
に、電圧ＶＰＷＬＧをゆっくりとＶｃｃに引き上げて、
データセットの動作を完了する。これより、ラッチ回路
Ｌ１などの反転動作に必要な電流は給電能力の大きい電
圧供給線ＶＬ１，ＶＬ２によって供給されるので、極め
て多数のラッチデータを同時に反転させる場合でも所望
のデータをラッチ回路Ｌ１に確実にセットすることがで
きる。
ット時には電圧ＶＰＷＬＧと電圧ＶＮＷＬとを同電位に
しておいて、選択信号ＷＬＳ０，ＷＬＳ１が確定した後
に、電圧ＶＰＷＬＧをゆっくりとＶｃｃに引き上げて、
データセットの動作を完了する。これより、ラッチ回路
Ｌ１などの反転動作に必要な電流は給電能力の大きい電
圧供給線ＶＬ１，ＶＬ２によって供給されるので、極め
て多数のラッチデータを同時に反転させる場合でも所望
のデータをラッチ回路Ｌ１に確実にセットすることがで
きる。
【００４２】［実施の形態３］上記の実施の形態に係る
半導体記憶装置において、ラッチ回路Ｌ０，Ｌ１などへ
のデータセット期間中に電圧ＶＰＷＬがＶｃｃレベルに
なっていると、ラッチ回路Ｌ０，Ｌ１などにセットする
データがワード線ＷＬ００，ＷＬ０１などにまで突き抜
けるため、ラッチ回路Ｌ０，Ｌ１などにセットされるデ
ータによっては、Ｖｃｃレベルの電圧がワード線ＷＬ０
０，ＷＬ０１などに印加されてしまうことがある。たと
えば、データの書込動作時には、非選択のワード線ＷＬ
０１などに対応するすべてのワード線ドライバＤ１など
は、入力されるＬレベルの信号ＩＰＧＭに応答して電圧
ＶＰＷＬをワード線ＷＬ０１などに供給するため、電圧
ＶＰＷＬがＶｃｃレベルを有すると、ほぼすべてのワー
ド線ＷＬ０１などにＶｃｃレベルの電圧が印加されるこ
とになってしまう。
半導体記憶装置において、ラッチ回路Ｌ０，Ｌ１などへ
のデータセット期間中に電圧ＶＰＷＬがＶｃｃレベルに
なっていると、ラッチ回路Ｌ０，Ｌ１などにセットする
データがワード線ＷＬ００，ＷＬ０１などにまで突き抜
けるため、ラッチ回路Ｌ０，Ｌ１などにセットされるデ
ータによっては、Ｖｃｃレベルの電圧がワード線ＷＬ０
０，ＷＬ０１などに印加されてしまうことがある。たと
えば、データの書込動作時には、非選択のワード線ＷＬ
０１などに対応するすべてのワード線ドライバＤ１など
は、入力されるＬレベルの信号ＩＰＧＭに応答して電圧
ＶＰＷＬをワード線ＷＬ０１などに供給するため、電圧
ＶＰＷＬがＶｃｃレベルを有すると、ほぼすべてのワー
ド線ＷＬ０１などにＶｃｃレベルの電圧が印加されるこ
とになってしまう。
【００４３】そのような状態は、メモリセルに保持され
ているデータにディスターブを及ぼすため、信頼性を確
保すべく回避されなければならない。
ているデータにディスターブを及ぼすため、信頼性を確
保すべく回避されなければならない。
【００４４】本実施の形態３に係る半導体記憶装置は、
このような問題点をも解消するためのものであって、上
記実施の形態１または２に係る半導体記憶装置と同様な
構成を有し、データ書込時には図６のタイミング図に示
されるような動作を行なうものである。
このような問題点をも解消するためのものであって、上
記実施の形態１または２に係る半導体記憶装置と同様な
構成を有し、データ書込時には図６のタイミング図に示
されるような動作を行なうものである。
【００４５】すなわち、図１に示されるように、電源回
路ＶＳ１に含まれるＮチャネルＭＯＳトランジスタＴＮ
２１のゲートには、電圧ＶＰＷＬＥが供給されるが、図
６（ｊ），（ｋ）に示されるように、そのレベルがＬレ
ベルとされるため、ラッチ回路Ｌ０，Ｌ１へのデータセ
ット期間中において電圧ＶＰＷＬが０Ｖとされる。これ
により、ラッチされるデータによらず、ワード線ＷＬ０
１などに供給される電圧は接地電圧となる。
路ＶＳ１に含まれるＮチャネルＭＯＳトランジスタＴＮ
２１のゲートには、電圧ＶＰＷＬＥが供給されるが、図
６（ｊ），（ｋ）に示されるように、そのレベルがＬレ
ベルとされるため、ラッチ回路Ｌ０，Ｌ１へのデータセ
ット期間中において電圧ＶＰＷＬが０Ｖとされる。これ
により、ラッチされるデータによらず、ワード線ＷＬ０
１などに供給される電圧は接地電圧となる。
【００４６】以上より、本実施の形態３に係る半導体記
憶装置によれば、ラッチ回路Ｌ０，Ｌ１などへのデータ
セット時にワード線ＷＬ０１などにラッチデータが突き
抜けて出力されることを防止し、ラッチ回路Ｌ０，Ｌ１
へのデータセット時に意図しない電圧がワード線ＷＬ０
１などに印加されることが回避される。
憶装置によれば、ラッチ回路Ｌ０，Ｌ１などへのデータ
セット時にワード線ＷＬ０１などにラッチデータが突き
抜けて出力されることを防止し、ラッチ回路Ｌ０，Ｌ１
へのデータセット時に意図しない電圧がワード線ＷＬ０
１などに印加されることが回避される。
【００４７】［実施の形態４］上記の実施の形態１から
３に係る半導体記憶装置においては、選択信号ＷＬＳ
０，ＷＬＳ１が切換わる際に、ラッチ回路Ｌ０，Ｌ１が
保持しているデータと、新たに入ってきたデータが競合
する。このような競合が起こると、特にメモリセルから
のデータ読出時に選択信号の確定が遅れ、データへのア
クセスタイムが遅くなる。
３に係る半導体記憶装置においては、選択信号ＷＬＳ
０，ＷＬＳ１が切換わる際に、ラッチ回路Ｌ０，Ｌ１が
保持しているデータと、新たに入ってきたデータが競合
する。このような競合が起こると、特にメモリセルから
のデータ読出時に選択信号の確定が遅れ、データへのア
クセスタイムが遅くなる。
【００４８】このような問題点をも解消するために、本
発明の実施の形態４として、図７に示される回路構成を
有する半導体記憶装置が考えられる。図７に示されるよ
うに、本実施の形態４に係る半導体記憶装置は、上記実
施の形態１に係る半導体記憶装置と同様な構成を有する
が、さらに、電源回路ＶＳ２が備えられ、ラッチ回路Ｌ
０，Ｌ１などへは、電圧ＶＰＷＬＧが供給される。
発明の実施の形態４として、図７に示される回路構成を
有する半導体記憶装置が考えられる。図７に示されるよ
うに、本実施の形態４に係る半導体記憶装置は、上記実
施の形態１に係る半導体記憶装置と同様な構成を有する
が、さらに、電源回路ＶＳ２が備えられ、ラッチ回路Ｌ
０，Ｌ１などへは、電圧ＶＰＷＬＧが供給される。
【００４９】図８は、本実施の形態４に係る半導体記憶
装置のデータ読出時の動作を示すタイミング図である。
図８（ｌ），（ｍ）に示されるように、電源回路ＶＳ２
のＮチャネルＭＯＳトランジスタＴＮ３１のゲートに入
力される電圧ＶＰＷＬＧＥがＬレベルとされることによ
って、ラッチ回路Ｌ０，Ｌ１へは０Ｖの電圧ＶＰＷＬＧ
が供給される。
装置のデータ読出時の動作を示すタイミング図である。
図８（ｌ），（ｍ）に示されるように、電源回路ＶＳ２
のＮチャネルＭＯＳトランジスタＴＮ３１のゲートに入
力される電圧ＶＰＷＬＧＥがＬレベルとされることによ
って、ラッチ回路Ｌ０，Ｌ１へは０Ｖの電圧ＶＰＷＬＧ
が供給される。
【００５０】このような動作を行なう本実施の形態４に
係る半導体記憶装置によれば、データ読出モード期間中
において、選択信号ＷＬＳ０，ＷＬＳ１の切換わり時に
起こる、既にラッチ回路Ｌ０，Ｌ１にラッチされている
データと新たに入力されたデータとの間の競合が防止で
きる。
係る半導体記憶装置によれば、データ読出モード期間中
において、選択信号ＷＬＳ０，ＷＬＳ１の切換わり時に
起こる、既にラッチ回路Ｌ０，Ｌ１にラッチされている
データと新たに入力されたデータとの間の競合が防止で
きる。
【００５１】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、ワード線の状態遷移が高速になり、データ読出が高
速化できる。
ば、ワード線の状態遷移が高速になり、データ読出が高
速化できる。
【００５２】請求項２に係る半導体記憶装置によれば、
請求項１に係る半導体記憶装置と同様な効果を奏すると
ともに、データの消去、書込、読出の各モードを相互に
切換える場合の誤動作が回避できる。
請求項１に係る半導体記憶装置と同様な効果を奏すると
ともに、データの消去、書込、読出の各モードを相互に
切換える場合の誤動作が回避できる。
【００５３】請求項３および４に係る半導体記憶装置に
よれば、請求項１に係る半導体記憶装置と同様な効果を
奏するとともに、ラッチ手段へのデータセット期間中の
動作の信頼性を確保できる。
よれば、請求項１に係る半導体記憶装置と同様な効果を
奏するとともに、ラッチ手段へのデータセット期間中の
動作の信頼性を確保できる。
【００５４】請求項５に係る半導体記憶装置によれば、
選択信号の切換わり時のデータの競合を防止し、データ
読出の高速化が図られる。
選択信号の切換わり時のデータの競合を防止し、データ
読出の高速化が図られる。
【図１】 本発明の実施の形態１に係る半導体記憶装置
の構成を示す回路図である。
の構成を示す回路図である。
【図２】 図１に示される半導体記憶装置のデータ消去
時における動作を示すタイミング図である。
時における動作を示すタイミング図である。
【図３】 図１に示される半導体記憶装置のデータ書込
時における動作を示すタイミング図である。
時における動作を示すタイミング図である。
【図４】 図１に示される半導体記憶装置のデータ読出
時における動作を示すタイミング図である。
時における動作を示すタイミング図である。
【図５】 本発明の実施の形態２に係る半導体記憶装置
の構成を示す回路図である。
の構成を示す回路図である。
【図６】 本発明の実施の形態３に係る半導体記憶装置
のデータ書込時の動作を示すタイミング図である。
のデータ書込時の動作を示すタイミング図である。
【図７】 本発明の実施の形態４に係る半導体記憶装置
の構成を示す回路図である。
の構成を示す回路図である。
【図８】 図７に示される半導体記憶装置のデータ読出
時の動作を示すタイミング図である。
時の動作を示すタイミング図である。
【図９】 従来の半導体記憶装置の構成を示す図であ
る。
る。
【図１０】 図９に示される半導体記憶装置のデータ書
込時の動作を示すタイミング図である。
込時の動作を示すタイミング図である。
【図１１】 図９に示される半導体記憶装置のデータ読
出時の動作を示すタイミング図である。
出時の動作を示すタイミング図である。
【図１２】 図９に示される半導体記憶装置のデータ消
去時の動作を示すタイミング図である。
去時の動作を示すタイミング図である。
【図１３】 ＤＩＮＯＲ型フラッシュメモリにおいて、
メモリセルのデータを消去するための電圧印加条件を示
した図である。
メモリセルのデータを消去するための電圧印加条件を示
した図である。
【図１４】 ＤＩＮＯＲ型フラッシュメモリにおいて、
メモリセルへデータを書込むための電圧印加条件を示し
た図である。
メモリセルへデータを書込むための電圧印加条件を示し
た図である。
【図１５】 ＤＩＮＯＲ型フラッシュメモリにおいて、
メモリセルからデータを読出すための電圧印加条件を示
した図である。
メモリセルからデータを読出すための電圧印加条件を示
した図である。
ＷＬ００，ＷＬ０１ ワード線、ＷＤ００〜０３，ＷＤ
１０〜１３ ワード線駆動部、ＰＳＣ０，ＰＳＣ１ プ
リデコード信号生成部、Ｂ０，Ｂ１，ＩＮＶ０，ＩＮＶ
１ インバータ、ＴＮ０１，ＴＮ０２，ＴＮ１１，ＴＮ
１２ ＮチャネルＭＯＳトランジスタ、ＴＰ０１，ＴＰ
０２，ＴＰ１１，ＴＰ１２ ＰチャネルＭＯＳトランジ
スタ、Ｌ０，Ｌ１ ラッチ回路、Ｄ０，Ｄ１ ワード線
ドライバ、ＶＳ１，ＶＳ２ 電源回路、ＴＧ０，ＴＧ１
トランスファゲート、ＶＰＷＬＧ 電圧。
１０〜１３ ワード線駆動部、ＰＳＣ０，ＰＳＣ１ プ
リデコード信号生成部、Ｂ０，Ｂ１，ＩＮＶ０，ＩＮＶ
１ インバータ、ＴＮ０１，ＴＮ０２，ＴＮ１１，ＴＮ
１２ ＮチャネルＭＯＳトランジスタ、ＴＰ０１，ＴＰ
０２，ＴＰ１１，ＴＰ１２ ＰチャネルＭＯＳトランジ
スタ、Ｌ０，Ｌ１ ラッチ回路、Ｄ０，Ｄ１ ワード線
ドライバ、ＶＳ１，ＶＳ２ 電源回路、ＴＧ０，ＴＧ１
トランスファゲート、ＶＰＷＬＧ 電圧。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年２月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】高速なデータ読出を達成するためにはワー
ド線ＷＬ０，ＷＬ１という大きな負荷を高速に駆動しな
ければならない。したがって、ワード線ドライバＤＳ，
ＤＮに大きな駆動力を持たせる必要があり、ワード線ド
ライバＤＳ，ＤＮは大きなゲート幅を持つＭＯＳトラン
ジスタＴＰ３，ＴＮ３，ＴＰ７，ＴＮ７によって構成さ
れる。すると、そのトランジスタのソースおよびドレイ
ンの面積および周囲長が大きくなり、大きな接合容量が
つくことになる。さらに、プリデコード信号ＲＡＬ０に
は、多数のワード線ドライバＤＳ，ＤＮが繋がるため、
数十ｐＦという大きな寄生容量がつく場合もある。
ド線ＷＬ０，ＷＬ１という大きな負荷を高速に駆動しな
ければならない。したがって、ワード線ドライバＤＳ，
ＤＮに大きな駆動力を持たせる必要があり、ワード線ド
ライバＤＳ，ＤＮは大きなゲート幅を持つＭＯＳトラン
ジスタＴＰ３，ＴＮ３，ＴＰ７，ＴＮ７によって構成さ
れる。すると、そのトランジスタのソースおよびドレイ
ンの面積および周囲長が大きくなり、大きな接合容量が
つくことになる。さらに、プリデコード信号ＲＡＬ０に
は、多数のワード線ドライバＤＳ，ＤＮが繋がるため、
数十ｐＦという大きな寄生容量がつく場合もある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】また、高電圧をハンドリングする関係上、
プリデコードを高耐圧のトランジスタを使って構成しな
ければならない。ここで、一般に高耐圧のトランジスタ
は駆動力が小さいので、大きな寄生容量を高速に駆動し
ようとすれば、非常に大きなドライバを用いなければな
らない。あるいは、配線の寄生抵抗の大きさによって
は、ドライバを大きくしてもあまり高速にはならない場
合がある。
プリデコードを高耐圧のトランジスタを使って構成しな
ければならない。ここで、一般に高耐圧のトランジスタ
は駆動力が小さいので、大きな寄生容量を高速に駆動し
ようとすれば、非常に大きなドライバを用いなければな
らない。あるいは、配線の寄生抵抗の大きさによって
は、ドライバを大きくしてもあまり高速にはならない場
合がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】以上のように、本実施の形態１に係る半導
体記憶装置は、各ワード線ドライバＤ０，Ｄ１自体にレ
ベルの異なる複数の電圧をワード線ＷＬ００，ＷＬ０１
に供給する機能を持たせたため、プリデコード信号ＲＡ
Ｌ０をＶｃｃレベルとＧＮＤレベルとの間でワード線ド
ライバＤ０，Ｄ１に伝達することができる。これによ
り、ワード線駆動部ＷＤ００からＷＤ０３，ＷＤ１０か
らＷＤ１３は、サイズの小さなゲート（インバータＢ
０，Ｂ１など）でプリデコード信号ＲＡＬ０，ＲＡＬ１
を受けてバッファリングした後にワード線ＷＬ００，Ｗ
Ｌ０１などを駆動することとするため、ワード線駆動部
の接続に伴ってプリデコード信号ＲＡＬ０につく寄生容
量は、従来大きな接合容量がついていたのに対して、本
実施の形態１によれば小さなゲートのゲート容量がつく
のみとなる。したがって、プリデコード信号ＲＡＬ０，
ＲＡＬ１に付加される寄生容量を大幅に低減できる。ま
た、プリデコード信号ＲＡＬ０，ＲＡＬ１の駆動に高耐
圧トランジスタを使う必要がなくなって、データの読出
が高速化される。
体記憶装置は、各ワード線ドライバＤ０，Ｄ１自体にレ
ベルの異なる複数の電圧をワード線ＷＬ００，ＷＬ０１
に供給する機能を持たせたため、プリデコード信号ＲＡ
Ｌ０をＶｃｃレベルとＧＮＤレベルとの間でワード線ド
ライバＤ０，Ｄ１に伝達することができる。これによ
り、ワード線駆動部ＷＤ００からＷＤ０３，ＷＤ１０か
らＷＤ１３は、サイズの小さなゲート（インバータＢ
０，Ｂ１など）でプリデコード信号ＲＡＬ０，ＲＡＬ１
を受けてバッファリングした後にワード線ＷＬ００，Ｗ
Ｌ０１などを駆動することとするため、ワード線駆動部
の接続に伴ってプリデコード信号ＲＡＬ０につく寄生容
量は、従来大きな接合容量がついていたのに対して、本
実施の形態１によれば小さなゲートのゲート容量がつく
のみとなる。したがって、プリデコード信号ＲＡＬ０，
ＲＡＬ１に付加される寄生容量を大幅に低減できる。ま
た、プリデコード信号ＲＡＬ０，ＲＡＬ１の駆動に高耐
圧トランジスタを使う必要がなくなって、データの読出
が高速化される。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
フロントページの続き (72)発明者 帶刀 恭彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 河井 伸治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小林 真一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 松尾 章則 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 和田 正志 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (5)
- 【請求項１】 複数のワード線と、 各々が前記ワード線のそれぞれに対応して設けられ、前
記ワード線を駆動する複数のワード線駆動手段と、 入力される第１のアドレスに応答してプリデコード信号
を生成し、前記ワード線駆動手段に前記プリデコード信
号を供給するプリデコード信号生成手段とを備え、 前記ワード線駆動手段は、 前記プリデコード信号を受けてバッファリングするバッ
ファ手段と、 入力される第２のアドレスに応答して、前記バッファ手
段から出力されたプリデコード信号を選択信号として出
力する選択信号出力手段と、 前記選択信号出力手段に接続され、前記選択信号をラッ
チするラッチ手段と、 前記選択信号出力手段に接続され、前記選択信号に応答
して前記ワード線を活性化させるワード線ドライバと、 前記ワード線ドライバに電圧を供給する第１の電圧供給
手段と、 前記ラッチ手段および前記ワード線ドライバを前記選択
信号出力手段から切離すための切離し手段とを含む、半
導体記憶装置。 - 【請求項２】 前記ラッチ手段に電圧を供給する第２の
電圧供給手段をさらに備える、請求項１に記載の半導体
記憶装置。 - 【請求項３】 前記第１の電圧供給手段は、前記ラッチ
手段が前記選択信号を取込む期間中に接地電圧を供給す
る、請求項１に記載の半導体記憶装置。 - 【請求項４】 前記第１の電圧供給手段は、前記ラッチ
手段が前記選択信号を取込む期間中に接地電圧を供給す
る、請求項２に記載の半導体記憶装置。 - 【請求項５】 前記第２の電圧供給手段は、前記ワード
線駆動手段が前記ワード線をデータ読出のために駆動す
る期間中に接地電圧を供給する、請求項２または４に記
載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11642796A JPH09306183A (ja) | 1996-05-10 | 1996-05-10 | 半導体記憶装置 |
| US08/848,391 US5852583A (en) | 1996-05-10 | 1997-05-08 | Semiconductor memory device that can realize high speed data read out |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11642796A JPH09306183A (ja) | 1996-05-10 | 1996-05-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306183A true JPH09306183A (ja) | 1997-11-28 |
Family
ID=14686835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11642796A Pending JPH09306183A (ja) | 1996-05-10 | 1996-05-10 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5852583A (ja) |
| JP (1) | JPH09306183A (ja) |
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|---|---|---|---|---|
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1996
- 1996-05-10 JP JP11642796A patent/JPH09306183A/ja active Pending
-
1997
- 1997-05-08 US US08/848,391 patent/US5852583A/en not_active Expired - Lifetime
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Also Published As
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| US5852583A (en) | 1998-12-22 |
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