TWI434289B - 雙功率軌道字線驅動器及字線驅動器陣列 - Google Patents

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TWI434289B
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Description

雙功率軌道字線驅動器及字線驅動器陣列
本發明有關於用於記憶體之字線(word line)驅動器，且特別有關於雙功率軌道(dual power rail)字線驅動器。
隨著電子資訊產品朝輕薄短小化的方向發展，製程技術(process technology)，諸如深次微米(deep sub-micron)製程，已縮減尺寸，故晶片上系統(system on chip，以下簡稱為SOC)之佈局面積(佈局面積)已被很大程度地減小。然而，因低供應電壓、製程漂移(process variation)引起之閾值電壓失配等等，於尺寸大大減小之SOC中之記憶體裝置可靠性(reliability)(例如靜態隨機存取記憶體(static random access memory，以下簡稱為SRAM))將變得更加惡化。舉例而言，記憶體裝置之閾值電壓失配對於65nm之製程大約係35mV/sigma。而且，上述記憶體裝置之閾值電壓失配很難藉由SPICE(Simulation Program on IC Emphasis，一款電路模擬軟體)轉角模型(諸如SS(低速PMOS、低速NMOS)、TT(普通PMOS、普通NMOS)、FF(高速PMOS、高速NMOS)、SF(低速PMOS、高速NMOS)或FS(高速PMOS、低速NMOS)模型)估測或模擬。
一般而言，10M位元或更大之記憶體於SOC中很常見。若SOC之記憶體裝置操作於低供應電壓，則因記憶體單元(cell)之間的閾值電壓失配，讀/寫失敗將會發生。此外，當供應電壓下降時，讀/寫失敗之缺陷密度(defect density)將會增加。
第1圖係SRAM 110之示意圖，其中SRAM 110實作於積體電路100。積體電路100更包含由供應電壓VDD供電之隨機邏輯120。SRAM 110包含具有多個記憶體單元之記憶體陣列111、位準轉換器112、用於譯碼位址訊號以獲取預譯碼訊號之字線譯碼器113、用於控制讀/寫操作之控制單元114以及用於於SRAM 110與隨機邏輯120之間接收與傳送資料之輸入/輸出(以下簡稱為I/O)單元115。此外，控制單元114與隨機邏輯120之間可以有位址訊號、時鐘訊號、讀/寫控制訊號流動。為了避免SRAM 110之讀/寫失敗，記憶體陣列111由高於供應電壓VDD之供應電壓CVDD供電。字線譯碼器113、控制單元114與I/O單元115由供應電壓VDD供電以省電。因此，位準轉換器112被佈置於字線譯碼器113與記憶體陣列111之間，用以將字線譯碼器113產生之訊號之電壓位準自供應電壓VDD之位準改變為供應電壓CVDD之位準，以驅動記憶體陣列111。
第2圖係具有多個雙功率軌道驅動器之字線驅動器陣列200之示意圖，其中字線驅動器陣列200耦接於由供應電壓VDD供電之字線譯碼器202與由供應電壓CVDD供電之記憶體陣列204之間。字線譯碼器202提供區段(segment)訊號Ssegment ，用於表明SRAM之對應於位址訊號之一部分已被選擇。字線譯碼器202更根據位址訊號將多個預譯碼訊號(例如predecode[0]、predecode[1]、predecode[0]等)提供至字線驅動器陣列200。每一雙功率軌道驅動器根據對應預譯碼訊號及區段訊號Ssegment 產生字線訊號。舉例而言，當區段訊號Ssegment 被設置(assert)時，驅動器210根據預譯碼訊號predecode[0]產生字線訊號WL[0]、驅動器220根據預譯碼訊號predecode[1]產生字線訊號WL[1]、驅動器230根據預譯碼訊號predecode[2]產生字線訊號WL[2]等等。於字線驅動器陣列200中，每一字線驅動器具有一位準轉換器，諸如驅動器210之位準轉換器212、驅動器220之位準轉換器222或驅動器230之位準轉換器232，其中每一位準轉換器被佈置於資料傳輸路徑之中。因此，佈局面積及臨界時程路徑中之額外閘極-延遲將會增加，進而降低了記憶體陣列之存取速度。
第3圖係另一具有多個雙功率軌道驅動器之字線驅動器陣列300之示意圖，其中字線驅動器陣列300耦接於由供應電壓VDD供電之字線譯碼器302與由供應電壓CVDD供電之記憶體陣列304之間。與第2圖之字線驅動器陣列200相比，字線驅動器陣列300中之每一字線驅動器之資料傳輸路徑中不存在位準轉換器，因此字線驅動器陣列300之佈局面積小於第2圖之字線驅動器陣列200之佈局面積。然而，佈置於區段訊號傳輸路徑之中的位準轉換器306用於將字線譯碼器302產生之區段訊號Ssegment 之電壓位準自供應電壓VDD之位準改變至供應電壓CVDD之位準。因此，於臨界時程路徑之中的額外閘極-延遲將會增加，進而降低了記憶體陣列之存取速度。
有鑑於此，特提供以下技術方案：
本發明實施例提供一種雙功率軌道字線驅動器，用於根據來自由第一供應電壓供電之譯碼器之預譯碼訊號驅動記憶體陣列之字線，雙功率軌道字線驅動器包含：訊號緩衝單元，耦接於字線與節點之間；由預譯碼訊號及第一脈衝訊號控制之下拉單元，耦接於節點與接地點之間；以及由第二脈衝訊號控制之第一上拉單元，耦接於節點與第二供應電壓之間，第二供應電壓高於或等於第一供應電壓；其中，當第一上拉單元斷開且下拉單元導通時，訊號緩衝單元將對應於預譯碼訊號之字線訊號經由字線提供至記憶體陣列，以及於雙功率軌道字線驅動器之臨界時程路徑之上不存在位準轉換器。
本發明實施例另提供一種字線驅動器陣列，用於記憶體陣列，包含：第一共用電晶體，具有用於接收第一脈衝訊號之閘極、耦接於接地點之第一端與第二端；以及多個多個雙功率軌道字線驅動器，多個雙功率軌道字線驅動器之每一者根據預譯碼訊號驅動記憶體陣列之字線，預譯碼訊號來自由第一供應電壓供電之譯碼器，其中多個雙功率軌道字線驅動器之每一者包含：訊號緩衝單元，耦接於字線與節點之間；第一電晶體，耦接於第一共用電晶體之第二端與節點之間，其中第一電晶體由預譯碼訊號控制；以及第二電晶體，耦接於節點與第二供應電壓之間，第二供應電壓高於或等於第一供應電壓，其中第二電晶體具有用於接收第二脈衝訊號之閘極；其中，當第二電晶體被斷開且第一電晶體被導通時，訊號緩衝單元將對應於預譯碼訊號之字線訊號經由字線提供至記憶體陣列，以及於雙功率軌道字線驅動器之臨界時程路徑之上不存在位準轉換器。
以上所述之雙功率軌道字線驅動器及字線驅動器陣列，因其臨界時程路徑之上不存在位準轉換器，故可減少記憶體陣列之時程路徑之上的閘極延遲且可提升記憶體陣列之存取速度；且當共用同一電晶體之雙功率軌道字線驅動器之數量增加時，佈局面積減少。
於說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。於通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第4圖係根據本發明一實施例之雙功率軌道字線驅動器400之示意圖。字線驅動器400自字線譯碼器(例如第1圖之字線譯碼器113)接收預譯碼訊號predecode[n]並提供字線訊號WL[n]以驅動記憶體陣列(例如第1圖之記憶體陣列111)之第n字線，其中字線驅動器400包含訊號緩衝單元410、反向器430、上拉單元440以及下拉單元450。預譯碼訊號可係來自譯碼器之輸出訊號或位址訊號。訊號緩衝單元410耦接於第n字線與節點Nt之間，包含PMOS電晶體P2及反向器420。訊號緩衝單元410可係鎖存器(latch)、半鎖存器(half latch)、緩衝器或任意可緩衝或驅動訊號之組件。PMOS電晶體P2耦接於供應電壓CVDD與節點Nt之間，以及PMOS電晶體P2之閘極耦接於第n字線。反向器420耦接於第n字線與節點Nt之間，由供應電壓CVDD供電。於本實施例中，訊號緩衝單元410係用於描述之範例，並非限制本發明之範圍。上拉單元440包含耦接於供應電壓CVDD與節點Nt之間的PMOS電晶體P1，其中PMOS電晶體P1之閘極用於接收訊號XPC，訊號XPC由低於供應電壓CVDD之供應電壓VDD供電，且訊號XPC係用於字線譯碼操作之全局(global)脈衝訊號。供應電壓VDD可位於0.5V與1.6V之間，但不限於此；供應電壓CVDD可位於0.9V與1.6V之間，但不限於此。下拉單元450耦接於節點Nt與接地點GND之間，包含兩個串聯連接的NMOS電晶體N1與N2。NMOS電晶體N1耦接於節點Nt與NMOS電晶體N2之間，以及其閘極耦接於反向器430。反向器430接收預譯碼訊號predecode[n]並根據與預譯碼訊號predecode[n]相對的訊號控制NMOS電晶體N1斷開或導通，其中反向器430由供應電壓VDD供電。NMOS電晶體N2耦接於NMOS電晶體N1與接地點GND之間，具有用於接收脈衝訊號XPC之閘極。於本實施例中，於雙功率軌道字線驅動器400之臨界時程路徑之上不存在位準轉換器。雙功率軌道字線驅動器400之臨界時程路徑可係自訊號XPC之上升沿(rising)至字線訊號WL[n]之上升沿。對於記憶體陣列，臨界時程路徑可係時鐘訊號之上升沿至字線訊號WL[n]之上升沿、字線訊號WL[n]之上升沿至感測放大器感測資料與資料輸出之和。因於示例之雙功率軌道字線驅動器400之臨界時程路徑之上不存在位準轉換器，故可減少記憶體陣列之時程路徑之上的閘極延遲且可提升記憶體陣列之存取速度。
第5圖係根據本發明一實施例之第4圖之雙功率軌道字線驅動器400之訊號之波形圖。於第5圖中，訊號CK代表來自隨機邏輯(例如第1圖之隨機邏輯120)之時鐘訊號。當訊號CK被設置時，脈衝訊號XPC改變至高邏輯位準(例如供應電壓VDD之位準)。SRAM被設計為自計時(self-timed)及動態電路，當SRAM之位元線資料被決定時脈衝訊號XPC改變至低邏輯位準(例如接地點GND之位準)。因此，脈衝訊號XPC之脈衝寬度較窄(例如脈衝寬度小於1ns)。
請一併參考第4圖與第5圖，當脈衝訊號XPC位於低邏輯位準時，PMOS電晶體P1導通且NMOS電晶體N2斷開，因此節點Nt之電壓經由上拉單元440之PMOS電晶體P1被上拉至供應電壓CVDD之位準，然後字線訊號WL[n]透過訊號緩衝單元410緩衝於低邏輯位準。另外，當脈衝訊號XPC位於高邏輯位準時，PMOS電晶體P1斷開且NMOS電晶體N2導通，因此節點Nt之電壓根據預譯碼訊號predecode[n]決定。舉例而言，於週期T1，預譯碼訊號predecode[n]位於低邏輯位準(例如接地點GND之位準)，故NMOS電晶體N1導通。因此，當脈衝訊號XPC被設置時，節點Nt之電壓被下拉單元450下拉至接地點GND之位準，然後反向器420為字線訊號WL[n]提供供應電壓CVDD之位準以驅動記憶體陣列之第n字線，直到脈衝訊號XPC改變至低邏輯位準。接下來，於週期T2，預譯碼訊號predecode[n]位於高邏輯位準(例如供應電壓VDD之位準)，故NMOS電晶體N1斷開。因此，當PMOS電晶體P1由脈衝訊號XPC導通時，節點Nt之電壓被上拉單元44上拉至供應電壓CVDD之位準，而當脈衝訊號XPC位於高邏輯位準時，節點Nt之電壓亦透過訊號緩衝單元410被緩衝於供應電壓CVDD之位準，因此字線訊號WL[n]於週期T2期間維持於低邏輯位準。
請重新參考第4圖，若供應電壓VDD與供應電壓CVDD之間的電壓差大於特定電壓(例如PMOS電晶體P1之閾值電壓)，則具有供應電壓VDD之位準的脈衝訊號XPC將很難完全斷開PMOS電晶體P1，因此，當字線訊號WL[n]有效(active)時，將產生自供應電壓CVDD經由PMOS電晶體P1與NMOS電晶體N1及N2至接地點GND之洩漏(leakage)電流。因此，使用高閾值電壓(HVT)電晶體或長通道電晶體作為PMOS電晶體P1可將洩漏電流最小化。高閾值電壓可包含但不限於高於普通閾值電壓25-350mV之閾值電壓。長通道電晶體可包含但不限於通道長度長於電晶體製造製程中最小通道長度3-70nm之電晶體。舉例而言，於65nm製程中最小通道長度為65nm，則由65nm製程製造之長通道電晶體之通道長度可較65nm長3-70nm。並且，雙功率軌道字線驅動器400之NMOS電晶體N2可與其它雙功率軌道字線驅動器共用(share)以減少佈局面積，如第6圖繪示。第6圖係根據本發明一實施例之字線驅動器陣列600之示意圖。字線驅動器陣列600包含多個雙功率軌道字線驅動器6100 -610n 及共用NMOS電晶體N2，其中雙功率軌道字線驅動器6100 -610n 共用同一NMOS電晶體N2。於另一實施例中，共用同一NMOS電晶體N2之雙功率軌道字線驅動器之數量可根據佈局面積及存取速度之不同需求決定。舉例而言，兩個雙功率軌道字線驅動器(例如6100 及6101 )可共用同一NMOS電晶體N2，或四個雙功率軌道字線驅動器(例如6100 、6101 、6102 及6103 )可共用同一NMOS電晶體N2。當共用同一NMOS電晶體N2之雙功率軌道字線驅動器之數量增加時，佈局面積減少且存取速度減慢。
於某些實施例中，雙功率軌道字線驅動器可更包含位準轉換器，根據模式選擇訊號MODE選擇性地提供於雙功率軌道字線驅動器之臨界時程路徑之上。當供應電壓VDD與供應電壓CVDD之間的電壓差ΔV小於或等於特定電壓Vs時，位準轉換器可不提供於臨界時程路徑之上。當電壓差ΔV大於特定電壓Vs時，位準轉換器可提供於臨界時程路徑之上。因此，當供應電壓VDD與供應電壓CVDD之間的電壓差ΔV小於或等於特定電壓Vs時，於雙功率軌道字線驅動器之臨界時程路徑之上可不存在位準轉換器，故可減少閘極延遲且增加記憶體陣列之存取速度。第7圖係根據本發明另一實施例之雙功率軌道字線驅動器700之示意圖。與第4圖之雙功率軌道字線驅動器400相比，雙功率軌道字線驅動器700更包含兩個位準轉換器710與720、計算單元730及耦接於供應電壓CVDD與節點Nt之間的上拉單元740。供應電壓VDD可位於0.5V與1.6V之間，但不限於此；而供應電壓CVDD可位於0.9V與1.6V之間，但不限於此。上拉單元740包含兩個串聯的PMOS電晶體P3及P4，PMOS電晶體P3耦接於供應電壓CVDD與PMOS電晶體P4之間。PMOS電晶體P3之閘極耦接於位準轉換器720，用於接收訊號MODE_LS，其中位準轉換器720接收由供應電壓VDD供電之模式選擇訊號MODE以提供由供應電壓CVDD供電之訊號MODE_LS。模式選擇訊號MODE用於指示供應電壓VDD與供應電壓CVDD之間的電壓差ΔV是否大於特定電壓Vs。舉例而言，當電壓差ΔV大於特定電壓Vs時，模式選擇訊號MODE存在(present)，當電壓差ΔV小於或等於特定電壓Vs時，模式選擇訊號MODE不存在(absent)。於一實施例中，特定電壓不大於PMOS電晶體P1之閾值電壓。PMOS電晶體P4耦接於PMOS電晶體P3與節點Nt之間，其閘極用於接收脈衝訊號XPC。於第7圖中，PMOS電晶體P1由來自位準轉換器710之訊號XPC_LS控制，而並非脈衝訊號XPC。位準轉換器710自計算單元730接收輸出訊號以提供由供應電壓CVDD供電之訊號XPC_LS，其中計算單元730根據脈衝訊號XPC及模式選擇訊號MODE產生輸出訊號。當模式選擇訊號MODE不存在時，位準轉換器710將供應電壓CVDD之位準提供給訊號XPC_LS以根據來自計算單元730之輸出訊號斷開PMOS電晶體P1，因此當字線訊號WL[n]有效時，PMOS電晶體P1被更完全地斷開且產生更少的洩漏電流。另外，當供應電壓VDD與供應電壓CVDD之間的電壓差ΔV小於或等於特定電壓Vs時，因臨界時程路徑被分離(separate)，故雙功率軌道字線驅動器700之上不存在時程影響。於某些實施例中，位準轉換器710及位準轉換器720係同一位準轉換器。故模式選擇訊號MODE及來自計算單元730之輸出訊號可被同一位準轉換器轉換位準。
第8圖係根據本發明另一實施例之第7圖之雙功率軌道字線驅動器700之訊號之波形圖。請一併參考第7圖與第8圖，模式選擇訊號MODE於週期T3不存在(如)，故PMOS電晶體P1被訊號XPC_LS斷開。於本實施例中，於週期T3(如)期間，雙功率軌道字線驅動器700之臨界時程路徑之上不存在位準轉換器，故減少了閘極延遲並增加了記憶體陣列之存取速度。當脈衝訊號XPC位於低邏輯位準時，NMOS電晶體N2斷開且PMOS電晶體P4導通，故節點Nt之電壓經由上拉單元740之兩個PMOS電晶體P3及P4被上拉至供應電壓CVDD之位準，然後字線訊號WL[n]透過訊號緩衝單元410緩衝於低邏輯位準。另外，當脈衝訊號XPC位於高邏輯位準時，PMOS電晶體P4斷開且NMOS電晶體N2導通，故節點Nt之電壓根據預譯碼訊號predecode[n]決定。舉例而言，於週期T3，譯碼訊號predecode[n]位於低邏輯位準(例如接地點GND之位準)，故NMOS電晶體N1導通。因此，當脈衝訊號XPC被設置時，節點Nt之電壓經由下拉單元450之兩個NMOS電晶體N1及N2被下拉至接地點GND之位準，然後反向器420將供應電壓CVDD之位準提供給字線訊號WL[n]以驅動記憶體陣列之第n字線，直到脈衝訊號XPC改變至低邏輯位準。然後，於週期T4，模式選擇訊號MODE存在(如ΔV>Vs)，故PMOS電晶體P3斷開且根據脈衝訊號XPC產生訊號XPC_LS。當脈衝訊號XPC位於低邏輯位準時，PMOS電晶體P1被訊號XPC_LS導通，故節點Nt之電壓經由上拉單元440之PMOS電晶體P1被上拉至供應電壓CVDD之位準，然後字線訊號WL[n]透過訊號緩衝單元410緩衝於低邏輯位準。另外，當脈衝訊號XPC位於高邏輯位準時，NMOS電晶體N2導通且PMOS電晶體P1被訊號XPC_LS斷開，故節點Nt之電壓根據預譯碼訊號predecode[n]決定。舉例而言，譯碼訊號predecode[n]位於低邏輯位準，故NMOS電晶體N1導通。因此，當脈衝訊號XPC及訊號XPC_LS被設置時，節點Nt之電壓經由下拉單元450之兩個NMOS電晶體N1及N2被下拉至低邏輯位準，然後反向器420將供應電壓CVDD之位準提供給字線訊號WL[n]以驅動記憶體陣列之第n字線，直到脈衝訊號XPC改變至低邏輯位準。
請參考第7圖，雙功率軌道字線驅動器700之位準轉換器710、NMOS電晶體N2與PMOS電晶體P3可與其它雙功率軌道字線驅動器共用以減小佈局面積，如第9圖所示。第9圖係根據本發明另一實施例之字線驅動器陣列900之示意圖。字線驅動器陣列900包含多個雙功率軌道字線驅動器9100 -910n 、共用NMOS電晶體N2、共用PMOS電晶體P3與位準轉換器710。如前所述，共用同一NMOS電晶體N2之雙功率軌道字線驅動器之數量可根據佈局面積及存取速度之不同需求決定。類似地，共用同一PMOS電晶體P3之雙功率軌道字線驅動器之數量可根據佈局面積及存取速度之不同需求決定。舉例而言，兩個雙功率軌道字線驅動器(例如9100 及9101 )可共用同一PMOS電晶體P3，或四個雙功率軌道字線驅動器(例如9100 、9101 、9102 及9103 )可共用同一PMOS電晶體P3。當共用同一PMOS電晶體P3之雙功率軌道字線驅動器之數量增加時，佈局面積減少且存取速度減慢。
請注意，第4圖、第6圖、第7圖與第9圖之實施例中之電晶體之類型僅用於示例描述，並非對本發明的限制。舉例而言，第4圖之電晶體P1可為由脈衝訊號XPC之互補(complementary)訊號控制之NMOS電晶體。因此，藉由修改訊號以控制電晶體之開關，電晶體之類型可靈活選擇。
以上所述僅為本發明之較佳實施例，舉凡熟悉本案之人士援依本發明之精神所做之等效變化與修飾，皆應涵蓋於後附之申請專利範圍內。
100．．．積體電路
110．．．SRAM
111、204、304．．．記憶體陣列
112、212、222、232、306、710、720．．．位準轉換器
113、202、302．．．字線譯碼器
114．．．控制單元
115．．．輸入/輸出單元
120．．．隨機邏輯
210、220、230．．．驅動器
200、300、600、900．．．字線驅動器陣列
400、6100 -610n 、700、9100 -910n ．．．雙功率軌道字線驅動器
410．．．訊號緩衝單元
420、430．．．反向器
440、740．．．上拉單元
450．．．下拉單元
730．．．計算單元
第1圖係SRAM之示意圖。
第2圖係具有多個雙功率軌道驅動器之字線驅動器陣列之示意圖。
第3圖係另一具有多個雙功率軌道驅動器之字線驅動器陣列之示意圖。
第4圖係根據本發明一實施例之雙功率軌道字線驅動器之示意圖。
第5圖係根據本發明一實施例之第4圖之雙功率軌道字線驅動器之訊號之波形圖。
第6圖係根據本發明一實施例之字線驅動器陣列之示意圖。
第7圖係根據本發明另一實施例之雙功率軌道字線驅動器之示意圖。
第8圖係根據本發明另一實施例之第7圖之雙功率軌道字線驅動器之訊號之波形圖。
第9圖係根據本發明另一實施例之字線驅動器陣列之示意圖。
400．．．雙功率軌道字線驅動器
410．．．訊號緩衝單元
420．．．反向器
430．．．反向器
440．．．上拉單元
450．．．下拉單元

Claims (25)

  1. 一種雙功率軌道字線驅動器，用於根據一預譯碼訊號驅動一記憶體陣列之一字線，該預譯碼訊號來自由一第一供應電壓供電之一譯碼器，該雙功率軌道字線驅動器包含：一訊號緩衝單元，耦接於該字線與一節點之間；一下拉單元，耦接於該節點與一接地點之間，其中該下拉單元由該預譯碼訊號及一第一脈衝訊號控制；以及一第一上拉單元，耦接於該節點與一第二供應電壓之間，該第二供應電壓高於或等於該第一供應電壓，其中該第一上拉單元由一第二脈衝訊號控制；其中，當該第一上拉單元被該第二脈衝訊號斷開且該下拉單元被該預譯碼訊號及該第一脈衝訊號導通時，該訊號緩衝單元將對應於該預譯碼訊號之一字線訊號經由該字線提供至該記憶體陣列，以及於該雙功率軌道字線驅動器之一臨界時程路徑之上不存在位準轉換器。
  2. 如申請專利範圍第1項所述之雙功率軌道字線驅動器，其中，該第二脈衝訊號與該第一脈衝訊號相同，且該第一脈衝訊號及該第二脈衝訊號由該第一供應電壓供電。
  3. 如申請專利範圍第1項所述之雙功率軌道字線驅動器，其中，該下拉單元包含：一第一電晶體，耦接於該節點，其中該第一電晶體由該預譯碼訊號控制；以及一第二電晶體，耦接於該第一電晶體與該接地點之間，該第二電晶體之一閘極用於接收該第一脈衝訊號；以及該第一上拉單元包含：一第三電晶體，耦接於該節點與該第二供應電壓之間，該第三電晶體之一閘極用於接收該第二脈衝訊號，其中，當該第三電晶體斷開且該第二電晶體導通時，該訊號緩衝單元將對應於該預譯碼訊號之一字線訊號經由該字線提供至該記憶體陣列。
  4. 如申請專利範圍第3項所述之雙功率軌道字線驅動器，其中，該第三電晶體係一高閾值電壓電晶體或一長通道電晶體。
  5. 如申請專利範圍第3項所述之雙功率軌道字線驅動器，更包含：一第一反向器，耦接於該第一電晶體之一閘極與該譯碼器之間，根據該預譯碼訊號控制該第一電晶體斷開或導通，其中該第一反向器由該第一供應電壓供電。
  6. 如申請專利範圍第3項所述之雙功率軌道字線驅動器，其中，該第一供應電壓與該第二供應電壓之間的一電壓差不大於該第三電晶體之一閾值電壓。
  7. 如申請專利範圍第3項所述之雙功率軌道字線驅動器，其中，該訊號緩衝單元包含：一第四電晶體，耦接於該第二供應電壓與該節點之間，該第四電晶體之一閘極耦接於該字線；以及一第二反向器，耦接於該節點與該之字線間，其中該第二反向器由該第二供應電壓供電。
  8. 如申請專利範圍第1項所述之雙功率軌道字線驅動器，更包含一位準轉換器，根據一模式選擇訊號選擇性地提供於該雙功率軌道字線驅動器之該臨界時程路徑之上。
  9. 如申請專利範圍第8項所述之雙功率軌道字線驅動器，其中，該位準轉換器根據該第一脈衝訊號及該模式選擇訊號產生該第二脈衝訊號。
  10. 如申請專利範圍第8項所述之雙功率軌道字線驅動器，其中，當該第一供應電壓與該第二供應電壓之間的一電壓差小於或等於一特定電壓時，該位準轉換器不提供於該臨界時程路徑之上，以及當該電壓差大於該特定電壓時，該位準轉換器提供於該臨界時程路徑之上。
  11. 如申請專利範圍第10項所述之雙功率軌道字線驅動器，其中，該特定電壓不大於該第一上拉單元之一電晶體之一閾值電壓。
  12. 如申請專利範圍第1項所述之雙功率軌道字線驅動器，更包含：一第二上拉單元，耦接於該第二供應電壓與該節點之間，其中該第二上拉單元由一模式選擇訊號及該第一脈衝訊號控制；以及一位準轉換器，根據該第一脈衝訊號及該模式選擇訊號產生該第二脈衝訊號；其中該第一脈衝訊號及該模式選擇訊號由該第一供應電壓供電，以及該第二脈衝訊號由該第二供應電壓供電。
  13. 如申請專利範圍第12項所述之雙功率軌道字線驅動器，其中，該第二上拉單元包含：一第五電晶體，耦接於該第二供應電壓，其中該第五電晶體由該模式選擇訊號控制；以及一第六電晶體，耦接於該第五電晶體與該節點之間，該第六電晶體之一閘極用於接收該第一脈衝訊號。
  14. 如申請專利範圍第13項所述之雙功率軌道字線驅動器，其中，當該第一供應電壓與該第二供應電壓之間的一電壓差小於或等於一特定電壓時，該第五電晶體由該模式選擇訊號導通；以及當該電壓差大於該特定電壓時，該第五電晶體由該模式選擇訊號斷開，其中該特定電壓不大於該第一上拉單元之一電晶體之一閾值電壓。
  15. 如申請專利範圍第12項所述之雙功率軌道字線驅動器，其中，當該電壓差小於或等於該特定電壓時，該位準轉換器根據該模式選擇訊號產生該第二脈衝訊號以斷開該第一上拉單元，以及當該電壓差大於該特定電壓時，該位準轉換器根據該第一脈衝訊號產生該第二脈衝訊號以斷開該第一上拉單元。
  16. 一種字線驅動器陣列，用於一記憶體陣列，包含：一第一共用電晶體，具有用於接收一第一脈衝訊號之一閘極、耦接於一接地點之一第一端、與一第二端；以及多個雙功率軌道字線驅動器，該多個雙功率軌道字線驅動器之每一者根據一預譯碼訊號驅動該記憶體陣列之一字線，該預譯碼訊號來自由一第一供應電壓供電之一譯碼器，其中該多個雙功率軌道字線驅動器之每一者包含：一訊號緩衝單元，耦接於該字線與一節點之間；一第一電晶體，耦接於該第一共用電晶體之該第二端與該節點之間，其中該第一電晶體由該預譯碼訊號控制；以及一第二電晶體，耦接於該節點與一第二供應電壓之間，該第二供應電壓高於或等於該第一供應電壓，其中該第二電晶體具有用於接收一第二脈衝訊號之一閘極；其中，當該第二電晶體被斷開且該第一電晶體被導通時，該訊號緩衝單元將對應於該預譯碼訊號之一字線訊號經由該字線提供至該記憶體陣列，以及於該雙功率軌道字線驅動器之一臨界時程路徑之上不存在位準轉換器。
  17. 如申請專利範圍第16項所述之字線驅動器陣列，其中，該第二脈衝訊號與該第一脈衝訊號相同，且該第一脈衝訊號及該第二脈衝訊號由該第一供應電壓供電。
  18. 如申請專利範圍第16項所述之字線驅動器陣列，其中，該第二電晶體係一高閾值電壓電晶體或一長通道電晶體。
  19. 如申請專利範圍第16項所述之字線驅動器陣列，其中，該多個雙功率軌道字線驅動器之每一者更包含：一第一反向器，耦接於該第一電晶體之一閘極與該譯碼器之間，根據該預譯碼訊號控制該第一電晶體斷開或導通，其中該第一反向器由該第一供應電壓供電。
  20. 如申請專利範圍第16項所述之字線驅動器陣列，其中，該第一供應電壓與該第二供應電壓之間的一電壓差不大於該第三電晶體之一閾值電壓。
  21. 如申請專利範圍第16項所述之字線驅動器陣列，其中，該訊號緩衝單元包含：一第三電晶體，耦接於該第二供應電壓與該節點之間，該第三電晶體之一閘極耦接於該字線；以及一第二反向器，耦接於該節點與該之字線間，其中該第二反向器由該第二供應電壓供電。
  22. 如申請專利範圍第16項所述之字線驅動器陣列，更包含：一第二共用電晶體，具有耦接於該第二供應電壓之一第一端，以及一第二端，其中，該第二共用電晶體根據一模式選擇訊號而控制。
  23. 如申請專利範圍第22項所述之字線驅動器陣列，其中，該多個雙功率軌道字線驅動器之每一者更包含：一第四電晶體，耦接於該第二共用電晶體之該第二端與該節點之間，其中該第四電晶體之一閘極用於接收該第一脈衝訊號；以及一位準轉換器，根據該第一脈衝訊號及該模式選擇訊號產生該第二脈衝訊號；其中該第一脈衝訊號及該模式選擇訊號由該第一供應電壓供電，且該第二脈衝訊號由該第二供應電壓供電。
  24. 如申請專利範圍第23項所述之字線驅動器陣列，其中，當該第一供應電壓與該第二供應電壓之間的一電壓差小於或等於一特定電壓時，該第二共用電晶體由該模式選擇訊號導通，以及當該電壓差大於該特定電壓時，該第二共用電晶體由該模式選擇訊號斷開，其中該特定電壓不大於該第二電晶體之一閾值電壓。
  25. 如申請專利範圍第24項所述之字線驅動器陣列，其中，當該電壓差小於或等於該特定電壓時，該位準轉換器根據該模式選擇訊號產生該第二脈衝訊號以斷開該第二電晶體，以及當該電壓差大於該特定電壓時，該位準轉換器根據該第一脈衝訊號產生該第二脈衝訊號以斷開該第二電晶體。
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