JP2005274306A - 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 - Google Patents
半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 Download PDFInfo
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Abstract
【解決手段】多対1マルチプレクサを構成する複数の基本ユニット回路2にそれぞれデータ信号dataiと選択信号selectiとが入力され、各出力端子が共通接続配線1に接続される。各基本ユニット回路は、共通接続配線とデータ信号の状態の不一致を検出する不一致検出回路3と、選択信号の状態遷移を受けて共通接続配線のドライブタイミングを制御する制御回路4と、不一致検出回路の出力と制御回路の出力が共に活性状態の時、データ信号の状態にしたがって共通接続配線を駆動し、それ以外の時はハイインピーダンスを保持するトライステートバッファ7とからなる。共通接続配線1の状態は状態保持回路5により保持され、出力バッファ6を介して出力される。
【選択図】 図1
Description
図1は、第1の実施形態に係る非同期型の多対1のマルチプレクサの一例を示す。このマルチプレクサはLSIに搭載されており、複数(本例では4個)の基本ユニット回路2と、各基本ユニット回路2の出力端子がワイヤードオア接続されて共通に接続された共通接続配線1と、共通接続配線1に接続され、その状態を弱く保持する状態保持回路5と、共通接続配線1の状態を受けて出力信号outを生成する出力バッファ6とを具備する。
図3は、第2の実施形態に係る非同期型のマルチプレクサの一例を示す。このマルチプレクサは、図1を参照して前述した第1の実施形態のマルチプレクサと比べて、トライステートバッファ7-i内のドライブタイミング生成回路4-iの回路構成が異なり、その他は同じであるので図1中と対応する箇所には同一符号を付している。
図5は、第3の実施形態に係る同期型のマルチプレクサの一例を示す。このマルチプレクサは、データ信号dataiと選択信号selectiとが入力される4つの基本ユニット回路2と、4つの基本ユニット回路2の出力端子が共通に接続された共通接続配線1と、共通接続配線1の状態を弱く保持する状態保持回路5と、共通接続配線1の状態を受け、出力信号を生成する出力バッファ6とからなる。
図7は、第4の実施形態に係る半導体記憶装置例えばDRAM(Dynamic Random Access Memory)の一部の構成を示す。このDRAMは、図5を参照して前述した第3の実施形態に係るマルチプレクサを読み出しデータ回路に適用したものであり、図5中と対応する箇所には同じ符号を付し、その説明は省略する。
図8は、第5の実施形態に係る半導体記憶装置、例えばDRAMの一例の一部を示す。このDRAMは、図7を参照して前述した第4の実施形態のDRAMを発展させ、複数のメモリセグメント11の並列テストに応用した例を示す。
図10は、第6の実施形態に係るマルチプレクサの一例を示す。このマルチプレクサは、図5を参照して前述した第3の実施形態のマルチプレクサの基本ユニット回路2を変更したものである。
図12は、第7の実施形態に係る同期型のマルチプレクサの一例を示す。このマルチプレクサは、図10を参照して前述した第6の実施形態のマルチプレクサをさらに変形したものであり、各基本ユニット回路2において、D型ラッチ回路として、101、102の他に101a、102aが新しく加えられ、第6の実施形態に対して2倍の数のD型ラッチ回路が設けられている。新しく加えられたD型ラッチ回路101a、102aは、クロック信号clockが高電位から低電位に遷移する際のデータ信号dataiと選択信号selectiの状態を捕らえ、クロック信号clockが低電位である期間、状態を保持する。
Claims (7)
- それぞれデータ信号と選択信号とが入力される複数の基本ユニット回路と、
前記複数の基本ユニット回路の出力端子に共通に接続された共通接続配線と、
前記共通接続配線に接続され、前記共通信号配線の信号を保持する保持回路と、
前記共通接続配線の信号を出力する出力バッファとを有するマルチプレクサが搭載されており、
前記基本ユニット回路はそれぞれ、
前記データ信号と前記共通接続配線の信号との不一致を検出する不一致検出回路と、
前記不一致検出回路が前記データ信号と前記共通接続配線の信号との不一致を検出したときに、前記データ信号の状態にしたがって前記共通接続配線を駆動するトライステートバッファとを具備したことを特徴とする半導体集積回路。 - それぞれデータ信号と選択信号とが入力される複数の基本ユニット回路と、
前記複数の基本ユニット回路の出力端子に共通に接続された共通接続配線と、
前記共通接続配線に接続され、前記共通接続配線の信号を保持する保持回路と、
前記共通接続配線の信号を出力する出力バッファとを有するマルチプレクサが搭載されており、
前記基本ユニット回路はそれぞれ、
前記データ信号と前記共通接続配線の信号との不一致を検出する不一致検出回路と、
前記選択信号の状態遷移を受けて前記共通接続配線のドライブタイミングを制御するドライブタイミング制御回路と、
前記不一致検出回路の出力信号及び前記ドライブタイミング制御回路の出力信号が共に活性状態の時に、前記データ信号の状態にしたがって前記共通接続配線を駆動する非同期型のトライステートバッファ
とを具備したことを特徴とする半導体集積回路。 - 前記ドライブタイミング制御回路は、前記選択信号の状態遷移とともに、前記データ信号の状態遷移を受けて前記共通接続配線のドライブタイミングを制御することを特徴とする請求項2に記載の半導体集積回路。
- それぞれデータ信号と選択信号とが入力され、動作タイミングを制御するクロック信号が共通に入力される複数の基本ユニット回路と、
前記複数の基本ユニット回路の出力端子に共通に接続された共通接続配線と、
前記共通接続配線に接続され、前記共通接続配線の信号を保持する保持回路と、
前記共通接続配線の信号を出力する出力バッファとを有するマルチプレクサが搭載されており、
前記基本ユニット回路はそれぞれ、
前記データ信号と前記共通接続配線の信号との不一致を検出する不一致検出回路と、
前記不一致検出回路の出力信号、前記データ信号及び前記選択信号とが入力され、前記クロック信号が非活性状態の時には、前記データ信号と、前記不一致検出回路の出力信号に応じて前記選択信号とを出力し、前記クロック信号が活性状態の時には出力を保持するドライブタイミング生成回路と、
前記ドライブタイミング生成回路の出力信号を受け、前記クロック信号が活性状態の時に、前記データ信号の状態にしたがって前記共通接続配線を駆動するトライステートバッファ
とを具備したことを特徴とする半導体集積回路。 - メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの行を選択するローデコーダと、第1の制御信号及びアドレス信号に応じて前記ローデコーダを選択するためのセグメント選択信号を出力するセグメント選択回路と、前記ローデコーダによって選択されたメモリセルアレイの行から読み出される複数ビットの読み出しデータが出力される複数のデータ線と、前記複数のデータ線に読み出されるデータ信号、前記セグメント選択信号及び第2の制御信号が入力され、前記複数のデータ線に対応した数だけ設けられた複数の基本ユニット回路とをそれぞれ含む複数のメモリセグメントと、
前記複数の基本ユニット回路のうち対応する列の複数の基本ユニット回路の出力端子が共通に接続された複数の共通接続配線と、
前記複数の共通接続配線に接続され、前記共通接続配線の信号を保持する複数の保持回路と、
前記複数の共通接続配線の信号を出力する複数の出力バッファとを具備し、
前記基本ユニット回路はそれぞれ、
前記各データ信号と前記各共通接続配線の信号との不一致を検出する不一致検出回路と、
前記不一致検出回路の出力信号、前記データ信号及び前記セグメント選択信号及び前記第2の制御信号が入力され、前記第2の制御信号が非活性状態の時には、前記データ信号と、前記不一致検出回路の出力信号に応じて前記セグメント選択回路の出力信号とを出力し、前記第2の制御信号が活性状態の時には出力を保持するドライブタイミング生成回路と、
前記ドライブタイミング生成回路の出力信号を受け、前記第2の制御信号に同期して前記データ信号の状態にしたがって前記各共通接続配線を駆動し、前記第2の制御信号の活性期間にわたって状態を継続し、前記第2の制御信号が非活性状態になると出力がハイインピーダンス状態になるトライステートバッファとを有し、
通常動作時には前記セグメント選択信号と前記アドレス信号との組み合わせにより1つのメモリセグメント内の1行分のメモリセルが選択され、1行分のメモリセルからそれぞれ読み出されたデータ信号がそれぞれ対応する基本ユニット回路を経てそれぞれ対応する共通接続配線に出力され、
パッケージ後の状態でのバーイン時の動作時には、前記アドレス信号の状態によらずに複数のセグメント信号が同時に活性化され、全てのメモリセグメント内のメモリセルから読み出された複数のデータ信号が前記マルチプレクサを経て前記複数の共通接続配線に対して並列に読み出されることを特徴とする半導体記憶回路。 - メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの行を選択するローデコーダと、第1の制御信号及びアドレス信号に応じて前記ローデコーダを選択するためのセグメント選択信号を出力するセグメント選択回路と、前記ローデコーダによって選択されたメモリセルアレイの行から読み出される複数ビットの読み出しデータが出力される複数のデータ線と、前記複数のデータ線に読み出されるデータ信号、前記セグメント選択信号及び第2の制御信号が入力され、前記複数のデータ線に対応した数だけ設けられた複数の基本ユニット回路とをそれぞれ含む複数のメモリセグメントと、
前記複数の基本ユニット回路のうち対応する列の複数の基本ユニット回路の出力端子が共通に接続された複数の共通接続配線と、
前記複数の共通接続配線に接続され、前記共通接続配線の信号を保持する複数の保持回路と、
前記複数の共通接続配線の信号を出力する複数の出力バッファと、
前記複数のメモリセグメントに対して共通に設けられ、各出力端子が前記複数の共通接続配線のそれぞれに接続され、読み出し期待値データ信号及び期待値書き込み用の第3の制御信号が入力される期待値書き込み用の複数の第2の基本ユニット回路とを具備し、
前記複数の第1の基本ユニット回路はそれぞれ、
前記データ信号と前記共通接続配線の信号との不一致を検出する第1の不一致検出回路と、
前記第1の不一致検出回路の出力信号、前記データ信号及び前記セグメント選択信号及び前記第2の制御信号が入力され、前記第2の制御信号が非活性状態の時には、前記データ信号と、前記第1の不一致検出回路の出力信号に応じて前記セグメント選択回路の出力信号とを出力し、前記第2の制御信号が活性状態の時には出力を保持する第1のドライブタイミング生成回路と、
前記第1のドライブタイミング生成回路の出力信号を受け、前記第2の制御信号に同期し、前記データ信号の状態にしたがって前記各共通接続配線を駆動し、前記第2の制御信号の活性期間にわたって状態を継続し、前記第2の制御信号が非活性状態になると出力がハイインピーダンス状態になる第1のトライステートバッファとを有し、
前記複数の第2の基本ユニット回路はそれぞれ、
前記読み出し期待値データ信号と前記共通接続配線の信号との不一致を検出する第2の不一致検出回路と、
前記第2の不一致検出回路の出力信号、前記読み出し期待値データ信号及び前記第3の制御信号が入力され、前記第3の制御信号が非活性状態の時には、前記読み出し期待値データ信号と前記第2の不一致検出回路の出力信号とを出力し、前記第3の制御信号が活性状態の時には出力を保持する第2のドライブタイミング生成回路と、
前記第2のドライブタイミング生成回路の出力信号を受け、前記第3の制御信号に同期し、前記読み出し期待値データ信号の状態にしたがって前記各共通接続配線を駆動し、前記第3の制御信号の活性期間にわたって状態を継続し、前記第3の制御信号が非活性状態になると出力がハイインピーダンス状態になる第2のトライステートバッファとを有することを特徴とする半導体記憶装置。 - メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの行を選択するローデコーダと、第1の制御信号及びアドレス信号に応じて前記ローデコーダを選択するためのセグメント選択信号を出力するセグメント選択回路と、前記ローデコーダによって選択されたメモリセルアレイの行から読み出される複数ビットの読み出しデータが出力される複数のデータ線と、前記複数のデータ線に読み出されるデータ信号、前記セグメント選択信号及び第2の制御信号が入力され、前記複数のデータ線に対応した数だけ設けられた複数の基本ユニット回路とをそれぞれ含む複数のメモリセグメントと、
前記複数の基本ユニット回路のうち対応する列の複数の基本ユニット回路の出力端子が共通に接続された複数の共通接続配線と、
前記複数の共通接続配線に接続され、前記共通接続配線の信号を保持する複数の保持回路と、
前記複数の共通接続配線の信号を出力する複数の出力バッファと、
前記複数のメモリセグメントに対して共通に設けられ、各出力端子が前記複数の共通接続配線のそれぞれに接続され、読み出し期待値データ信号及び期待値書き込み用の第3の制御信号が入力される期待値書き込み用の複数の第2の基本ユニット回路と
を具備した半導体記憶回路のテスト方法であって、
前記複数のメモリセグメントを同時に選択し、前記読み出し期待値データ信号を設定した後に前記第3の制御信号を一時的に活性化して、前記読み出し期待値データ信号に応じて前記共通接続配線のデータを前記第2の基本ユニット回路により設定し、
前記アドレス信号により前記複数のメモリセグメント内の複数のメモリセルを選択し、前記複数のメモリセルからそれぞれ読み出されたデータ信号をそれぞれ対応する前記第1の基本ユニット回路に入力し、
前記複数のメモリセルから読み出された全てのデータが、予め共通接続配線に設定されたデータと同一ならば前記出力バッファの出力信号は変化せず、一つでも異なる場合には出力信号が反転状態となることによって、前記複数のメモリセグメントのメモリセルに対して並列テストを実施することを特徴とする半導体記憶回路のテスト方法。
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