JP4519208B2

JP4519208B2 - 半導体記憶装置

Info

Publication number: JP4519208B2
Application number: JP05077598A
Authority: JP
Inventors: 敏正行川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-03
Filing date: 1998-03-03
Publication date: 2010-08-04
Anticipated expiration: 2018-03-03
Also published as: US6115301A; JPH11250688A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す）に適用され、入力アドレスに応じてデータ線を置き換える不良救済方式を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
大容量の半導体記憶装置は、冗長メモリセルを備え、不良メモリセルを冗長メモリセルと置き換える救済方式が採用されている。このように不良メモリセルを救済することにより、半導体記憶装置の歩留まりを向上している。
【０００３】
半導体記憶装置の総容量は、行アドレスＲと列アドレスＣとデータ線幅（ビット数）Ｗの積である。近時、広バス幅の要求が強いため、データ線幅Ｗが大きくなり、相対的に列アドレスＲ又は行アドレスＣが小さくなる傾向にある。例えば６４ＭビットＤＲＡＭの場合、従来はＲ＝４Ｋ、Ｃ＝１Ｋ、Ｗ＝１６であったが、最近登場したシステムオンチップを目指すロジック回路に混載されたＤＲＡＭにおいては、Ｒ＝４Ｋ、Ｃ＝６４、Ｗ＝２５６となっている。
【０００４】
従来は、行アドレスによるワード線の置き換え、又は列アドレスによるビット線を置き換えにより不良メモリセルの救済が行われていた。この方式は、行又は列のアドレス幅が小さい場合、冗長メモリセルを相対的に多く準備しないと高い救済率が望めない。
【０００５】
また、データ線幅が大きい半導体記憶装置においては、冗長メモリセルとそれに接続された冗長データ線を用意し、不良データ線を冗長データ線で置き換える方式の方が救済効率が高くなることが知られている。この種のデータ線置き換え方式においては、一般に、データ線シフト方式が使用されている。このデータ線シフト方式は、不良したデータ線を隣接するデータ線により置き換え、その置き換えに使われたデータ線をさらに隣接するデータ線と置き換え、これを繰り返して最後のデータ線を冗長データ線と置き換える方式である。
【０００６】
図１０は、従来のデータ線シフト方式の半導体記憶装置の一例を示すものである。この半導体記憶装置は、メモリセルアレイ１１０、冗長メモリセルアレイ１２０を有している。アドレス信号はカラムアドレス信号１３０及びロウアドレス信号１４０としてメモリセルアレイ１１０及び冗長メモリセルアレイ１２０に供給される。メモリセルアレイ１１０には１６ビットのデータ幅を有するデータ線１５０、１５１、１５２、１５３、１５４…１５１５が接続され、冗長メモリセルアレイ１２０には冗長データ線１６０が接続されている。前記アドレス信号１３０、１４０に応じてメモリセルアレイ１１０から読み出されたデータはデータ線１５０…１５１５を介してスイッチ回路群１７０に供給される。このスイッチ回路群１７０はスイッチＳＷ０…ＳＷ１５を有している。スイッチＳＷ０の入力端は前記データ冗長データ線１６０、及びデータ線１５０に接続され、スイッチＳＷ１…ＳＷ１５の各入力端は隣接する２本のデータ線に接続される。各スイッチＳＷ０…ＳＷ１５の出力端はデータ入出力線ＩＯ０、ＩＯ１…ＩＯ１５にそれぞれ接続されている。これらスイッチＳＷ０…ＳＷ１５にはデコーダ群１８０を構成するデコード回路Ｄ０…Ｄ１５が接続され、これらデコード回路Ｄ０…Ｄ１５にはヒューズ回路群１９０を構成するヒューズ１９１と抵抗１９２の接続点が接続される。
【０００７】
上記構成において、メモリセルアレイ１１０のメモリセルに不良が有る場合、この不良メモリセルが接続されるデータ線に対応するヒューズが切断される。例えばデータ線１５４に不良が有るとすると、これに対応して、デコード回路Ｄ４に接続されるヒューズが切断される。すると、このヒューズに対応するデコード回路Ｄ４の出力信号に応じて、スイッチＳＷ４が隣のデータ線１５３とデータ入出力線ＩＯ４とを接続し、不良データ線１５４が正常なデータ線１５３により救済される。これとともに、デコーダＤ４からデコーダＤ０方向に順次信号が伝達され、これらデコーダＤ４…Ｄ０により、スイッチＳＷ３…ＳＷ０が切り換えられる。このため、スイッチＳＷ３はデータ線１５２とデータ入出力線ＩＯ３とを接続し、スイッチＳＷ２はデータ線１５１とデータ入出力線ＩＯ２とを接続する。こうして各スイッチを切換え、各スイッチが隣のデータ線を選択するようにする。そして、最後のスイッチＳＷ０が冗長データ線１６０とデータ入出力線ＩＯ０とを接続する。このようにして、データ線１５４の不良が救済される。
【０００８】
【発明が解決しようとする課題】
図１０に示すデータ線シフト方式による不良メモリセルの救済は、入力されるアドレスに応じて一意のデータ線のみ救済するため、救済効率が十分に上がらない。すなわち、切断されたヒューズに接続されたデコード回路に対応するデータ線以外救済することができない。そこで、救済効率を向上するため、入力されるアドレスに応じて異なる不良データ線を置き換え可能とする方式が考えられている。
【０００９】
図１１は、従来の半導体記憶装置の他の例を示すものであり、冗長データ線を任意の複数の不良データ線と置き換え可能とした例を示している。図１１は、特開平７−１１４８００号公報に開示されている回路であり、図１１において、図１０と同一部分には同一符号を付している。この例の場合、第１のスイッチ回路群２１０を構成する各スイッチの一端は冗長データ線１６０に接続され、第２のスイッチ群２２０を構成する各スイッチの一端は各データ線１５０…１５１５に接続されている。これら第１のスイッチ回路２１０の各スイッチの他端は、第２のスイッチ回路２１０の各スイッチの他端とともに対応するデータ入出力線ＩＯ０…ＩＯ１５に接続されている。第１のスイッチ回路２１０の各スイッチはデコーダ群２３０を構成する各デコード回路Ｄ０…Ｄ１５の出力信号により制御され、第２のスイッチ回路２２０の各スイッチはデコーダ群２３０を構成する各デコード回路Ｄ０…Ｄ１５の反転出力信号により制御される。これらデコード回路Ｄ０…Ｄ１５は不良アドレス記憶回路（Ｆ）２４０に接続されている。この不良アドレス記憶回路２４０は不良アドレスを保持し、入力されたアドレスと保持しているアドレスとが一致した場合、複数ビットの信号を出力する。前記各デコード回路Ｄ０…Ｄ１５は不良アドレス記憶回路２４０の出力信号に応じて通常第２のスイッチ群２２０のスイッチをオン状態とし、第１のスイッチ群２１０の各スイッチをオフ状態に設定している。一方、不良アドレス記憶回路２４０に保持されている不良アドレスと、入力されたアドレスとが一致した場合、不良アドレス記憶回路２４０の出力信号に応じて対応するデコード回路の出力信号が反転される。例えばデータ線１５１に不良がある場合において、デコード回路Ｄ１の出力信号が反転した場合、データ線１５１がデータ入出力線ＩＯ１から切り離され、冗長データ線１６０に接続される。したがって、データ線１５１が冗長データ線１６０により救済される。
【００１０】
この例の場合、入力アドレスに応じて不良データ線を救済することができる。しかも、不良アドレスが供給された場合、不良のメモリセルに接続されたデータ線は瞬時に冗長データ線に切り換えられるため、データ転送に時間的な余裕がある。しかし、データ幅が多くなった場合、冗長データ線１６０の長さが長くなるため、配線の容量が増大し高速なデータ転送が困難となることが予想される。
【００１１】
本発明は、上記課題を解決すものであり、その目的とするところは、データ幅が大きくなった場合においても高速なデータ転送を行うことが可能な半導体記憶装置を提供するものである。
【００１２】
【課題を解決するための手段】
本発明の半導体記憶装置の態様は、複数のメモリセルが配置されたメモリセルアレイと、このメモリセルアレイの最下位に隣接して配置された第１の冗長メモリセルアレイと、前記メモリセルアレイの最上位に隣接して配置された第２の冗長メモリセルアレイと、前記メモリセルアレイに接続され、データを転送するための複数のデータ線と、前記第１の冗長メモリセルアレイに接続され、データを転送するための第１の冗長データ線と、前記第２の冗長メモリセルアレイに接続され、データを転送するための第２の冗長データ線と、前記複数のデータ線に対応して配置された複数の入出力データ線と、出力端に前記入出力データ線がそれぞれ接続される複数のスイッチを有し、前記各スイッチのうち、入力端に前記メモリセルアレイの最下位に位置するデータ線が接続される最下位のスイッチはこのデータ線に隣接するデータ線と前記第１の冗長データ線が接続され、入力端に前記メモリセルアレイの最上位に位置するデータ線が接続される最上位のスイッチはこのデータ線に隣接するデータ線と前記第２の冗長データ線が接続され、前記最下位及び最上位のスイッチ以外の複数のスイッチは入力端に前記入出力データ線と対応する前記データ線と、このデータ線の両隣に位置するデータ線が接続されるスイッチ群と、不良データ線のアドレスを記憶し、入力アドレスに応じて不良データ線のアドレスを出力する不良アドレス記憶回路と、前記スイッチ群を構成する各スイッチに対応してそれぞれ設けられ、前記不良アドレス記憶回路から出力される不良データ線のアドレスがそれぞれ供給されるデコード回路を含むデコーダ群とを具備し、前記不良アドレス記憶回路は、第１の不良データ線のアドレスを記憶する第１の不良アドレス記憶回路、及び第２の不良データ線のアドレスを記憶する第２の不良アドレス記憶回路を有し、前記デコーダ群は前記第１の不良アドレス記憶回路より供給される第１の不良データ線のアドレスに応じて前記スイッチを制御し、データ線を前記第２の冗長データ線方向に置き換える第１のデコーダ群と、前記第２の不良アドレス記憶回路より供給される第２の不良データ線のアドレスに応じて前記スイッチを制御し、データ線を前記第１の冗長データ線方向に置き換える第２のデコーダ群と具備することを特徴とする半導体記憶装置。
【００１８】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
図１は、この発明の第１の実施の形態を示すものであり、データ線シフト方式の半導体記憶装置の一例を示すものである。この半導体記憶装置は、例えばＤＲＡＭを構成するメモリセルアレイ１０、冗長メモリセルアレイ２０を有している。アドレス信号ＡＤＤはカラムアドレス信号３０及びロウアドレス信号４０としてメモリセルアレイ１０及び冗長メモリセルアレイ２０に供給される。メモリセルアレイ１０には１６ビットのデータ幅を有するデータ線ＤＬ０、ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４…ＤＬ１５が接続され、冗長メモリセルアレイ２０には冗長データ線ＲＤＬが接続されている。前記データ線ＤＬ０…ＤＬ１５は第１のスイッチ回路群５０を介して入出力データ線ＩＯ０…ＩＯ１５に接続される。すなわち、各データ線ＤＬ０…ＤＬ１５は第１のスイッチ回路群５０を構成する各スイッチＳＷ１０、ＳＷ１１…ＳＷ１１５の一端にそれぞれ接続され、各スイッチＳＷ１０、ＳＷ１１…ＳＷ１１５の他端は入出力データ線ＩＯ０、ＩＯ２…ＩＯ１５にそれぞれ接続されている。
【００１９】
また、前記冗長データ線ＲＤＬ、及びデータ線ＤＬ０…ＤＬ１４はデータ線を切り換えるための第２のスイッチ回路群６０を介して入出力データ線ＩＯ０…ＩＯ１５にそれぞれ接続される。すなわち、冗長データ線ＲＤＬ、及びデータ線ＤＬ０…ＤＬ１４は第２のスイッチ回路群６０を構成するスイッチＳＷ２０、ＳＷ２１…ＳＷ２１５の一端に接続され、各スイッチＳＷ２０、ＳＷ２１…ＳＷ２１５の他端は入出力データ線ＩＯ０…ＩＯ１５にそれぞれ接続されている。
【００２０】
前記第１、第２のスイッチ群５０、６０を構成する各スイッチはデコーダ群７０を構成するデコード回路Ｄ０…Ｄ１５によりそれぞれ制御される。すなわち、デコード回路Ｄ０の非反転出力端は前記スイッチＳＷ１０に接続され、反転出力端はスイッチＳＷ２０に接続される。デコード回路Ｄ１の非反転出力端はスイッチＳＷ１１に接続され、反転出力端はＳＷ２１に接続される。以下同様にしてデコード回路Ｄ１５の非反転出力端はスイッチＳＷ１１５に接続され、反転出力端はＳＷ２１５に接続される。これらデコード回路Ｄ０…Ｄ１５の入力端には不良アドレス記憶回路８０の出力端が接続されている。この不良アドレス記憶回路８０は不良データ線のアドレスを記憶するとともに、データ線の置き換えを行うか否かを示すデータを記憶し、入力されたカラム又はロウアドレスに応じて、複数ビットの信号からなる不良データ線のアドレス、及びデータ線の置き換えを行うか否かを示す信号を出力する。
【００２１】
前記各デコード回路Ｄ０…Ｄ１５は不良アドレス記憶回路８０の出力信号に応じて、通常、第１のスイッチ群５０の各スイッチをオン状態とし、第２のスイッチ群６０の各スイッチをオフ状態に設定している。一方、データ線の置き換えを行う場合、不良アドレス記憶回路８０の出力信号に応じて、不良データ線と冗長データ線に対応するデコード回路、及びこれらデコード回路の相互間に位置するデコード回路の出力信号が反転される。例えばデータ線ＤＬ４に不良がある場合、不良アドレス記憶回路８０の出力信号に応じてデコード回路Ｄ０…Ｄ４の出力信号が同時に反転され、第１のスイッチ回路群５０のスイッチＳＷ１０…ＳＷ１４がオフ、第２のスイッチ回路群６０のスイッチＳＷ２０…ＳＷ２４がオンとされる。このため、データ線ＤＬ４がデータ線ＤＬ３に置き換えられ、データ線ＤＬ３がデータ線ＤＬ２に置き換えられる。以下、同様にして、データ線ＤＬ０が冗長データ線ＲＤＬに置き換えられる。このスイッチによる置き換え動作は、デコード回路Ｄ０…Ｄ４の出力信号に応じて同時に行われる。
【００２２】
図２は、上記不良アドレス記憶回路８０を示すものである。この不良アドレス記憶回路８０は、第１、第２のヒューズ回路群８１、８２と、デコーダ８３と、複数のトランスファーゲート群８４０…８４３により構成されている。第１のヒューズ回路群８１はデータ線の置き換えをするか否かのデータを記憶する複数のヒューズ回路８１ａを有している。第２のヒューズ回路群８２は、不良データ線のアドレスを記憶する複数のヒューズ回路８２ａを有している。デコーダ８３は、カラム又はロウのアドレス信号Ａ０、Ａ１に応じて、第１、第２のヒューズ回路群８１、８２より所定のヒューズ回路を選択するための選択信号を出力する。トランスファーゲート群８４０…８４３は、デコーダ８３から供給される選択信号に応じて、前記各ヒューズ回路８１ａ、８２ａの出力信号を取り出す。この不良アドレス記憶回路８０は、例えば４つの不良アドレスを記憶することが可能とされ、これら記憶された不良アドレスはトランスファーゲート群８４０…８４３により選択的に取り出される。
【００２３】
前記ヒューズ回路８１ａ、８２ａは共に同一構成であるため、ヒューズ回路８１ａについてのみ説明する。電源電圧Ｖｃｃが供給される端子と接地間にはＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１、ヒューズＦ１が直列接続されている。前記トランジスタＰ１のゲートにはクリア信号ＣＬＥＡＲが供給され、前記トランジスタＮ１のゲートにはセット信号ＳＥＴが供給されている。前記トランジスタＰ１とＮ１の接続点はラッチ回路ＬＴの入力端が接続されている。このラッチ回路ＬＴはＰチャネルＭＯＳトランジスタＰ２、Ｐ３、ＮチャネルＭＯＳトランジスタＮ２、Ｎ３により構成され、トランジスタＰ２とＮ２の接続点が前記入力端となっている。ＮチャネルＭＯＳトランジスタＮ２の一端はＮチャネルＭＯＳトランジスタＮ４を介して接地されている。このトランジスタＮ４のゲートには前記クリア信号ＣＬＥＡＲが供給されている。出力端としてのトランジスタＰ３、Ｎ３の接続点はトランスファーゲート８４の入力端に接続されている。
【００２４】
上記構成の不良アドレス記憶回路８０の動作について説明する。先ず、前記メモリセルアレイ１０をテストし不良データ線を検出する。このテストの結果、不良データ線が検出された場合、不良アドレス記憶回路８０に不良データ線のアドレスが設定される。すなわち、第１のヒューズ回路８１を構成する各ヒューズ回路８１ａのヒューズが切断される。これとともに、第２のヒューズ回路８２のうち、前記ヒューズ回路８１ａに対応する一列のヒューズ回路８２ａが、不良データ線のアドレスに応じてプログラムされ、所要のヒューズ回路８２ａのヒューズＦ１が切断される。このプログラムされたヒューズの情報は、半導体記憶装置の電源投入時にクリア信号ＣＬＥＡＲ、及びセット信号ＳＥＴが供給されることにより、各ラッチ回路ＬＴにラッチされる。
【００２５】
メモリセルアレイ１０のアクセス時に、カラム又はロウに対応するアドレスＡ０、Ａ１がデコーダ８３に供給され、このデコーダ８３の出力信号に応じてトランスファーゲート群８４０…８４３のうちの一つがオンとされると、このオンとされたトランスファーゲート群より“１”又は“０”の論理レベルの信号が組み合わされた出力信号ＦＥ、Ｆ０、Ｆ１、Ｆ２、Ｆ３が出力される。出力信号ＦＥはデータ線置き換えをするか否かを示し、信号Ｆ０、Ｆ１、Ｆ２、Ｆ３は不良データ線のアドレスを示している。これらの信号はデコーダ群７０を構成する各デコード回路Ｄ０…Ｄ１５に供給される。これらデコード回路Ｄ０…Ｄ１５は供給された信号をデコードし、前記第１、第２のスイッチ群５０、６０の各スイッチを切り換え制御する。
【００２６】
図３は、前記不良アドレス記憶回路８０の出力信号とデコード回路Ｄ０…Ｄ１５の論理を示している。不良データ線の置き換えを行う場合、前記出力信号ＦＦは論理“１”、置き換えを行わない場合、論理“０”に設定される。出力信号Ｆ０、Ｆ１、Ｆ２、Ｆ３は前述したように、不良データ線のアドレスの最下位ビットから最上位ビットまでを示している。デコード回路Ｄ０…Ｄ１５は、図３に示す論理に従って、信号Ｆ０、Ｆ１、Ｆ２、Ｆ３をデコードし、不良データ線のアドレスが対応するデータ線のアドレスと比べて等しいか大きい場合、非反転出力端より論理“１”を出力し、小さい場合、非反転出力端より論理“０”を出力する。
【００２７】
例えばデータ線ＤＬ３が不良の場合、デコード回路Ｄ０…ＤＬ３は非反転出力端より論理“１”を出力し、デコード回路Ｄ４…Ｄ１５は非反転出力端より論理“０”を出力する。このため、第１のスイッチ回路群５０のＳＷ１０…ＳＷ１３はオフ、ＳＷ１４…ＳＷ１１５はオンとなり、第２のスイッチ回路群６０のＳＷ２０…ＳＷ２３はオン、ＳＷ２４…ＳＷ２１５はオフとなる。このため、データ線ＤＬ３がデータ線ＤＬ２に置き換えられ、データ線ＤＬ２がデータ線ＤＬ１に置き換えられ、データ線ＤＬ１がデータ線ＤＬ０に置き換えられ、データ線ＤＬ０が冗長データ線ＲＤＬに置き換えられる。
【００２８】
また、データ線の置き換えを行わない場合、不良データ線記憶回路８０の出力信号ＦＥは論理“０”、他の出力信号Ｆ０…Ｆ３も論理“０”となる。このため、デコード回路Ｄ０…Ｄ１５の非反転出力端は全て論理“０”の信号を出力する。このため、データ線の置き換えは行われない。
【００２９】
一方、最も冗長データ線ＲＤＬから遠いデータ線を置き換える場合、不良データ線記憶回路８０の出力信号ＦＥは論理“１”、他の出力信号Ｆ０…Ｆ３も論理“１”となる。このため、デコード回路Ｄ０…Ｄ１５の非反転出力端は全て論理“１”の信号を出力する。このため、全てのデータ線が置き換えられる。
【００３０】
図４は、図１に示す構成の具体的な回路図を示しており、図１と同一部分には同一符号を付す。この回路は、デコーダ群７０を構成する各デコード回路Ｄ０…Ｄ１５が全て３段のナンド回路（又はアンド回路）Ｎ１、Ｎ２、Ｎ３、及びインバータ回路Ｉ１により構成されている。このうち、デコード回路Ｄ０の入力端のみに不良アドレス記憶回路８０から出力される置き換えをするか否かを示す信号ＦＥが供給され、その他のデコード回路Ｄ１…Ｄ１５には、不良データ線のアドレスを示す信号Ｆ０…Ｆ３のみが供給される。置き換えをするか否かを示す信号ＦＥをデコード回路Ｄ０のみに入力することにより、この信号の配線長を短縮できるため、スイッチを高速に制御できる。
【００３１】
尚、入力端が非接続のナンド回路は入力端に論理“１”の信号が供給されていることを示している。このような構成及び論理とすることにより、各デコード回路Ｄ０…Ｄ１５を同一の回路構成とすることができ回路を簡単化できる。
【００３２】
図５は、前記冗長メモリセルアレイ２０とメモリセルアレイ１０の一部の回路例を示しており、図１と同一部分には同一符号を付している。メモリセルアレイ１０及び冗長メモリセルアレイ２０の構成はこれに限定されるものではない。
【００３３】
メモリセルアレイ１０及び冗長メモリセルアレイ２０は、例えば４つのメモリアレイブロックＢＬＫ０…ＢＬＫ３に分割されている。各メモリアレイブロックＢＬＫ０…ＢＬＫ３には、１つのトランジスタと１つのキャパシタからなる複数のメモリセルＭＣがマトリクス状に配置されている。各トランジスタのゲートはワード線ＷＬに接続され、各トランジスタの電流通路の一端はビット線ＢＬに接続されている。各メモリアレイブロックＢＬＫ０…ＢＬＫ３の行方向には、ロウアドレスに応じて前記ワード線を選択するロウデコーダＲＤ０…ＲＤ３が配置されている。
【００３４】
また、各メモリアレイブロックＢＬＫ０…ＢＬＫ３の列方向には、センスアンプブロックＳＡ０…ＳＡ３が配置されている。各センスアンプブロックＳＡ０…ＳＡ３は複数のセンスアンプを有し、各センスアンプは前記一対のビット線ＢＬに接続され、これらビット線ＢＬはカラム選択トランジスタＣＳＴの電流通路の一端にそれぞれ接続されている。これらカラム選択トランジスタＣＳＴのゲートはカラム選択線ＣＳＬが接続されている。各センスアンプブロックＳＡ０…ＳＡ３には隣接してカラムデコーダＣＤ０…ＣＤ３が配置され、これらカラムデコーダＣＤ０…ＣＤ３はカラムアドレスに応じて前記カラム選択線ＣＳＬを選択する。
【００３５】
前記冗長メモリセルアレイ２０に配置された各カラム選択トランジスタＣＳＴの電流通路の他端はそれぞれ冗長データ線ＲＤＬに接続され、前記メモリセルアレイ１０に配置された各カラム選択トランジスタＣＳＴの電流通路の他端はそれぞれデータ線ＤＬ０、ＤＬ１…に接続されている。これら冗長データ線ＲＤＬ、データ線ＤＬ０、ＤＬ１…にはバッファＲＤＱＢ、ＤＱＢ０、ＤＱＢ１…がそれぞれ接続されている。
【００３６】
上記第１の実施の形態によれば、不良アドレス記憶回路８０から出力される不良データ線のアドレスをデコーダ群７０に設けられた各デコーダによりデコードし、第１、第２のスイッチ群５０、６０を構成する各スイッチのオン、オフ状態を切り換える信号を同時に出力している。したがって、不良データ線のアドレスに応じて不良データ線から冗長データ線に対応するスイッチを同時に切り換えることができるため、従来のように、隣接するデコーダの出力信号に依存することなく、高速動作が可能である。
【００３７】
また、冗長データ線をメモリセルアレイに沿って配線する必要がないため、冗長データ線の容量を最小限に抑えることができ、しかも、冗長データ線の容量がデータ線の本数に依存することがないため、高速動作が可能である。
【００３８】
図６、図７は、第１の実施の形態の変形例を示すものである。第１の実施の形態は１６本のデータ線を例に説明したが、この変形例は１４４本のデータ線に対するデコーダの論理を示している。１４４本のデータ線のうちの１本を指定するため、８ビットのアドレス線を使用する。すなわち、不良アドレス記憶回路より８ビットの信号（これをＦ［０：８］と示す）を出力する構成とする。この８ビットのうち下位３ビットＦ［０：２］を図２、図３の論理に従ってプリデコードし、７つのプリデコード信号（これをｚａ［０：６］と示す）を生成する。次に、同様にして、次の３ビットＦ［３：５］をプリデコードし、７つのプリデコード信号（これをｚｂ［０：６］と示す）を生成する。さらに、残りの上位２ビットＦ［６：７］をプリデコードし、３つのプリデコード信号（これをｚｃ［０：２］と示す）を生成する。図６は、各プリデコード信号の論理を示している。図中“＆＆”は論理積を示し、“｜｜”は論理和を示している。
【００３９】
また、この変形例の場合、前記デコーダ群は１４４個のデコード回路を有しており、これらの各デコード回路に選択的に、上記プリデコード信号ｚａ［０：６］、ｚｂ［０：６］、ｚｃ［０：２］が供給される。各デコード回路は、図７に示すように、例えば４段のナンド回路Ｎ１…Ｎ４と１段のインバータ回路Ｉ１により構成される。また、第１、第２のスイッチ群はそれぞれ１４４個のスイッチにより構成されている。これらスイッチは１４４個のデコーダ回路の出力信号により制御される。
【００４０】
このような構成とすることにより、１４４本のデータ線を高速に置き換えることができる。
図８は、本発明の第２の実施の形態を示すものであり、図１と同一部分には同一符号を付す。この実施の形態は、冗長データ線を２系統配置している。すなわち、メモリセルアレイ１０の最上位及び最下位の両側に冗長メモリセルアレイ２００、２０１を配置するとともに、これら冗長メモリセルアレイ２００、２０１に冗長データ線ＲＤＬ０、ＲＤＬ１を配置している。さらに、データ線を最下位側（図示左側）又は最上位側（図示右側）にシフトするためのスイッチ群５００と、このスイッチ群５００を制御する第１、第２のデコーダ群７１０、７２０が設けられている。この第１のデコーダ群７１０には、不良アドレスを記憶するとともに、この記憶したアドレスに応じた信号を出力する第１の不良アドレス記憶回路８１０が接続され、前記第２のデコーダ群７２０には、不良アドレスを記憶するとともに、この記憶したアドレスに応じた信号を出力する第２の不良アドレス記憶回路８２０が接続されている。
【００４１】
前記スイッチ群５００を構成する各スイッチＳＷ０…ＳＷ１５はそれぞれ３入力のスイッチであり、各スイッチＳＷ１…ＳＷ１４の入力端には対応するデータ線と、このデータ線の両側に位置するデータ線が接続されている。また、スイッチＳＷ０の入力端には対応するデータ線ＤＬ０と、このデータ線ＤＬ０に隣接するデータ線ＤＬ１及び冗長データ線ＲＤＬ０が接続され、スイッチＳＷ１５の入力端には対応するデータ線ＤＬ１５と、このデータ線ＤＬ１５に隣接するデータ線ＤＬ１４及び冗長データ線ＲＤＬ１が接続されている。
【００４２】
前記第１のデコーダ群７１０は、不良アドレスに応じてスイッチ群５００の対応するスイッチを制御し、不良データ線より上位に位置するデータ線を上位側のデータ線に置き換える。また、第２のデコーダ群７２０は、不良アドレスに応じてスイッチ群５００の対応するスイッチを制御し、不良データ線より下位に位置するデータ線を下位側のデータ線に置き換える。第１、第２のデコーダ群７１０、７２０、及び第１、第２の不良アドレス記憶回路８１０、８２０の構成及び論理は第１の実施の形態、及び変形例で説明したと同様である。
【００４３】
データ線の置き換え方法は、以下のような態様が考えられる。不良データ線の数が１本の場合、不良データ線の位置に応じて、冗長データ線ＲＤＬ０又はＲＤＬ１を使用する。すなわち、例えば冗長データ線ＲＤＬ０に近いデータ線が不良の場合、図９（ａ）に示すように不良データ線（×印で示す）と冗長データ線ＲＤＬ０の間のデータ線が置き換えられる。また、冗長データ線ＲＤＬ１に近いデータ線が不良の場合、図９（ｂ）に示すように不良データ線（×印で示す）と冗長データ線ＲＤＬ１の間のデータ線が置き換えられる。
【００４４】
さらに、不良データ線の数が例えば２本の場合、図９（ｃ）に示すように一方の不良データ線（×印で示す）と冗長データ線ＲＤＬ０の間のデータ線が置き換えられるとともに、他の不良データ線（×印で示す）と冗長データ線ＲＤＬ１の間のデータ線が置き換えられる。
【００４５】
これらデータ線の置き換えは、不良データ線の本数と位置に応じて第１、第２の不良アドレス記憶回路８１０、８２０のヒューズをプログラムすることにより実行できる。
【００４６】
上記第２の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。しかも、第２の実施の形態によれば、複数のデータ線を救済できるため救済効率を向上できる。
尚、この発明は、上記実施の形態に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【００４７】
【発明の効果】
以上説明したように本発明によれば、データ幅が大きくなった場合においても高速なデータ転送を行うことが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す構成図。
【図２】図１の一部の構成を示す回路図。
【図３】図２に示す回路の論理を説明するために示す図。
【図４】図１を具体的に示す回路図。
【図５】図１の一部の構成を示す回路図。
【図６】第１の実施の形態の変形例を説明するために示す図。
【図７】第１の実施の形態の変形例に適用されるデコーダ回路の一例を示す回路図。
【図８】本発明の第２の実施の形態を示す構成図。
【図９】図８の動作を説明するために示す概略図。
【図１０】従来の半導体記憶装置の一例を示す構成図。
【図１１】従来の半導体記憶装置の他例を示す構成図。
【符号の説明】
１０…メモリセルアレイ、
２０…冗長メモリセルアレイ、
３…カラムアドレス、
４…ロウアドレス、
５０…第１のスイッチ群、
６０…第２のスイッチ群、
７０…デコーダ群、
８０…不良アドレス記憶回路、
２００、２０１…第１、第２の冗長メモリセルアレイ、
５００…スイッチ群、
７１０、７２０…第１、第２のデコーダ群、
８１０、８２０…第１、第２の不良アドレス記憶回路、
ＤＬ０…ＤＬ１５…データ線、
ＲＤＬ…冗長データ線、
ＲＤＬ０、ＲＤＬ１…第１、第２の冗長データ線、
Ｄ０…Ｄ１５…デコード回路、
ＡＤＤ…アドレス、
Ｆ１…フューズ。

Claims

複数のメモリセルが配置されたメモリセルアレイと、
このメモリセルアレイの最下位に隣接して配置された第１の冗長メモリセルアレイと、
前記メモリセルアレイの最上位に隣接して配置された第２の冗長メモリセルアレイと、
前記メモリセルアレイに接続され、データを転送するための複数のデータ線と、
前記第１の冗長メモリセルアレイに接続され、データを転送するための第１の冗長データ線と、
前記第２の冗長メモリセルアレイに接続され、データを転送するための第２の冗長データ線と、
前記複数のデータ線に対応して配置された複数の入出力データ線と、
出力端に前記入出力データ線がそれぞれ接続される複数のスイッチを有し、前記各スイッチのうち、入力端に前記メモリセルアレイの最下位に位置するデータ線が接続される最下位のスイッチはこのデータ線に隣接するデータ線と前記第１の冗長データ線が接続され、入力端に前記メモリセルアレイの最上位に位置するデータ線が接続される最上位のスイッチはこのデータ線に隣接するデータ線と前記第２の冗長データ線が接続され、前記最下位及び最上位のスイッチ以外の複数のスイッチは入力端に前記入出力データ線と対応する前記データ線と、このデータ線の両隣に位置するデータ線が接続されるスイッチ群と、
不良データ線のアドレスを記憶し、入力アドレスに応じて不良データ線のアドレスを出力する不良アドレス記憶回路と、
前記スイッチ群を構成する各スイッチに対応してそれぞれ設けられ、前記不良アドレス記憶回路から出力される不良データ線のアドレスがそれぞれ供給されるデコード回路を含むデコーダ群とを具備し、
前記不良アドレス記憶回路は、第１の不良データ線のアドレスを記憶する第１の不良アドレス記憶回路、及び第２の不良データ線のアドレスを記憶する第２の不良アドレス記憶回路を有し、前記デコーダ群は前記第１の不良アドレス記憶回路より供給される第１の不良データ線のアドレスに応じて前記スイッチを制御し、データ線を前記第２の冗長データ線方向に置き換える第１のデコーダ群と、前記第２の不良アドレス記憶回路より供給される第２の不良データ線のアドレスに応じて前記スイッチを制御し、データ線を前記第１の冗長データ線方向に置き換える第２のデコーダ群と具備することを特徴とする半導体記憶装置。