JP2003068093A

JP2003068093A - 半導体記憶装置

Info

Publication number: JP2003068093A
Application number: JP2001257738A
Authority: JP
Inventors: Takaharu Tsuji; 高晴辻
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-08-28
Filing date: 2001-08-28
Publication date: 2003-03-07
Also published as: US20050036355A1; US20030043648A1; US6952372B2; US6798702B2

Abstract

(57)【要約】【課題】シフト方式のデータ線冗長置換回路の不良検
出を容易に行なうことができる半導体記憶装置を提供す
る。【解決手段】データ線の置換を行なうためのシフトス
イッチ回路２２において、ｉ番目の書込データ線に対応
するノードＮ２とｉ番目の読出データ線に対応するノー
ドＮ４とを接続するトランスミッションゲート回路３４
を設ける。データ入力信号Ｄ＜ｉ＞を与え、それに応じ
た出力がデータ出力信号Ｑ＜ｉ＞として観測されるか否
かで、シフトスイッチ回路２２の動作を確認することが
できる。好ましくはｉ＋１番目の書込データ線と出力デ
ータ線とを接続するトランスミッションゲートをさらに
設ければ動作確認をさらに確実に行なうことができる。
ヒューズ回路の設定を行ないデータ線の置換を行なった
場合に、チップの救済が成功する率（救済率）を増やす
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的にはシフト方式のデータ線冗長置換
回路を備える半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置は、正規のメモリセルと
は別に冗長メモリセルを備えている。この冗長メモリセ
ルを正規メモリセル中の不良メモリセルと置き換え、不
良チップを救済することにより歩留りの向上を実現して
いる。

【０００３】近年、データ転送速度の向上のため、バス
幅を広くするという要求が強い。このため、データ線の
本数が多くなり、相対的に列アドレス数が小さくなる傾
向がある。特にシステムオンチップを目指す半導体装置
にロジック回路と混載されるダイナミックランダムアク
セスメモリ（ＤＲＡＭ）では、従来のメモリで採用され
ていたバス幅３２ビット、列アドレス２５６ビットとい
う構成から、たとえばバス幅２５６ビット、列アドレス
１６ビットという構成に変化してきている。

【０００４】従来は、列アドレスを操作することによる
ビット線の置き換えにより不良チップの救済が行なわれ
ていた。しかし、列のアドレス数が小さい場合、冗長メ
モリセルを相対的に多く準備しないと高い救済率が望め
ない。そのため、冗長メモリセルとそれに接続された冗
長データ線を用意し、不良メモリセルに接続されたデー
タ線あるいは欠陥があるデータ線（以降、不良データ線
という）を冗長データ線で置き換える方式をとることが
多い。

【０００５】図１３は、従来のデータ線冗長置換構成の
半導体記憶装置の一例を示したブロック図である。

【０００６】図１３を参照して、従来の半導体記憶装置
は、メモリセルアレイ５０２と、メモリセルアレイ５０
２の行を選択するロウデコーダ５０４と、データ線を介
してメモリセルアレイ５０２のデータの読出とメモリセ
ルアレイ５０２へのデータの書込を行なうリードアンプ
およびライトドライバ回路５０６と、不良データ線の位
置に応じた置換情報をプログラムするヒューズ回路５０
８と、ヒューズ回路５０８の出力を受けてシフト制御信
号ＳＦＴ＜ｎ：０＞を出力するシフト情報ラッチ回路５
１０と、シフト制御信号ＳＦＴ＜ｎ：０＞に応じてｎ＋
１の通常データ線対および冗長データ線対の中から使用
するデータ線対を決定するデータ線シフト回路５１２
と、データ線シフト回路５１２によって選択されたデー
タ線対とデータ授受を行なう入出力回路５１４とを含
む。

【０００７】メモリセルアレイ５０２に対しては、ｎ＋
１対の通常データ線対と冗長データ線対とによってデー
タの読出および書込がなされる。リードアンプおよびラ
イトドライバ回路５０６は、複数のリードアンプおよび
ライトドライバユニット５１６を含む。

【０００８】入出力回路５１４は、データ信号ＤＱ＜０
＞〜ＤＱ＜ｎ＞にそれぞれ対応する複数の入出力バッフ
ァ５１８を含む。データ線シフト回路５１２は、複数の
入出力バッファ５１８にそれぞれ対応するシフトスイッ
チ５１２．０〜５１２．ｎを含む。

【０００９】通常データ線対は、データ線ＩＯ，ＮＩＯ
を含む。冗長データ線対は、データ線ＳＩＯ，ＮＳＩＯ
を含む。

【００１０】データ線ＩＯ，ＮＩＯの対は、メモリセル
アレイ５０２内のセンスアンプ回路、ビット線を通じて
メモリセルに接続される。リードアンプおよびライトド
ライバユニット５１６に含まれるリードアンプは、デー
タ線対のデータを増幅し、信号ＤＢＲＡ＜ｎ＋１：０＞
を生成させる。また、リードアンプおよびライトドライ
バユニット５１６に含まれるライトバッファ回路は、信
号ＤＢＷＡ＜ｎ＋１：０＞によって与えられるライトデ
ータ信号を受けてデータ線対を駆動する。

【００１１】メモリセルアレイのデータ線に不良があっ
た場合、不良となっているデータ線に対応するシフトス
イッチ５１２．０〜５１２．ｎを切換えて１つ隣のデー
タ線のデータを使用できるようにする。不良データ線よ
り上位ビットに位置するデータ線もすべてシフトさせる
ことで、不良データ線の代わりに冗長データ線を使用す
ることができる。

【００１２】図１４は、図１３におけるｉ番目のシフト
スイッチ５１２．ｉの構成を示す回路図である。

【００１３】図１４を参照して、シフトスイッチ５１
２．ｉは、シフト制御信号ＳＦＴ＜ｉ＞を受けて反転す
るインバータ５３８と、インバータ５３８の出力に応じ
て活性化し信号ＤＢＷＢ＜ｉ＞を信号ＤＢＷＡ＜ｉ＞と
して伝達するトランスミッションゲート回路５４４と、
シフト制御信号ＳＦＴ＜ｉ＞に応じて活性化し信号ＤＢ
ＷＢ＜ｉ＞を信号ＤＢＷＡ＜ｉ＋１＞として伝達するト
ランスミッションゲート回路５４６とを含む。トランス
ミッションゲート回路５４４はシフト制御信号ＳＦＴ＜
ｉ＞が０の場合に活性化される。一方、トランスミッシ
ョンゲート回路５４６はシフト制御信号ＳＦＴ＜ｉ＞が
１の場合に活性化される。

【００１４】シフトスイッチ５１２．ｉは、さらに、イ
ンバータ５３８の出力に応じて活性化し信号ＤＢＲＡ＜
ｉ＞を信号ＤＢＲＢ＜ｉ＞として伝達するトランスミッ
ションゲート回路５４０と、シフト制御信号ＳＦＴ＜ｉ
＞に応じて活性化し信号ＤＢＲＡ＜ｉ＋１＞を信号ＤＢ
ＲＢ＜ｉ＞として伝達するトランスミッションゲート回
路５４２とを含む。トランスミッションゲート回路５４
０はシフト制御信号ＳＦＴ＜ｉ＞が０の場合に活性化さ
れる。一方、トランスミッションゲート回路５４２はシ
フト制御信号ＳＦＴ＜ｉ＞が１の場合に活性化される。

【００１５】図１４のシフト制御信号ＳＦＴ＜ｉ＞が０
の場合は「シフトなし」を示し信号ＤＢＷＡ＜ｉ＞，Ｄ
ＢＲＡ＜ｉ＞側が選択される。一方、シフト制御信号Ｓ
ＦＴ＜ｉ＞が１の発生は「シフトあり」を示し信号ＤＢ
ＷＡ＜ｉ＋１＞，ＤＢＲＡ＜ｉ＋１＞側が選択される。

【００１６】図１５は、図１４におけるトランスミッシ
ョンゲート回路５４４の構成を示す回路図である。

【００１７】図１５を参照して、トランスミッションゲ
ート回路５４４は、ノードＥに与えられる信号を受けて
反転するインバータ５５２と、ノードＡとノードＢとの
間に接続されゲートにインバータ５５２の出力を受ける
ＰチャネルＭＯＳトランジスタ５５４と、ノードＡとノ
ードＢとの間に接続されゲートがノードＥに接続される
ＮチャネルＭＯＳトランジスタ５５６とを含む。トラン
スミッションゲート回路５４４は、ノードＥにＨレベル
が与えられるとノードＡとノードＢとを接続する。一方
ノードＥにＬレベルが与えられるとノードＡとノードＢ
とを分離する。

【００１８】なお、図１４のトランスミッションゲート
回路５４６、５４０、５４２も、トランスミッションゲ
ート回路５４４と同様な構成を有しており、説明は繰返
さない。

【００１９】図１６は、図１３におけるシフト制御信号
ＳＦＴ＜ｎ：０＞と不良データ線との関係を示した図で
ある。

【００２０】図１３、図１６を参照して、シフト制御信
号が０の場合はシフトなしを示し、１の場合はシフトあ
りを示す。

【００２１】初期設定では、ヒューズ回路５０８にはプ
ログラミングがなされておらず、シフト制御信号ＳＦＴ
＜０＞〜ＳＦＴ＜ｎ＞はすべて０である。図１３のシフ
トスイッチ５１２．０〜５１２．ｎはこのときの接続状
態が示されている。このときは、冗長データ線対は未使
用となっている。

【００２２】たとえば、０番目〜ｎ番目のデータ線対の
うちｎ−１番目のデータ線対に欠陥ＦＡが存在した場合
に、シフト制御信号ＳＦＴ＜０＞〜ＳＦＴ＜ｎ−２＞は
０に設定され、シフト制御信号ＳＦＴ＜ｎ−１＞，ＳＦ
Ｔ＜ｎ＞が１となるようにヒューズ回路５０８のプログ
ラミングが行なわれる。

【００２３】すると、初期状態では、図１３に示すよう
に、０番目〜ｎ番目の通常データ線対に接続されていた
シフトスイッチ５１２．０〜５１２．ｎのうち、シフト
スイッチ５１２．ｎ−１，５１２．ｎの２つのシフトス
イッチの接続が切換えられる。その結果、信号ＤＱ＜ｎ
＞を入出力する入出力バッファ５１８は冗長データ線対
に接続され、信号ＤＱ＜ｎ−１＞を入出力する入出力バ
ッファはｎ番目の通常データ線対に接続されることにな
る。そして、欠陥ＦＡが生じているｎ−１番目のデータ
線対はどの入出力バッファ５１８にも接続されなくな
る。

【００２４】

【発明が解決しようとする課題】以上説明したような半
導体記憶装置の構成では、欠陥ＦＡのようにメモリセル
アレイ５０２の内部に欠陥があった場合にはデータ線シ
フト回路５１２によって不良チップを救済できるが、デ
ータ線シフト回路５１２と入出力回路５１４との間の接
続経路や、データ線シフト回路５１２の内部に欠陥があ
った場合には救済が不可能である。

【００２５】ところが、動作確認の単位がデータ線対単
位であるために、ウェハテスト時に欠陥が発見されても
メモリセルアレイ領域部分の救済が可能なデータ線の欠
陥であるか、それともデータ線シフト回路５１２、入出
力回路５１４の内部に欠陥があるのかが区別ができな
い。したがって、欠陥ＦＢのようにデータ線シフト回路
５１２の内部の欠陥や、欠陥ＦＣのようにデータ線シフ
ト回路５１２と入出力回路５１４との接続部分の欠陥で
あっても、救済が不可能であると判断することができ
ず、ヒューズ回路５０８をプログラミングしデータ線の
救済を行なうことになる。

【００２６】特に欠陥ＦＢのように初期設定では通常使
用されることがない経路上に欠陥がある場合には、実際
にヒューズ回路５０８をプログラミングしチップの救済
を行なってみないとその経路に欠陥があるかないかが判
断することができなかった。このような場合にもヒュー
ズ回路５０８のプログラミングを行なうことは、救済率
（救済前後の歩留り比）の低下を招いてしまう。救済不
可能なチップに対しヒューズ回路のプログラムを行うこ
とは無駄であるので、救済不可能なチップであることを
検出してヒューズ回路のプログラムを行わないことが望
ましい。

【００２７】特に、コストの低減のためテスト時間を短
縮する必要があり、ヒューズ回路５０８にプログラミン
グを行なう救済の後には、ウェハ段階でのテストは行な
わないで、次の組立工程を行なう場合が多い。このよう
な場合、救済率が低いと組立後のテスト歩留りが低下し
コスト上問題となる。

【００２８】この発明は、救済可能なチップを検出する
ことができ、選択的にヒューズ回路のプログラミングを
行なうことによって救済率を向上させることができる半
導体記憶装置を提供することである。

【００２９】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、テストモードと通常モードとを動作モード
として有する半導体記憶装置であって、複数の領域に分
割されるメモリセルアレイと、複数の領域にそれぞれ対
応して設けられデータ伝達を行なう複数の読出データ線
と、複数の領域にそれぞれ対応して設けられデータ伝達
を行なう複数の書込データ線と、不揮発的に置換情報を
保持し、置換情報に応じたシフト制御信号を出力する置
換制御回路と、使用する読出データ線を複数の読出デー
タ線のうちから所定数選択し、かつ、使用する書込デー
タ線を複数の書込データ線のうちから所定数選択するデ
ータ線シフト回路とを備える。データ線シフト回路は、
通常モードでは、シフト制御信号に応じて複数の書込デ
ータ線のうちの第１、第２の書込データ線のいずれか一
方を第１の入力ノードに接続し、テストモードでは第１
の書込データ線を第１の入力ノードに接続する第１のス
イッチ回路と、通常モードでは、シフト制御信号に応じ
て複数の読出データ線のうちの第１、第２の読出データ
線のいずれか一方を第１の出力ノードに接続し、テスト
モードでは、第１の読出データ線を第１の出力ノードに
接続する第２のスイッチ回路と、テストモードにおいて
活性化し、第１の書込データ線のデータを第１の読出デ
ータ線に伝達する第１のデータ伝達回路とを含む。

【００３０】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１の入
力ノードに書込データ信号を出力し、第１の出力ノード
から出力される読出データ信号を受ける入出力回路をさ
らに備え、入出力回路は、書込データバスから書込デー
タ信号を受けて第１の入力ノードに与える入力回路と、
第１の出力ノードから出力される読出データ信号を受け
て読み出しデータバスに出力する出力回路とを含み、第
１のデータ伝達回路は、第１の書込データ線のデータを
第１の読出データ線に伝達する経路上に設けられ、テス
トモードにおいて導通状態となり、通常モードにおいて
非導通状態となる第１のトランスミッションゲート回路
を含む。

【００３１】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、データ線
シフト回路は、テストモードにおいては、シフトイネー
ブル信号を活性化し、通常モードにおいては、シフト制
御信号に応じてシフトイネーブル信号を活性化する信号
出力部をさらに含み、第１のスイッチ回路は、第１の書
込データ線と第１の入力ノードとの間に接続され、シフ
トイネーブル信号の活性化、非活性化に応じてそれぞれ
非導通状態、導通状態となる第２のトランスミッション
ゲート回路と、第２の書込データ線と第１の入力ノード
との間に接続され、シフトイネーブル信号の活性化、非
活性化に応じてそれぞれ導通状態、非導通状態となる第
３のトランスミッションゲート回路とを含み、第２のス
イッチ回路は、第１の読出データ線と第１の出力ノード
との間に接続され、シフトイネーブル信号の活性化、非
活性化に応じてそれぞれ非導通状態、導通状態となる第
４のトランスミッションゲート回路と、第２の読出デー
タ線と第１の出力ノードとの間に接続され、シフトイネ
ーブル信号の活性化、非活性化に応じてそれぞれ導通状
態、非導通状態となる第５のトランスミッションゲート
回路とを含む。

【００３２】請求項４に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１の入
力ノードに書込データ信号を出力し、第１の出力ノード
から出力される読出データ信号を受ける入出力回路をさ
らに備え、入出力回路は、データバスから書込データ信
号を受けて第１の入力ノードに与える入力回路と、第１
の出力ノードから出力される読出データ信号を受けてデ
ータバスに出力する出力回路とを含み、第１のデータ伝
達回路は、第１の書込データ線の書込データを第１の読
出データ線に伝達する経路上に設けられ、書込データを
保持するフリップフロップ回路と、テストモードにおい
て活性化し、フリップフロップ回路の出力を反転するク
ロックドインバータとを含む。

【００３３】請求項５に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成に加えて、データ線
シフト回路は、テストモードにおいては、シフトイネー
ブル信号を活性化し、通常モードにおいては、シフト制
御信号に応じてシフトイネーブル信号を活性化する信号
出力部をさらに含み、第１のスイッチ回路は、第１の書
込データ線と第１の入力ノードとの間に接続され、シフ
トイネーブル信号の活性化、非活性化に応じてそれぞれ
非導通状態、導通状態となる第１のトランスミッション
ゲート回路と、第２の書込データ線と第１の入力ノード
との間に接続され、シフトイネーブル信号の活性化、非
活性化に応じてそれぞれ導通状態、非導通状態となる第
２のトランスミッションゲート回路とを含み、第２のス
イッチ回路は、第１の読出データ線と第１の出力ノード
との間に接続され、シフトイネーブル信号の活性化、非
活性化に応じてそれぞれ非導通状態、導通状態となる第
３のトランスミッションゲート回路と、第２の読出デー
タ線と第１の出力ノードとの間に接続され、シフトイネ
ーブル信号の活性化、非活性化に応じてそれぞれ導通状
態、非導通状態となる第４のトランスミッションゲート
回路とを含む。

【００３４】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、データ線
シフト回路は、テストモードにおいて活性化し、第２の
書込データ線のデータを第２の読出データ線に伝達する
第２のデータ伝達回路をさらに含む。

【００３５】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、第１、第
２のデータ伝達回路は、それぞれ第１、第２のテスト信
号の活性化に応じてデータ伝達を行い、データ線シフト
回路は、テストモードにおいては、第１のテスト信号の
活性化に応じてシフトイネーブル信号を非活性化し、第
２のテスト信号の活性化に応じてシフトイネーブル信号
を活性化し、通常モードにおいては、シフト制御信号に
応じてシフトイネーブル信号を活性化する信号出力部を
さらに含み、第１のスイッチ回路は、第１の書込データ
線と第１の入力ノードとの間に接続され、シフトイネー
ブル信号の活性化、非活性化に応じてそれぞれ非導通状
態、導通状態となる第１のトランスミッションゲート回
路と、第２の書込データ線と第１の入力ノードとの間に
接続され、シフトイネーブル信号の活性化、非活性化に
応じてそれぞれ導通状態、非導通状態となる第２のトラ
ンスミッションゲート回路とを含み、第２のスイッチ回
路は、第１の読出データ線と第１の出力ノードとの間に
接続され、シフトイネーブル信号の活性化、非活性化に
応じてそれぞれ非導通状態、導通状態となる第３のトラ
ンスミッションゲート回路と、第２の読出データ線と第
１の出力ノードとの間に接続され、シフトイネーブル信
号の活性化、非活性化に応じてそれぞれ導通状態、非導
通状態となる第４のトランスミッションゲート回路とを
含む。

【００３６】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、複数の読
出データ線は、複数の正規読出データ線と、冗長読出デ
ータ線とを含み、複数の書込データ線は、複数の正規書
込データ線と、冗長書込データ線とを含む。

【００３７】請求項９に記載の半導体記憶装置は、テス
トモードと通常モードとを動作モードとして有する半導
体記憶装置であって、複数の領域に分割されるメモリセ
ルアレイと、複数の領域にそれぞれ対応して設けられデ
ータ伝達を行なう複数のデータ線と、不揮発的に置換情
報を保持し、置換情報に応じたシフト制御信号を出力す
る置換制御回路と、使用するデータ線を複数のデータ線
のうちから所定数選択するデータ線シフト回路とを備
え、データ線シフト回路は、通常モードでは、シフト制
御信号に応じて複数のデータ線のうちの第１、第２のデ
ータ線のいずれか一方を第１のノードに接続する第１の
スイッチ回路と、テストモードにおいて活性化し、第１
のデータ線のデータを第１のデータ線に伝達するデータ
伝達回路とを含む。

【００３８】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、データ
伝達回路は、第１のデータ線に伝達された信号を第１の
テスト制御信号に応じてテストデータとして取込み、テ
ストデータを第２のテスト制御信号に応じて第２のデー
タ線に出力し、データバスと、データバスから信号を第
１のテスト制御信号に応じて受けて第１のノードに向け
て出力し、第１のノードから第２のテスト制御信号に応
じて信号を受けてデータバスに向けて出力する入出力回
路とをさらに備える。

【００３９】請求項１１に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成に加えて、デー
タ伝達回路は、第１のテスト制御信号に応じて導通し、
第１のデータ線上の信号を伝達するトランスミッション
ゲートと、トランスミッションゲートによって伝達され
た信号を保持するラッチ回路と、第２のテスト制御信号
に応じてラッチ回路の出力を第２のデータ線に出力する
クロックドインバータとを含む。

【００４０】請求項１２に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、複数の
データ線は、複数の正規データ線と、冗長データ線とを
含む。

【００４１】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００４２】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置の全体構成を示した概略ブロッ
ク図である。

【００４３】図１を参照して、半導体記憶装置１は、ロ
ジック混載ＤＲＡＭであり、外部と信号ＬＰＧＡをやり
取りする大規模ロジックＬＧと、大規模ロジックＬＧに
制御されて大規模ロジックＬＧとの間のデータのやり取
りを行なうＤＲＡＭコアＭＣＲと、テスト時に大規模ロ
ジックＬＧに代えてＤＲＡＭコアＭＣＲに制御信号や入
力データを与え、またＤＲＡＭコアから出力される読出
データを受けるテストインターフェイス回路ＴＩＣとを
含む。

【００４４】テストインターフェイス回路ＴＩＣは、外
部とテスト信号群ＴＰＧをやり取りする。テスト信号群
ＴＰＧは、入力データＤ＜ｉ＞，出力データＱ＜ｉ＞、
コマンド信号ＣＯＭＭＡＮＤ、アドレス信号ＡＤＤＲＥ
ＳＳなどを含んでいる。

【００４５】ＤＲＡＭコアは端子ＰＳＴから電源電位Ｖ
ＣＣの供給を受ける。また、ＤＲＡＭコアＭＣＲには、
後に説明するテストのための制御信号ＴＭＢＵＳＣＨＫ
１，ＴＭＢＵＳＣＨＫ２，ＴＭＢＵＳＣＨＫＲ，ＴＭＢ
ＵＳＣＨＫＷなどのテスト制御信号を外部から直接与え
ることができる。

【００４６】図２は、図１に示したＤＲＡＭコアＭＣＲ
の構成を示したブロック図である。図２を参照して、Ｄ
ＲＡＭコアＭＣＲは、メモリセルアレイ２と、メモリセ
ルアレイ２の行を選択するロウデコーダ４と、データ線
を介してメモリセルアレイ２のデータの読出とメモリセ
ルアレイ２へのデータの書込を行なうリードアンプおよ
びライトドライバ回路６と、不良データ線の位置に応じ
た置換情報をプログラムするヒューズ回路８と、ヒュー
ズ回路８の出力を受けてシフト制御信号ＳＦＴ＜ｎ：０
＞を出力するシフト情報ラッチ回路１０と、シフト制御
信号ＳＦＴ＜ｎ：０＞に応じてｎ＋１の通常データ線対
および冗長データ線対の中から使用するデータ線対を決
定するデータ線シフト回路１２と、データ線シフト回路
１２によって選択されたデータ線対とデータ授受を行な
う入出力回路１４とを含む。

【００４７】メモリセルアレイ２に対しては、ｎ＋１対
の通常データ線対と冗長データ線対とによってデータの
読出および書込がなされる。メモリセルアレイは、複数
の領域に分割され、複数の領域はそれぞれｎ＋１対の通
常データ線対と冗長データ線対に割り当てられている。
リードアンプおよびライトドライバ回路６は、複数のリ
ードアンプおよびライトドライバユニット１６を含む。

【００４８】入出力回路１４は、データ信号ＤＱ＜０＞
〜ＤＱ＜ｎ＞にそれぞれ対応する複数の入出力バッファ
１８を含む。

【００４９】通常データ線対は、データ線ＩＯ，ＮＩＯ
を含む。冗長データ線対は、データ線ＳＩＯ，ＮＳＩＯ
を含む。

【００５０】データ線ＩＯ，ＮＩＯの対は、メモリセル
アレイ２内のセンスアンプ回路、ビット線を通じてメモ
リセルに接続される。リードアンプおよびライトドライ
バユニット１６に含まれるリードアンプは、データ線対
のデータを増幅し、信号ＤＢＲＡ＜ｎ＋１：０＞を生成
させる。また、リードアンプおよびライトドライバユニ
ット１６に含まれるライトバッファ回路は、信号ＤＢＷ
Ａ＜ｎ＋１：０＞によって与えられるライトデータ信号
を受けてデータ線対を駆動する。

【００５１】図３は、図２におけるデータ線シフト回路
１２に含まれるｉ番目のシフトスイッチ回路２２とそれ
に対応する入出力バッファ１８の構成を示した回路図で
ある。

【００５２】図３を参照して、入出力バッファ１８は、
制御信号ＷＥと入力データ信号Ｄ＜ｉ＞とを受けて信号
ＤＢＷＢ＜ｉ＞を出力するＡＮＤ回路４８と、信号ＤＢ
ＲＢ＜ｉ＞を受け制御信号ＯＥの活性化時にデータ出力
信号Ｑ＜ｉ＞を出力するトライステートバッファ回路５
０とを含む。

【００５３】シフトスイッチ回路２２は、テスト制御信
号ＴＭＢＵＳＣＨＫ１を受けて反転し信号ＮＴＭＢＵＳ
ＣＨＫを出力するインバータ２４と、シフト制御信号Ｓ
ＦＴ＜ｉ＞と信号ＮＴＭＢＵＳＣＨＫとを受けて信号Ｓ
ＦＴＥ＜ｉ＞を出力するＡＮＤ回路２６と、信号ＳＦＴ
Ｅ＜ｉ＞を受けて反転するインバータ３６、３８と、テ
スト制御信号ＴＭＢＵＳＣＨＫ１を受けて反転するイン
バータ２８とを含む。

【００５４】シフトスイッチ回路２２は、さらに、信号
ＤＢＷＢ＜ｉ＞が与えられるノードＮ１にノードＢが接
続され、信号ＤＢＷＡ＜ｉ＞を出力するノードＮ２にノ
ードＡが接続され、インバータ３８の出力をノードＥに
受けるトランスミッションゲート回路４４と、信号ＤＢ
ＷＡ＜ｉ＋１＞を出力するノードＮ３にノードＡが接続
され、ノードＮ１にノードＢが接続され、信号ＳＦＴＥ
＜ｉ＞をノードＥに受けるトランスミッションゲート回
路４６と、ノードＮ２にノードＡが接続されノードＮ４
にノードＢが接続されテスト制御信号ＴＭＢＵＳＣＨＫ
１をノードＥに受けるトランスミッションゲート回路３
４とを含む。

【００５５】シフトスイッチ回路２２は、さらに、信号
ＤＢＲＡ＜ｉ＞が与えられるノードＮ６にノードＡが接
続され、ノードＮ４にノードＢが接続され、インバータ
２８の出力をノードＥに受けるトランスミッションゲー
ト回路３０と、信号ＤＢＲＡ＜ｉ＋１＞が与えられるノ
ードＮ７にノードＡが接続され、ノードＮ５にノードＢ
が接続され、インバータ２８の出力をノードＥに受ける
トランスミッションゲート回路３２と、ノードＮ４にノ
ードＡが接続され、信号ＤＢＲＢ＜ｉ＞を出力するノー
ドＮ８にノードＢが接続され、インバータ３６の出力を
ノードＥに受けるトランスミッションゲート回路４０
と、ノードＮ５にノードＡが接続され、ノードＮ８にノ
ードＢが接続され、信号ＳＦＴＥ＜ｉ＞をノードＥに受
けるトランスミッションゲート回路４２とを含む。

【００５６】図４は、図３におけるトランスミッション
ゲート回路３４の構成を示した回路図である。

【００５７】図４を参照して、トランスミッションゲー
ト回路３４は、ノードＥに与えられた信号を反転するイ
ンバータ５２と、ノードＡとノードＢとの間に接続され
インバータ５２の出力をゲートに受けるＰチャネルＭＯ
Ｓトランジスタ５４と、ノードＡとノードＢとの間に接
続されノードＥにゲートが接続されるＮチャネルＭＯＳ
トランジスタ５６とを含む。

【００５８】ノードＥにＨレベルが与えられると、トラ
ンスミッションゲート回路３４はノードＡとノードＢと
を接続する。一方ノードＥにＬレベルが与えられると、
トランスミッションゲート回路３４はノードＡとノード
Ｂとを分離する。

【００５９】図５は、図３に示したシフトスイッチ回路
２２のテスト動作を説明するための動作波形図である。

【００６０】図３、図５を参照して、時刻ｔ２までは通
常動作を行なうノーマルモードであり、時刻ｔ２以降は
テスト制御信号ＴＭＢＵＳＣＨＫ１がＨレベルに設定さ
れたテストモードの動作を示している。

【００６１】まず時刻ｔ０〜ｔ１においては、テスト制
御信号ＴＭＢＵＳＣＨＫ１はＬレベルに設定され、シフ
ト制御信号ＳＦＴ＜ｉ＞は値“０”が与えられる。する
と、ＡＮＤ回路２６はシフト制御信号ＳＦＴ＜ｉ＞をそ
のまま出力するので信号ＳＦＴＥ＜ｉ＞は“０”とな
る。そして制御信号ＷＥ，ＯＥおよびデータ入力信号Ｄ
＜ｉ＞は有効であり、それに応じてデータ出力信号Ｑ＜
ｉ＞が出力される。

【００６２】時刻ｔ１〜時刻ｔ２においては、シフト制
御信号ＳＦＴ＜ｉ＞が１に設定された場合を示す。する
と、ＡＮＤ回路２６はシフト制御信号ＳＦＴ＜ｉ＞を信
号ＳＦＴＥ＜ｉ＞としてそのまま出力する。この場合に
おいても制御信号ＷＥ，ＯＥおよびデータ入力信号Ｄ＜
ｉ＞は有効であり、応じてデータ出力信号Ｑ＜ｉ＞が出
力される。

【００６３】時刻ｔ２〜ｔ３では図２のヒューズ回路８
のプログラムに先立ってデータ線シフト回路１２や入出
力回路１４が正常か否かを判定するテストを行なう。

【００６４】まず時刻ｔ２以降はテスト制御信号ＴＭＢ
ＵＳＣＨＫ１がＨレベルに設定されているので、シフト
制御信号ＳＦＴ＜ｉ＞の値にかかわらず信号ＳＦＴＥ＜
ｉ＞は０に設定される。また、信号ＷＥ１，ＯＥ１はと
もに強制的に１に設定される。このときデータ入力信号
Ｄ＜ｉ＞として１を与えるとノードＮ１，Ｎ２，Ｎ４，
Ｎ８を経由してこの値がデータ出力信号Ｑ＜ｉ＞として
出力される。

【００６５】時刻ｔ３においてデータ入力信号Ｄ＜ｉ＞
として０を与えると同様にこの値がノードＮ１，Ｎ２，
Ｎ４，Ｎ８を経由してデータ出力信号Ｑ＜ｉ＞として出
力される。

【００６６】時刻ｔ２以降において入力データ信号Ｄ＜
ｉ＞と出力データ信号Ｑ＜ｉ＞とが一致することを確認
することにより、データバスに不良があるか否かを試験
することができる。

【００６７】以上説明したように、実施の形態１の発明
によれば、シフト方式のデータ線冗長置換を有するメモ
リにおいて、入出力バッファからシフトスイッチ間のデ
ータバスの不良を検出することができ、テストおよび組
立コストの低減が可能となる。

【００６８】［実施の形態２］実施の形態２では、書込
データ線と読出データ線が分離されそれぞれにシフトス
イッチを有しているが、外部とのデータの入出力信号は
共通する入出力データバスによって行なう場合について
説明する。

【００６９】図６は、実施の形態２において用いられる
シフトスイッチ回路２２ａおよび入出力バッファ１８ａ
の構成を示した回路図である。

【００７０】図６を参照して、入出力バッファ１８ａ
は、図３に示した入出力バッファ１８の構成において、
ＡＮＤ回路４８に代えてＡＮＤ回路６６を含み、トライ
ステートバッファ回路５０に代えてトライステートバッ
ファ回路６８を含む。

【００７１】ＡＮＤ回路６６は、データ信号ＤＱ＜ｉ＞
が入出力されるノードに一方の入力が接続され、他方の
入力には信号ＷＥを受け、そしてノードＮ１に対して信
号ＤＢＷＢ＜ｉ＞を出力する。

【００７２】トライステートバッファ回路６８は、信号
ＯＥを受けて活性化し、信号ＤＢＲＢ＜ｉ＞をデータ信
号ＤＱ＜ｉ＞として出力する。

【００７３】入出力バッファ１８ａの他の構成は、入出
力バッファ１８と同様であり説明は繰返さない。

【００７４】シフトスイッチ回路２２ａは、図３に示し
たシフトスイッチ回路２２の構成において、トランスミ
ッションゲート回路３４に代えてデータ伝達回路６０を
含む。

【００７５】データ伝達回路６０は、ノードＮ２に伝達
される信号をクロック信号ＣＬＫに応じて取込むＤフリ
ップフロップ６２と、テスト制御信号ＴＭＢＵＳＣＨＫ
１によって活性化し、Ｄフリップフロップ６２の出力を
受けて反転するクロックドインバータ６４とを含む。ク
ロックドインバータ６４の出力はノードＮ４に接続され
ている。

【００７６】通常動作時には、テスト制御信号ＴＭＢＵ
ＳＣＨＫ１はＬレベルに設定され、クロックドインバー
タ６４は非活性化されトランスミッションゲート回路３
０、３２は活性化されている。そしてシフトスイッチ回
路２２ａはシフト制御信号ＳＦＴ＜ｉ＞に従って信号Ｄ
ＢＷＢ＜ｉ＞をノードＮ２，Ｎ３のいずれに伝達するか
を決定する。

【００７７】同様に信号ＤＢＲＡ＜ｉ＞，ＤＢＲＡ＜ｉ
＋１＞のどちらをノードＮ８に伝達するかもシフト制御
信号ＳＦＴ＜ｉ＞に基づいて決定される。

【００７８】次にテスト動作について説明する。図７
は、図６に示したシフトスイッチ回路２２ａのテスト時
における動作を説明するための動作波形図である。

【００７９】図６、図７を参照して、まず制御信号ＷＥ
がＨレベルに活性化され、このときに入出力バッファ１
８ａの入出力ノードにテスト用の入力Ｄが与えられる。
そして時刻ｔ１においてクロック信号ＣＬＫがＬレベル
からＨレベルに立上がると、ノードＮ２まで伝達されて
いた信号がＤフリップフロップ６２に取込まれる。する
と取込まれ保持された信号がクロックドインバータ６４
によってノードＮ４に伝達されトランスミッションゲー
ト回路４０を介してノードＮ８に伝達される。そして時
刻ｔ２において制御信号ＯＥがＨレベルに活性化される
と、入出力バッファ１８ａの入出力ノードにテスト結果
信号Ｑが出力される。なお、このとき、トランスミッシ
ョンゲート回路４４、４０は導通状態にあり、トランス
ミッションゲート回路４６、３０、３２、４２は非導通
状態にある。

【００８０】ここで、クロックドインバータ６４によっ
てデータを入力と出力とで反転させるのは、入出力バッ
ファ１８ａの入出力ノードに接続される共有バスの書込
データがリード時に残らないようにするためである。

【００８１】以上説明したように、ＤＱ＜ｉ＞からデー
タをクロック信号ＣＬＫに同期して入力すると、一旦フ
リップフロップでデータがラッチされ、次のクロックで
反転されたデータが信号ＤＱ＜ｉ＞として出力される。
このときの入力データに対し出力データとして反転デー
タが出力されていることを確認することで、データバス
に不良があるか否かを試験することができる。

【００８２】［実施の形態３］図８は、実施の形態３に
おいて用いられるシフトスイッチ回路２２ｂの構成を示
した回路図である。

【００８３】図８を参照して、シフトスイッチ回路２２
ｂは、図６に示したシフトスイッチ回路２２ａの構成に
おいて、インバータ２４，ＡＮＤ回路２６，トランスミ
ッションゲート回路３２に代えてＮＯＲ回路８０，８
２、インバータ７６およびトランスミッションゲート回
路７８を含む。

【００８４】ＮＯＲ回路８０は、シフト制御回路ＳＦＴ
＜ｉ＞とテスト制御信号ＴＭＢＵＳＣＨＫ２とを受け
る。ＮＯＲ回路８２は、テスト制御信号ＴＭＢＵＳＣＨ
Ｋ１とＮＯＲ回路８０の出力とを受けて信号ＳＦＴＥ＜
ｉ＞を出力する。インバータ７６はテスト制御信号ＴＭ
ＢＵＳＣＨＫ２を受けて反転する。トランスミッション
ゲート回路７８は、ノードＮ７にノードＡが接続され、
ノードＮ５にノードＢが接続され、インバータ７６の出
力をノードＥに受ける。なおトランスミッションゲート
回路７８の構成は、図４に示したトランスミッションゲ
ート回路３４と同様であり説明は繰返さない。

【００８５】図９は、図８に示したシフトスイッチ回路
２２ｂの動作を説明するための図である。

【００８６】図８、図９を参照して、通常動作時には、
テスト制御信号ＴＭＢＵＳＣＨＫ１，ＴＭＢＵＳＣＨＫ
２はともにＬレベルであり、クロックドインバータ７
４，６４は非活性化され、トランスミッションゲート回
路３０，７８は導通状態にある。シフトスイッチ回路２
２ｂは、信号ＳＦＴＥ＜ｉ＞に従ってノードＮ１に与え
られた信号ＤＢＷＢ＜ｉ＞をＤＢＷＡ＜ｉ＞側かＤＢＷ
Ａ＜ｉ＋１＞側のどちらにデータを通すかを切換える。
同様に、シフトスイッチ回路２２ｂは、信号ＤＢＲＡ＜
ｉ＞，ＤＢＲＡ＜ｉ＋１＞のいずれをノードＮ８に与え
るかをシフト制御信号ＳＦＴＥ＜ｉ＞に応じて切換え
る。

【００８７】テスト制御信号ＴＭＢＵＳＣＨＫ１をＨレ
ベルに設定し、テスト制御信号ＴＭＢＵＳＣＨＫ２をＬ
レベルに設定した場合、クロックドインバータ６４が活
性化され、一方クロックドインバータ７４は非活性化さ
れる。

【００８８】トランスミッションゲート回路４４，４０
は導通状態にあり、トランスミッションゲート回路４
６，４２は非導通状態にある。Ｄフリップフロップ６２
は、クロック信号ＣＬＫの立上がりレベルに同期して入
力ノードＡに与えられた信号を出力ノードＢから出力す
る。

【００８９】したがって、入出力バッファ１８ａの入出
力ノードから与えられた入力信号ＤはノードＮ１，Ｎ
２，Ｎ４，Ｎ８を経由して出力イネーブル信号ＯＥに応
じて入出力バッファ１８ａの入出力ノードに再び戻って
くる。入出力タイミングは、図７で説明した場合と同様
であるので説明は繰返さない。

【００９０】一方、テスト制御信号ＴＭＢＵＳＣＨＫを
Ｈレベルに設定し、かつ、テスト制御信号ＴＭＢＵＳＣ
ＨＫ１をＬレベルに設定した場合、クロックドインバー
タ７４は活性化状態にあり、一方クロックドインバータ
６４は非活性化状態にある。また、トランスミッション
ゲート回路４４，４０は非導通状態であり、トランスミ
ッションゲート回路４６，４２は導通状態である。Ｄフ
リップフロップ７２は、クロック信号ＣＬＫの立上がり
レベルに同期して入力ノードＡに与えられた信号を出力
ノードＢから出力する。

【００９１】したがって、与えられたテストに信号はノ
ードＮ１，Ｎ３，Ｎ５，Ｎ８を経由してトライステート
バッファ回路６８から出力される。

【００９２】このように、２つのテストモードを用いて
２回試験を行なうことで、＜ｉ＞側と＜ｉ＋１＞側の両
方のスイッチ回路が正常かどうかをチェックすることが
できる。

【００９３】なお、データ入出力が分離されている場合
は、実施の形態１で示したように、フリップフロップ回
路を用いず、単にトランスミッションゲート回路を追加
することによって同様な効果が得られる。

【００９４】図１０は、データ入出力が分離された場合
の変形例を示した図である。図１０を参照して、シフト
スイッチ回路２２ｃは、図８に示したシフトスイッチ回
路２２ｂの構成において、データ伝達回路６０，７０に
代えてトランスミッションゲート回路８４，８６を含
む。

【００９５】トランスミッションゲート回路８４は、ノ
ードＮ２にノードＡが接続され、ノードＮ４にノードＢ
が接続され、信号ＴＭＢＵＳＣＨＫ１をノードＥに受け
る。トランスミッションゲート回路８６は、ノードＮ３
がノードＡに接続され、ノードＮ５がノードＢに接続さ
れ、信号ＴＭＢＵＳＣＨＫ２をノードＥに受ける。な
お、トランスミッションゲート回路８４，８６の構成
は、図４に示したトランスミッションゲート回路３４と
同様であるので説明は繰返さない。

【００９６】［実施の形態４］図１１は、実施の形態４
において用いられるシフトスイッチ回路２２ｄおよび入
出力バッファ１８ｄの構成を示した回路図である。

【００９７】図１１を参照して、シフトスイッチ回路２
２ｄは、＜ｉ＞番目のデータ線に対応するシフトスイッ
チ回路である。ただしｉは０以上ｎ以下の整数である。

【００９８】ここでは、メモリアレイに向かう書込バス
と読出バスが共通のデータバスとなっており、かつ、シ
フトスイッチがリードとライトで共有されている場合が
示されている。

【００９９】シフトスイッチ回路２２ｄは、テスト制御
信号ＴＭＢＵＳＣＨＫ１を受けて反転するインバータ１
０２と、テスト制御信号ＴＭＢＵＳＣＨＫ１とシフト制
御信号ＳＦＴ＜ｉ＞とを受けて信号ＳＦＴＥ１を出力す
るＯＲ回路１１０と、シフト制御信号ＳＦＴ＜ｉ＞とイ
ンバータ１０２の出力とを受けて信号ＳＦＴＥ０を出力
するＮＡＮＤ回路１１２とを含む。

【０１００】シフトスイッチ回路２２ｄは、さらに、ノ
ードＮ１１がノードＢに接続され、ノードＮ１２がノー
ドＡに接続され、信号ＳＦＴＥ０をノードＥに受けるト
ランスミッションゲート回路１１４と、ノードＮ１２に
ノードＢが接続され、ノードＮ１４にノードＡが接続さ
れ、インバータ１０２の出力をノードＥに受けるトラン
スミッションゲート回路１０４と、ノードＮ１０にノー
ドＡが接続され、ノードＮ１３にノードＢが接続され、
インバータ１０２の出力をノードＥに受けるトランスミ
ッションゲート回路１０４と、ノードＮ１３がノードＡ
に接続され、ノードＮ１１がノードＢに接続され、信号
ＳＦＴＥ１をノードＥに受けるトランスミッションゲー
ト回路１１４と、ノードＮ１２とノードＮ１３との間に
接続されるデータ伝達回路１０８とを含む。

【０１０１】ノードＮ１１は信号ＤＢＢ＜ｉ＞が入出力
されるノードである。ノードＮ１４はメモリセルアレイ
からの信号ＤＢＡ＜ｉ＞を受けるノードである。ノード
Ｎ１０は、メモリセルアレイとの間で信号ＤＢＡ＜ｉ＋
１＞を入出力するノードである。

【０１０２】データ伝達回路１０８は、ノードＮ１２が
ノードＡに接続され、ノードＮ１５がノードＢに接続さ
れ、信号ＴＭＢＵＳＣＨＫＷをノードＥに受けるトラン
スミッションゲート回路１１８と、ノードＮ１５に入力
が接続されノードＮ１６に出力が接続されるインバータ
１２２と、ノードＮ１６に入力が接続され、ノードＮ１
５に出力が接続されるインバータ１２０と、ノードＮ１
６に入力が接続されノードＮ１３に出力が接続され、信
号ＴＭＢＵＳＣＨＫＲに応じて活性化されるクロックド
インバータ１２４とを含む。

【０１０３】入出力バッファ１８ｄは、制御信号ＷＥと
信号ＴＭＢＵＳＣＨＫＷとを受けるＯＲ回路１２６と、
ノードＮ１０に入力が接続されノードＮ１１に出力が接
続されＯＲ回路１２６の出力に応じて活性化されるトラ
イステートバッファ回路１２８と、制御信号ＯＥと信号
ＴＭＢＵＳＣＨＫＲとを受けるＯＲ回路１３０と、ノー
ドＮ１１が入力に接続され、ノードＮ１０が出力に接続
され、ＯＲ回路１３０の出力に応じて活性化されるトラ
イステートバッファ回路１３２とを含む。なおノードＮ
１０はメモリコアと内蔵ロジックとの間でデータを授受
するためのリードとライトに共用して用いられるデータ
バスに接続される。

【０１０４】図１２は、図１１に示した回路の動作を説
明するための動作波形図である。図１１、図１２を参照
して、時刻ｔ３までの通常使用状態においては、信号Ｔ
ＭＢＵＳＣＨＫ１、ＴＭＢＵＳＣＨＫＲ、ＴＭＢＵＳＣ
ＨＫＷはすべてＬレベルに設定される。このとき、トラ
ンスミッションゲート回路１０４，１０６は導通状態に
あり、トランスミッションゲート回路１１４，１１６は
シフト制御信号ＳＦＴ＜ｉ＞に従ってＤＢＡ＜ｉ＞側か
ＤＢＡ＜ｉ＋１＞側のどちらにデータを渡すかを切換え
る。またこのとき、トランスミッションゲート回路１１
８およびクロックドインバータ１２４は非活性化されて
いる。

【０１０５】時刻ｔ１〜ｔ２に示すようにライト動作は
制御信号ＷＥがＨレベルかつ制御信号ＯＥがＬレベルで
行なわれる。また、時刻ｔ２〜ｔ３に示すようにリード
動作は制御信号ＷＥがＬレベルで、かつ、制御信号ＯＥ
がＨレベルで行なわれる。

【０１０６】時刻ｔ３において信号ＴＭＢＵＳＣＨＫを
Ｈレベルに設定すると、テストモードに設定されてシフ
ト制御信号ＳＦＴＥ０，ＳＦＴＥ１はともにＨレベルに
変化する。また、トランスミッションゲート回路１０
４，１０６は非導通状態となり、メモリセルアレイ側と
ノードＮ１２，Ｎ１３は切離される。時刻ｔ４において
信号ＴＭＢＵＳＣＨＫ１をＨレベルに設定したまま信号
ＴＭＢＵＳＣＨＫＷをＨレベルに設定すると、トランス
ミッションゲート回路１１８は導通状態となり、インバ
ータ１２０，１２２で構成されるラッチ回路にライトデ
ータが書込まれる。そして信号ＴＭＢＵＳＣＨＫＷをＬ
レベルにすると、ノードＮ１５，Ｎ１６に書込データが
保持される。

【０１０７】時刻ｔ５において、信号ＴＭＢＵＳＣＨＫ
１をＨレベルにしたまま信号ＴＭＢＵＳＣＨＫＲをＨレ
ベルに設定すると、クロックドインバータ１２４が活性
化され、ノードＮ１６に保持されている入力データの反
転データがノードＮ１３を介してノードＮ１１に出力さ
れる。そして入出力バッファ１８ｄによって信号ＤＱ＜
ｉ＞としてデータが出力される。

【０１０８】以上のようなシーケンスで動作させること
で、シフト切換回路を含むデータバスに不良があるかど
うかを試験することができる。

【０１０９】したがって、データ線シフト回路を介して
メモリセルアレイにデータ伝達を行う経路の確認ができ
るので、正規のデータ線の冗長データ線への置換が成功
する確率が高いので半導体記憶装置の効率的な生産に効
果がある。

【０１１０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１１１】

【発明の効果】請求項１〜３に記載の半導体記憶装置
は、データ線シフト回路を介してメモリセルアレイにデ
ータ伝達を行う経路の確認ができるので、置換制御回路
に置換情報を不揮発的に保持させたチップが救済されて
いる確率が高いので半導体記憶装置の効率的な生産に効
果がある。

【０１１２】請求項４，５に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、半導体記憶装置が入力出力兼用データバスに接続さ
れる入出力回路を含む場合でも、データ線シフト回路を
介してメモリセルアレイにデータ伝達を行う経路の確認
ができる。

【０１１３】請求項６，７に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加えて
さらに切替後の経路も確認ができ、いっそう救済率を高
めることができる。

【０１１４】請求項８に記載の半導体記憶装置は、デー
タ線シフト回路を介してメモリセルアレイにデータ伝達
を行う経路の確認ができるので、正規のデータ線の冗長
データ線への置換が成功する確率が高いので半導体記憶
装置の効率的な生産に効果がある。

【０１１５】請求項９〜１１に記載の半導体記憶装置
は、データ線シフト回路を介してメモリセルアレイにデ
ータ伝達を行う経路の確認ができるので、置換制御回路
に置換情報を不揮発的に保持させたチップが救済されて
いる確率が高いので半導体記憶装置の効率的な生産に効
果がある。

【０１１６】請求項１２に記載の半導体記憶装置は、デ
ータ線シフト回路を介してメモリセルアレイにデータ伝
達を行う経路の確認ができるので、正規のデータ線の冗
長データ線への置換が成功する確率が高いので半導体記
憶装置の効率的な生産に効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置の全
体構成を示した概略ブロック図である。

【図２】図１に示したＤＲＡＭコアＭＣＲの構成を示
したブロック図である。

【図３】図２におけるデータ線シフト回路１２に含ま
れるｉ番目のシフトスイッチ回路２２とそれに対応する
入出力バッファ１８の構成を示した回路図である。

【図４】図３におけるトランスミッションゲート回路
３４の構成を示した回路図である。

【図５】図３に示したシフトスイッチ回路２２のテス
ト動作を説明するための動作波形図である。

【図６】実施の形態２において用いられるシフトスイ
ッチ回路２２ａおよび入出力バッファ１８ａの構成を示
した回路図である。

【図７】図６に示したシフトスイッチ回路２２ａのテ
スト時における動作を説明するための動作波形図であ
る。

【図８】実施の形態３において用いられるシフトスイ
ッチ回路２２ｂの構成を示した回路図である。

【図９】図８に示したシフトスイッチ回路２２ｂの動
作を説明するための図である。

【図１０】データ入出力が分離された場合の変形例を
示した図である。

【図１１】実施の形態４において用いられるシフトス
イッチ回路２２ｄおよび入出力バッファ１８ｄの構成を
示した回路図である。

【図１２】図１１に示した回路の動作を説明するため
の動作波形図である。

【図１３】従来のデータ線冗長置換構成の半導体記憶
装置の一例を示したブロック図である。

【図１４】図１３におけるｉ番目のシフトスイッチ５
１２．ｉの構成を示す回路図である。

【図１５】図１４におけるトランスミッションゲート
回路５４４の構成を示す回路図である。

【図１６】図１３におけるシフト制御信号ＳＦＴ＜
ｎ：０＞と不良データ線との関係を示した図である。

【符号の説明】

１半導体記憶装置、２メモリセルアレイ、４ロウ
デコーダ、６ライトドライバ回路、８ヒューズ回
路、１０シフト情報ラッチ回路、１２データ線シフ
ト回路、１４入出力回路、１６ライトドライバユニ
ット、１８，１８ａ，１８ｄ入出力バッファ、２２，
２２ａ，２２ｂ，２２ｃ，２２ｄシフトスイッチ回
路、２４，２８，３６，３８，５２，７６，１０２，１
２０，１２２インバータ、２６，４８，６６ＡＮＤ回
路、３０，３２，３４，４０，４２，４４，４６，７
８，８４，８６，１０４，１０６，１１４，１１６，１
１８トランスミッションゲート回路、５０，６８，１２
８，１３２トライステートバッファ回路、５４，５６
トランジスタ、６０，７０，１０８データ伝達回
路、６２，７２Ｄフリップフロップ、６４，７４，１
２４クロックドインバータ、８０，８２ＮＯＲ回
路、１１０，１２６，１３０ＯＲ回路、１１２ＮＡＮ
Ｄ回路。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2G132 AA08 AD15 AH04 AK17 AL09 AL12 5L106 AA01 CC12 CC13 CC17 CC22 DD12 EE02 EE03 5M024 AA91 BB17 BB30 BB40 CC70 CC99 DD02 DD09 DD20 GG20 MM04 MM10 PP01 PP02 PP03 PP07 PP10

Claims

【特許請求の範囲】

【請求項１】テストモードと通常モードとを動作モー
ドとして有する半導体記憶装置であって、複数の領域に分割されるメモリセルアレイと、前記複数の領域にそれぞれ対応して設けられデータ伝達
を行なう複数の読出データ線と、前記複数の領域にそれぞれ対応して設けられデータ伝達
を行なう複数の書込データ線と、不揮発的に置換情報を保持し、前記置換情報に応じたシ
フト制御信号を出力する置換制御回路と、使用する読出データ線を前記複数の読出データ線のうち
から所定数選択し、かつ、使用する書込データ線を前記
複数の書込データ線のうちから前記所定数選択するデー
タ線シフト回路とを備え、前記データ線シフト回路は、通常モードでは、前記シフト制御信号に応じて前記複数
の書込データ線のうちの第１、第２の書込データ線のい
ずれか一方を第１の入力ノードに接続し、前記テストモ
ードでは前記第１の書込データ線を前記第１の入力ノー
ドに接続する第１のスイッチ回路と、通常モードでは、前記シフト制御信号に応じて前記複数
の読出データ線のうちの第１、第２の読出データ線のい
ずれか一方を第１の出力ノードに接続し、前記テストモ
ードでは、前記第１の読出データ線を前記第１の出力ノ
ードに接続する第２のスイッチ回路と、前記テストモードにおいて活性化し、前記第１の書込デ
ータ線のデータを前記第１の読出データ線に伝達する第
１のデータ伝達回路とを含む、半導体記憶装置。
【請求項２】前記第１の入力ノードに書込データ信号
を出力し、前記第１の出力ノードから出力される読出デ
ータ信号を受ける入出力回路をさらに備え、前記入出力回路は、書込データバスから前記書込データ信号を受けて前記第
１の入力ノードに与える入力回路と、前記第１の出力ノードから出力される読出データ信号を
受けて読み出しデータバスに出力する出力回路とを含
み、前記第１のデータ伝達回路は、前記第１の書込データ線のデータを前記第１の読出デー
タ線に伝達する経路上に設けられ、前記テストモードに
おいて導通状態となり、前記通常モードにおいて非導通
状態となる第１のトランスミッションゲート回路を含
む、請求項１に記載の半導体記憶装置。
【請求項３】前記データ線シフト回路は、前記テストモードにおいては、シフトイネーブル信号を
活性化し、前記通常モードにおいては、前記シフト制御
信号に応じて前記シフトイネーブル信号を活性化する信
号出力部をさらに含み、前記第１のスイッチ回路は、前記第１の書込データ線と前記第１の入力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ非導通状態、導通状態となる第２
のトランスミッションゲート回路と、前記第２の書込データ線と前記第１の入力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ導通状態、非導通状態となる第３
のトランスミッションゲート回路とを含み、前記第２のスイッチ回路は、前記第１の読出データ線と前記第１の出力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ非導通状態、導通状態となる第４
のトランスミッションゲート回路と、前記第２の読出データ線と前記第１の出力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ導通状態、非導通状態となる第５
のトランスミッションゲート回路とを含む、請求項２に
記載の半導体記憶装置。
【請求項４】前記第１の入力ノードに書込データ信号
を出力し、前記第１の出力ノードから出力される読出デ
ータ信号を受ける入出力回路をさらに備え、前記入出力回路は、データバスから前記書込データ信号を受けて前記第１の
入力ノードに与える入力回路と、前記第１の出力ノードから出力される読出データ信号を
受けて前記データバスに出力する出力回路とを含み、前記第１のデータ伝達回路は、前記第１の書込データ線の書込データを前記第１の読出
データ線に伝達する経路上に設けられ、前記書込データ
を保持するフリップフロップ回路と、前記テストモードにおいて活性化し、前記フリップフロ
ップ回路の出力を反転するクロックドインバータとを含
む、請求項１に記載の半導体記憶装置。
【請求項５】前記データ線シフト回路は、前記テストモードにおいては、シフトイネーブル信号を
活性化し、前記通常モードにおいては、前記シフト制御
信号に応じて前記シフトイネーブル信号を活性化する信
号出力部をさらに含み、前記第１のスイッチ回路は、前記第１の書込データ線と前記第１の入力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ非導通状態、導通状態となる第１
のトランスミッションゲート回路と、前記第２の書込データ線と前記第１の入力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ導通状態、非導通状態となる第２
のトランスミッションゲート回路とを含み、前記第２のスイッチ回路は、前記第１の読出データ線と前記第１の出力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ非導通状態、導通状態となる第３
のトランスミッションゲート回路と、前記第２の読出データ線と前記第１の出力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ導通状態、非導通状態となる第４
のトランスミッションゲート回路とを含む、請求項４に
記載の半導体記憶装置。
【請求項６】前記データ線シフト回路は、前記テストモードにおいて活性化し、前記第２の書込デ
ータ線のデータを前記第２の読出データ線に伝達する第
２のデータ伝達回路をさらに含む、請求項１に記載の半
導体記憶装置。
【請求項７】前記第１、第２のデータ伝達回路は、そ
れぞれ第１、第２のテスト信号の活性化に応じてデータ
伝達を行い、前記データ線シフト回路は、前記テストモードにおいては、前記第１のテスト信号の
活性化に応じてシフトイネーブル信号を非活性化し、第
２のテスト信号の活性化に応じて前記シフトイネーブル
信号を活性化し、前記通常モードにおいては、前記シフ
ト制御信号に応じて前記シフトイネーブル信号を活性化
する信号出力部をさらに含み、前記第１のスイッチ回路は、前記第１の書込データ線と前記第１の入力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ非導通状態、導通状態となる第１
のトランスミッションゲート回路と、前記第２の書込データ線と前記第１の入力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ導通状態、非導通状態となる第２
のトランスミッションゲート回路とを含み、前記第２のスイッチ回路は、前記第１の読出データ線と前記第１の出力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ非導通状態、導通状態となる第３
のトランスミッションゲート回路と、前記第２の読出データ線と前記第１の出力ノードとの間
に接続され、前記シフトイネーブル信号の活性化、非活
性化に応じてそれぞれ導通状態、非導通状態となる第４
のトランスミッションゲート回路とを含む、請求項６に
記載の半導体記憶装置。
【請求項８】前記複数の読出データ線は、複数の正規読出データ線と、冗長読出データ線とを含み、前記複数の書込データ線は、複数の正規書込データ線と、冗長書込データ線とを含む、請求項１に記載の半導体記
憶装置。
【請求項９】テストモードと通常モードとを動作モー
ドとして有する半導体記憶装置であって、複数の領域に分割されるメモリセルアレイと、前記複数の領域にそれぞれ対応して設けられデータ伝達
を行なう複数のデータ線と、不揮発的に置換情報を保持し、前記置換情報に応じたシ
フト制御信号を出力する置換制御回路と、使用するデータ線を前記複数のデータ線のうちから所定
数選択するデータ線シフト回路とを備え、前記データ線シフト回路は、通常モードでは、前記シフト制御信号に応じて前記複数
のデータ線のうちの第１、第２のデータ線のいずれか一
方を第１のノードに接続する第１のスイッチ回路と、前記テストモードにおいて活性化し、前記第１のデータ
線のデータを前記第１のデータ線に伝達するデータ伝達
回路とを含む、半導体記憶装置。
【請求項１０】前記データ伝達回路は、前記第１のデ
ータ線に伝達された信号を第１のテスト制御信号に応じ
てテストデータとして取込み、前記テストデータを第２
のテスト制御信号に応じて前記第２のデータ線に出力
し、データバスと、前記データバスから信号を前記第１のテスト制御信号に
応じて受けて前記第１のノードに向けて出力し、前記第
１のノードから前記第２のテスト制御信号に応じて信号
を受けて前記データバスに向けて出力する入出力回路と
をさらに備える、請求項９に記載の半導体記憶装置。
【請求項１１】前記データ伝達回路は、前記第１のテスト制御信号に応じて導通し、前記第１の
データ線上の信号を伝達するトランスミッションゲート
と、前記トランスミッションゲートによって伝達された信号
を保持するラッチ回路と、前記第２のテスト制御信号に応じて前記ラッチ回路の出
力を前記第２のデータ線に出力するクロックドインバー
タとを含む、請求項１０に記載の半導体記憶装置。
【請求項１２】前記複数のデータ線は、複数の正規データ線と、冗長データ線とを含む、請求項９に記載の半導体記憶装
置。