KR20230030175A - 반도체 장치의 퓨즈 래치 - Google Patents
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Abstract
본 실시예는 PMOS 트랜지스터들과 NMOS 트랜지스터들을 포함하는 반도체 장치의 퓨즈 래치를 개시한다. 본 실시예에 따른 퓨즈 래치는, 제 1 제어신호에 따라 데이터를 제 1 노드와 제 2 노드에 전달하는 데이터 전달부, 제 1 노드 및 제 2 노드를 통해 데이터 전달부로부터 인가되는 데이터를 래치하는 래치부 및 제 2 제어신호에 따라 상기 래치부에 래치된 데이터를 출력하는 데이터 출력부를 포함하고, 데이터 전달부, 래치부 및 데이터 출력부에 포함되는 NMOS 트랜지스터들은 제 1, 제 4 및 제 5 액티브 영역에 각각 형성되고 PMOS 트랜지스터들은 제 2 및 제 3 액티브 영역에 형성되며, 제 1 내지 제 5 액티브 영역은 제 1방향을 따라 순차적으로 배치된다.
Description
본 발명은 반도체 장치의 퓨즈 래치에 관한 것으로, 보다 상세하게는 리페어 퓨즈 셀의 데이터를 래치하는 퓨즈 래치에 관한 것이다.
일반적으로, 개인용 컴퓨터나 전자 통신 기기 등과 같은 전자적 시스템이 고성능화되면서 이러한 전자적 시스템에 메모리로서 탑재되는 반도체 장치도 나날이 고속화 및 고집적화 되고 있다.
반도체 장치의 고집적화를 위해서는 메모리 셀 영역내의 메모리 셀들을 제한된 면적 내에 효율적으로 배치하는 것도 중요하지만 메모리 셀을 동작시키는데 필요한 주변의 회로들을 효율적으로 배치하는 것도 중요하다.
반도체 장치에는 메모리 셀의 리페어를 위한 퓨즈 관련 회로들이 많이 사용되고 있다. 따라서, 반도체 장치의 면적 이득을 위해 이러한 퓨즈 관련 회로의 효율적 배치도 매우 중요한 사항이 되고 있다.
본 발명의 실시예는 소프트 에러에 대한 내성이 강한 반도체 장치의 퓨즈 래치를 제공한다.
또한, 본 실시예는 반도체 장치의 면적 이득을 향상시킬 수 있도록 구조를 개선한 퓨즈 래치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치의 퓨즈 래치는, 제 1 제어신호를 게이트 단자로 인가받으며, 제 1 제어신호에 따라 퓨즈 셀 데이터를 전달하는 제 1 및 제 2 NMOS 트랜지스터; 전원전압의 인가단과 접지전압의 인가단 사이에 직렬 연결된 제 1 PMOS 트랜지스터와 제 3 NMOS 트랜지스터를 포함하며, 입력노드가 제 2 NMOS 트랜지스터와 연결되고 출력노드가 제 1 NMOS 트랜지스터와 연결되는 제 1 인버터; 전원전압의 인가단과 접지전압의 인가단 사이에 직렬 연결된 제 2 PMOS 트랜지스터와 제 4 NMOS 트랜지스터를 포함하며, 입력노드가 제 1 인버터의 출력노드와 연결되고, 출력노드가 제 1 인버터의 입력노드에 연결되는 제 2 인버터; 게이트가 제 1 인버터의 입력노드 및 제 2 인버터의 출력노드에 연결되고, 제 1 단자가 데이터 출력단과 연결되는 제 5 NMOS 트랜지스터; 및 제 2 제어신호를 게이트 단자로 인가받으며, 제 2 제어신호에 따라 접지전압과 제 5 NMOS 트랜지스터의 제 2 단자를 선택적으로 연결시키는 제 6 NMOS 트랜지스터를 포함하되, 제 1 액티브 영역, 제 2 액티브 영역, 제 3 액티브 영역, 제 4 액티브 영역 및 제 5 액티브 영역이 제 1 방향을 따라 순차적으로 배치되고, 제 2 및 제 4 NMOS 트랜지스터의 적어도 일부가 제 1 액티브 영역에 포함되고, 제 2 PMOS 트랜지스터의 적어도 일부가 제 2 액티브 영역에 포함되고, 제 1 PMOS 트랜지스터의 적어도 일부가 제 3 액티브 영역에 포함되고,제 1 및 제 3 NMOS 트랜지스터의 적어도 일부가 상기 제 4 액티브 영역에 포함되고, 제 5 및 제 6 NMOS 트랜지스터의 적어도 일부가 제 5 액티브 영역에 포함될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 장치의 퓨즈 래치는, 제 1 제어신호에 따라 데이터를 제 1 노드와 제 2 노드에 전달하는 데이터 전달부, 제 1 노드 및 제 2 노드를 통해 데이터 전달부로부터 인가되는 데이터를 래치하는 래치부 및 제 2 제어신호에 따라 상기 래치부에 래치된 데이터를 출력하는 데이터 출력부를 포함하고, 데이터 전달부, 래치부 및 데이터 출력부에 포함되는 NMOS 트랜지스터들은 제 1, 제 4 및 제 5 액티브 영역에 각각 형성되고 PMOS 트랜지스터들은 제 2 및 제 3 액티브 영역에 형성되며, 제 1 내지 제 5 액티브 영역은 제 1방향을 따라 순차적으로 배치된다.
본 발명의 실시예는 퓨즈 래치의 구조를 개선함으로써 소프트 에러에 대한 내성을 강화시키고 반도체 장치의 면적 이득을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 래치의 회로 구조를 보여주는 회로도.
도 2는 도 1의 퓨즈 래치를 구성하는 소자들의 실제 배치 구조를 예시적으로 보여주는 레이아웃 도면.
도 3은 도 2의 단위 퓨즈 래치들이 어레이 형태로 배열되는 경우, 단위 퓨즈 래치들의 액티브 영역들이 배치되는 모습을 예시적으로 간략하게 보여주는 도면.
도 2는 도 1의 퓨즈 래치를 구성하는 소자들의 실제 배치 구조를 예시적으로 보여주는 레이아웃 도면.
도 3은 도 2의 단위 퓨즈 래치들이 어레이 형태로 배열되는 경우, 단위 퓨즈 래치들의 액티브 영역들이 배치되는 모습을 예시적으로 간략하게 보여주는 도면.
이하, 첨부된 도면을 참조하여 다양한 실시 예가 설명될 것이다. 그러나, 본 개시는 특정한 실시 예에 한정되지 않고, 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다. 본 개시의 실시 예는 본 개시를 통해 직간접적으로 인식될 수 있는 다양한 효과를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 래치의 회로 구성을 나타내는 회로도이다.
반도체 장치는 전체 메모리 셀 어레이 중에서 결함이 발생한 메모리 셀(결함 셀)을 테스트를 통해 검출할 수 있다. 결함 셀을 엑세스 하기 위한 어드레스를 리페어(Repair) 정보라 칭할 수 있다. 리페어 정보는 퓨즈 어레이(미도시)에 퓨즈 셋(Fuse Set) 단위로 저장될 수 있다. 퓨즈 래치는 퓨즈 어레이에 이미 저장된 리페어 정보를 반도체 장치의 부트업(Boot-up) 과정에서 읽어들여 저장할 수 있다.
도 1을 참조하면, 본 실시예에 따른 퓨즈 래치(1)는 데이터 전달부(10), 래치부(20) 및 데이터 출력부(30)를 포함할 수 있다.
데이터 전달부(10)는 제어신호(CON1)에 따라 퓨즈 셀 데이터(FD1, FD2)(데이터)를 래치부(20)에 전달할 수 있다. 이때, 퓨즈 셀 데이터(FD1, FD2)는 값이 서로 반대되는 데이터일 수 있다. 예컨대, 퓨즈 셀 데이터(FD1)의 위상이 "하이(H)"이면, 퓨즈 셀 데이터(FD2)는 위상이 "로우(L)"가 될 수 있다. 이러한 데이터 전달부(10)는 패스용 NMOS 트랜지스터들(N1, N2)을 포함할 수 있다.
NMOS 트랜지스터(N1)는 제어신호(CON1)를 입력받는 게이트 단자, 퓨즈 셀(미도시)의 제 1 출력단자와 연결되어 퓨즈 셀 데이터(FD1)를 입력받는 제 1 단자(이하에서, 제 1 단자는 드레인 단자 또는 소스 단자), 및 노드(A)를 통해 래치부(20)와 연결되는 제 2 단자(이하에서, 제 2 단자는 드레인 단자 또는 소스 단자)를 포함할 수 있다. NMOS 트랜지스터(N2)는 제어신호(CON1)를 입력받는 게이트 단자, 퓨즈 셀(미도시)의 제 2 출력단자와 연결되어 퓨즈 셀 데이터(FD2)를 입력받는 제 1 단자, 및 노드(B)를 통해 래치부(20)와 연결되는 제 2 단자를 포함할 수 있다.
제어신호(CON1)가 하이 레벨이면, NMOS 트랜지스터들(N1, N2)가 턴 온 상태가 될 수 있다. 그러면, 퓨즈 셀 데이터(FD1)가 노드(A)에 전달되고, 퓨즈 셀 데이터(FD2)가 노드(B)에 전달될 수 있다.
래치부(20)는 데이터 전달부(10)를 통해 인가되는 퓨즈 셀 데이터(FD1, FD2)를 래치할 수 있다. 이러한 래치부(20)는 입출력단이 서로 피드백(feedback)되게 연결된 인버터들(INV1, INV2)을 포함할 수 있다.
인버터(INV1)는 전원전압(VDD) 인가단과 접지전압(VSS) 인가단 사이에 직렬 연결된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N3)를 포함할 수 있다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N3)의 게이트는 노드(B)를 통해 NMOS 트랜지스터(N2)의 제 2 단자와 공통 연결될 수 있다. PMOS 트랜지스터(P1)의 제 1 단자는 전원전압(VDD)과 연결되고, 제 2 단자는 NMOS 트랜지스터(N3)의 제 2 단자와 연결될 수 있다. NMOS 트랜지스터(N3)의 제 1 단자는 접지전압(VSS) 인가단과 연결되고, 제 2 단자는 PMOS 트랜지스터(P1)의 제 2 단자와 연결될 수 있다.
즉, PMOS 트랜지스터(P1)의 제 2 단자와 NMOS 트랜지스터(N3)의 제 2 단자가 공통 연결된 노드가 인버터(INV1)의 입력노드(노드 A)가 되어 NMOS 트랜지스터(N1)의 제 2 단자와 연결될 수 있다. 그리고, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N3)의 공통 연결된 게이트가 출력노드(노드 B)가 되어 NMOS 트랜지스터(N2)의 제 2 단자와 연결될 수 있다.
인버터(INV2)는 전원전압(VDD) 인가단과 접지전압(VSS) 인가단 사이에 직렬 연결된 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N4)를 포함할 수 있다. PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N4)의 게이트는 노드(A)를 통해 NMOS 트랜지스터(N1)의 제 2 단자와 공통 연결될 수 있다. PMOS 트랜지스터(P2)의 제 1 단자는 전원전압(VDD) 인가단과 연결되고, 제 2 단자는 NMOS 트랜지스터(N4)의 제 2 단자와 연결될 수 있다. NMOS 트랜지스터(N4)의 제 1 단자는 접지전압(VSS) 인가단과 연결되고, 제 2 단자는 PMOS 트랜지스터(P2)의 제 2 단자와 연결될 수 있다.
즉, PMOS 트랜지스터(P2)의 제 2 단자와 NMOS 트랜지스터(N4)의 제 2 단자가 공통 연결된 노드가 인버터(INV2)의 입력노드(노드 B)가 되어 NMOS 트랜지스터(N2)의 제 2 단자와 연결될 수 있다. 그리고, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N4)의 공통 연결된 게이트가 출력노드(노드 A)가 되어 NMOS 트랜지스터(N1)의 제 2 단자와 연결될 수 있다.
노드(A)가 하이 레벨이면, 인버터(INV2)의 NMOS 트랜지스터(N4)가 턴 온 될 수 있다. 그러면, 노드(B)가 로우 레벨이 되어, PMOS 트랜지스터(P1)가 턴 온 상태가 될 수 있다. PMOS 트랜지스터(P1)가 턴 온 되면 노드(A)가 하이 레벨을 유지하게 되어 하이 데이터를 래치할 수 있다.
반면에, 노드(A)가 로우 레벨이면, 인버터(INV2)의 PMOS 트랜지스터(P2)가 턴 온 될 수 있다. 그러면, 노드(B)가 하이 레벨이 되어, NMOS 트랜지스터(N3)가 턴 온 상태가 될 수 있다. NMOS 트랜지스터(N3)가 턴 온 되면 노드(A)가 로우 레벨을 유지하게 되어 로우 데이터를 래치할 수 있다.
데이터 출력부(30)는 제어신호(CON2)에 따라 래치부(20)에서 래치된 데이터를 출력할 수 있다. 이러한 데이터 출력부(30)는 데이터 출력단(OUT)과 접지전압(VSS) 인가단 사이에 직렬 연결된 NMOS 트랜지스터들(N5, N6)을 포함할 수 있다.
NMOS 트랜지스터(N5)는 노드(B)와 연결된 게이트, 데이터 출력단(OUT)과 연결된 제 1 단자 및 NMOS 트랜지스터(N6)와 연결된 제 2 단자를 포함할 수 있다. NMOS 트랜지스터(N6)는 제어신호(CON2)를 입력받는 게이트, 접지전압(VSS) 인가단과 연결되는 제 1 단자 및 NMOS 트랜지스터(N5)의 제 2 단자와 연결된 제 2 단자를 포함할 수 있다.
제어신호(CON2)가 하이 레벨이면, NMOS 트랜지스터(N6)가 턴 온 될 수 있다. 노드(B)가 하이 레벨로 천이하면, NMOS 트랜지스터(N5)가 턴 온 상태가 되어 출력단(OUT)으로 래치된 로우 레벨의 데이터가 출력될 수 있다.
도 2는 도 1의 퓨즈 래치(1)를 구성하는 소자들의 실제 배치 구조를 예시적으로 보여주는 레이아웃 도면이다.
설명의 편의를 위해, 도 1에서 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1~N6)을 나타내는 참조 번호들은 도 2에서는 해당 트랜지스터의 게이트에 표시하였다. 이하에서는, PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1~N6)의 소스 영역 및 드레인 영역이 액티브 영역에 배치되는 것이지만, 설명의 편의를 위해 트랜지스터가 액티브 영역에 배치되는 것으로 설명하기로 한다.
도 2를 참조하면, 데이터 전달부(10)의 NMOS 트랜지스터(N1)는 N형 액티브 영역(N_ACT2)에 형성될 수 있다. 그리고, NMOS 트랜지스터(N2)는 N형 액티브 영역(N_ACT1)에 형성될 수 있다. N형 액티브 영역들(N_ACT1, N_ACT2)은 각각의 NMOS 트랜지스터들(N2, N1)에 대응하여 분리될 수 있다.
그리고, 래치부(20)의 PMOS 트랜지스터(P1)는 P형 액티브 영역(P_ACT2)에 형성될 수 있다. 그리고, PMOS 트랜지스터(P2)는 P형 액티브 영역(P_ACT1)에 형성될 수 있다. P형 액티브 영역들(P_ACT1, P_ACT2)은 각각의 PMOS 트랜지스터들(P2, P1)에 대응하여 분리될 수 있다. 즉, 서로 다른 인버터(INV1, INV2)에 각각 포함되는 2개의 PMOS 트랜지스터들(P2, P1)이 각각의 P형 액티브 영역들(P_ACT1, P_ACT2)에 형성될 수 있다.
래치부(20)의 NMOS 트랜지스터(N3)는 N형 액티브 영역(N_ACT2)에 형성될 수 있다. NMOS 트랜지스터(N4)은 N형 액티브 영역(N_ACT1)에 형성될 수 있다. N형 액티브 영역(N_ACT2, N_ACT1)은 각각의 NMOS 트랜지스터들(N3, N4)에 대응하여 분리될 수 있다. 즉, 서로 다른 인버터(INV1, INV2)에 각각 포함되는 2개의 NMOS 트랜지스터들(N3, N4)이 각각의 N형 액티브 영역들(N_ACT2, N_ACT1)에 형성될 수 있다.
데이터 출력부(30)의 NMOS 트랜지스터들(N5, N6)은 N형 액티브 영역(N_ACT3)에 형성될 수 있다. NMOS 트랜지스터(N5)는 NMOS 트랜지스터(N3)와 게이트가 공통 연결될 수 있다.
N형 액티브 영역(N_ACT1)은 제 1 방향(Y 방향)을 따라 P형 액티브 영역(P_ACT1)의 일측에 위치할 수 있다. P형 액티브 영역(P_ACT1)은 제 1 방향(Y 방향)을 따라 N형 액티브 영역(N_ACT1)과 P형 액티브 영역(P_ACT2) 사이에 배치될 수 있다. P형 액티브 영역(P_ACT2)은 제 1 방향(Y 방향)을 따라 P형 액티브 영역(P_ACT1)과 N형 액티브 영역(N_ACT2) 사이에 배치될 수 있다.
N형 액티브 영역(N_ACT2)은 제 1 방향(Y 방향)을 따라 P형 액티브 영역(P_ACT2)의 타측(P형 액티브 영역(P_ACT1)과 반대편측)에 위치할 수 있다. 그리고, N형 액티브 영역(N_ACT3)은 제 1 방향(Y 방향)을 따라 N형 액티브 영역(N_ACT2)의 일측에 위치할 수 있다.
즉, 각 퓨즈 래치(단위 퓨즈 래치)(1)에서, NMOS 트랜지스터들(N1~N6)은 3개의 N형 액티브 영역들(N_ACT1, N_ACT2, N_ACT3)에 형성될 수 있다. 그리고, PMOS 트랜지스터들(P1, P2)은 2개의 P형 액티브 영역(P_ACT1, P_ACT2)에 형성될 수 있다.
또한, 노드(B)에 대응하는 B 라인은 콘택(CONT)을 통해 N형 액티브 영역(N_ACT1) 및 P형 액티브 영역(P_ACT1)에 연결될 수 있다. 그리고, 노드(A)에 대응하는 A 라인은 콘택(CONT)을 통해 P형 액티브 영역(P_ACT1), N형 액티브 영역들(N_ACT2, N_ACT3)과 연결될 수 있다. 이와 같은 배치 구조로 인해, 도 1의 인버터(INV1, INV2)의 B 라인과 A 라인은 정션이 분리될 수 있다. 노드(B)에 대응하는 B 라인과 노드(A)에 대응하는 A 라인은 M0 레이어의 메탈라인으로 형성될 수 있다. B 라인과 A 라인은 다른 라인들 보다 제 2 방향(X 방향)의 폭이 두껍게 형성되어 커패시턴스의 양이 증가될 수 있다.
N형 액티브 영역(N_ACT1)이 P형 액티브 영역(P_ACT1)의 일측(Y 방향 기준)에 1단 구조로 배치될 수 있다. 그리고, P형 액티브 영역들(P_ACT1, P_ACT2)이 N형 액티브 영역(N_ACT1)의 일측(Y 방향 기준)에 2단 구조로 배치될 수 있다. 그리고, N형 액티브 영역들(N_ACT2, N_ACT3)이 P형 액티브 영역(P_ACT2)의 타측(Y 방향 기준)에 2단 구조로 배치될 수 있다. 이에 따라, 액티브 영역들(N_ACT1, P_ACT1, P_ACT2, N_ACT2, N_ACT3)은 전체적으로 N-P-P-N-N 구조로 순차적으로 배치될 수 있다.
제 1 방향(예컨대, Y 방향)과 교차하는 제 2 방향(예컨대, X 방향)으로, P형 액티브 영역들(P_ACT1, P_ACT2)이 배치된 전체 길이는 N형 액티브 영역들(N_ACT1~N_ACT3)의 길이 보다 짧을 수 있다. 그리고, 제 2 방향으로, P형 액티브 영역들(P_ACT1, P_ACT2)이 배치된 전체 길이는 서로 동일할 수 있다. 또한, 제 2 방향으로, N형 액티브 영역들(N_ACT1~N_ACT3)이 배치된 전체 길이는 서로 동일할 수 있다.
또한, 본 발명의 실시예는 N형 액티브 영역(N_ACT1)이 퓨즈 래치(1)의 최상위 외곽에 배치되므로 PMOS 웰의 픽업을 위한 픽업 가드링 영역(PU1)을 구비할 수 있다. 그리고, 본 발명의 실시예는 N형 액티브 영역(N_ACT3)이 퓨즈 래치(1)의 최하위 외곽에 배치되므로 PMOS 웰의 픽업을 위한 픽업 가드링 영역(PU2)을 구비할 수 있다. 즉, N형 액티브 영역(N_ACT1)에 인접하게 픽업 가드링 영역(PU1)을 구비하고, N형 액티브 영역(N_ACT3)에 인접하게 픽업 가드링 영역(PU2)을 구비하여, 소스 노드(노드 A)로 빠져 나가는 전자(electron)의 양을 줄일 수 있도록 한다. 또한, 본 발명의 실시예는, 제 1 방향(Y 방향)으로, N형 액티브 영역(N_ACT2)의 일측에 PMOS 웰의 픽업을 위한 픽업 가드링 영역(PU3)을 옵션으로 구비할 수도 있다.
본 발명의 실시예에서는 제 1 방향(Y 방향)을 따라 액티브 영역들(N_ACT1, P_ACT1, P_ACT2, N_ACT2, N_ACT3)이 전체적으로 N-P-P-N-N 구조로 배치되는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 제 1 방향(Y 방향)을 따라 액티브 영역들(N_ACT1, P_ACT1, P_ACT2, N_ACT2, N_ACT3)이 배치되는 순서는 충분히 변경이 가능할 수 있다.
퓨즈 래치(1)는 전리성(電離性)의 방사선에 노출됨으로써 발생하는 전하에 영향을 받게 된다. 방사선이 조사되는 것에 의해, 래치의 기억 상태가 불안정하게 되어 기억 상태의 반전이라고 하는 오동작이 발생할 가능성이 높아진다. 이러한 현상은 소프트 에러라고 불리며, 전리성의 방사선으로서는 패키지 재료나 배선 재료로부터 나오는 α선이 원인이 될 수 있다. 즉, 소프트 에러란 알파 입자(alpha particle)와 같은 우주선(cosmic ray)에 의해 래치에 저장된 데이터가 변경되는 현상을 의미할 수 있다. 퓨즈 래치(1)에서 데이터의 반전이 자주 일어나는 경우 뉴트론 소프트 에러 레이트(Neutron Soft Error Rate, NSER)가 높아질 수 있다. 특히, 소프트 에러는 전원 전압이 낮아짐에 따라 발생하기 쉬워지므로, 최근의 저전원 구동화를 도모한 반도체 기억 장치에서는 이 소프트 에러에 대한 내성을 증가시키는 것이 중요한 테마로 되고 있다.
이에, 본 발명의 실시예는, N형 액티브 영역들(N_ACT1, N_ACT2)에서, 퓨즈 셀 데이터(FD1, FD2)가 인가되는 NMOS 트랜지스터들(N1, N2)의 제 1 단자들(L1, L2)이 제 1 방향(Y 방향)으로 노드(B)를 기준으로 하여 일정 간격 이격되어 물리적으로 분리되어 배치될 수 있다. 다시 말하면, 퓨즈 셀 데이터(FD1, FD2)가 인가되는 NMOS 트랜지스터들(N1, N2)이 서로 동일한 액티브 영역에 형성되지 않고 서로 다른 액티브 영역들(N_ACT1, N_ACT2)에 각각 형성될 수 있다. 이러한 배치 구조를 통해, 본 발명의 실시예는 퓨즈 래치(1)에서 소프트 에러에 강한 내성을 가질 수 있다.
즉, 퓨즈 셀 데이터(FD1, FD2)가 인가되는 NMOS 트랜지스터들(N1, N2)의 정션 라인들(제 1 단자들 L1, L2)이 물리적으로 분리되어 멀리 배치되는 경우 정션 라인들에 소프트 에러가 발생하더라도 그로 인해 발생한 잉여 차지가 래치의 동작에 직접적인 영향을 미치는 신호 라인들(퓨즈 셀 데이터(FD1, FD2) 라인들)로 확산되는 것을 방지할 수 있다. 이로 인해, 소프트 에러가 발생하더라도 NMOS 트랜지스터들(N1, N2)의 신호 라인들이 서로 에러 상태를 전파하는 것이 어려워져 연결라인에서 기억상태 반전이 발생하는 것을 방지할 수 있다.
또한, 본 실시예의 N형 액티브 영역들(N_ACT1, N_ACT2)에서, 퓨즈 셀 데이터(FD1, FD2)가 인가되는 NMOS 트랜지스터들(N1, N2)의 제 1 단자들이 N형 액티브 영역들(N_ACT1, N_ACT2)의 측단부(X 방향 기준)에 배치된다. 이러한 구조를 통해, 퓨즈 래치(1)들이 어레이 형태로 배열되는 경우, 인접한 퓨즈 래치들은 퓨즈 셀 데이터(FD1, FD2)가 입력되는 단자(신호 전송 라인)을 공유할 수 있다.
또한, 전원전압(VDD)과 접지전압(VSS)을 공급하는 파워 라인들이 퓨즈 래치(1)의 양측부에 배치된다. 이러한 구조를 통해, 퓨즈 래치(1)들이 어레이 형태로 배열되는 경우, 인접한 퓨즈 래치들은 해당 파워 라인들을 공유할 수 있다.
도 2에서 퓨즈 데이터(FD1, FD2)와, 제어신호(CON1, CON2)가 전송되는 라인과 전원(VDD, VSS)이 전송되는 라인들(L)은 M0 레이어의 메탈라인으로 형성될 수 있다. 라인들(L)은 콘택(CONT)을 통해 액티브 영역(P_ACT1, P_ACT2, N_ACT1, N_ACT2, N_ACT3) 또는 게이트(G)와 연결될 수 있다.
본 발명의 실시예는, 제 2 방향(X 방향)을 따라 N형 액티브 영역(N_ACT1) 상에 2개의 NMOS 트랜지스터들(N4, N2)이 배치될 수 있다. 그리고, 본 발명의 실시예는, 제 2 방향(X 방향)을 따라 P형 액티브 영역(P_ACT1) 상에 1개의 PMOS 트랜지스터(P2)가 배치될 수 있다. 본 발명의 실시예는, 제 2 방향(X 방향)을 따라 P형 액티브 영역(P_ACT2) 상에 1개의 PMOS 트랜지스터(P1)가 배치될 수 있다. 본 발명의 실시예는, 제 2 방향(X 방향)을 따라 N형 액티브 영역(N_ACT2) 상에 2개의 NMOS 트랜지스터들(N3, N1)이 배치될 수 있다. 또한, 본 발명의 실시예는, 제 2 방향(X 방향)을 따라 N형 액티브 영역(N_ACT3) 상에 2개의 NMOS 트랜지스터들(N5, N6)이 배치될 수 있다.
이에 따라, 본 발명의 실시예는 제 2 방향(X 방향)을 따라 각각의 액티브 영역에 NMOS 트랜지스터들이 두 줄로 배치되고 PMOS 트랜지스터들이 한 줄로 배치되어 제 2 방향(Y 방향)의 폭을 현저하게 줄일 수 있다.
도 3은 도 2의 단위 퓨즈 래치들이 어레이 형태로 배열되는 경우, 단위 퓨즈 래치들의 액티브 영역들이 배치되는 모습을 예시적으로 간략하게 보여주는 도면이다.
도 3을 참조하면, 각 단위 퓨즈 래치(1)는 제 1 방향(Y 방향)을 따라 N-P-P-N-N 순서로 배치된 N-형 액티브 영역(N_ACT1), P형 액티브 영역들(P_ACT1, P_ACT2) 및 N형 액티브 영역들(N_ACT2, N_ACT3)을 포함할 수 있다. 퓨즈 래치 어레이는 제 2 방향(X 방향)을 따라 일렬로 배열되는 복수의 단위 퓨즈 래치(1)들을 포함할 수 있다.
이처럼, 각 단위 퓨즈 래치(1)의 액티브 영역들을 N-P-P-N-N 구조로 배치함으로써, 단위 퓨즈 래치(1)의 폭(W1)을 줄일 수 있다. 특히, 단위 퓨즈 래치(1)들이 어레이 형태로 일렬로 배열되는 경우, 퓨즈 래치 어레이의 폭(W2)을 현저하게 줄일 수 있다.
Claims (20)
- 제 1 제어신호를 게이트 단자로 인가받으며, 상기 제 1 제어신호에 따라 퓨즈 셀 데이터를 전달하는 제 1 및 제 2 NMOS 트랜지스터;
전원전압의 인가단과 접지전압의 인가단 사이에 직렬 연결된 제 1 PMOS 트랜지스터와 제 3 NMOS 트랜지스터를 포함하며, 입력노드가 상기 제 2 NMOS 트랜지스터와 연결되고 출력노드가 상기 제 1 NMOS 트랜지스터와 연결되는 제 1 인버터;
상기 전원전압의 인가단과 상기 접지전압의 인가단 사이에 직렬 연결된 제 2 PMOS 트랜지스터와 제 4 NMOS 트랜지스터를 포함하며, 입력노드가 상기 제 1 인버터의 출력노드와 연결되고, 출력노드가 상기 제 1 인버터의 입력노드에 연결되는 제 2 인버터;
게이트가 상기 제 1 인버터의 입력노드 및 상기 제 2 인버터의 출력노드에 연결되고, 제 1 단자가 데이터 출력단과 연결되는 제 5 NMOS 트랜지스터; 및
제 2 제어신호를 게이트 단자로 인가받으며, 상기 제 2 제어신호에 따라 접지전압과 상기 제 5 NMOS 트랜지스터의 제 2 단자를 선택적으로 연결시키는 제 6 NMOS 트랜지스터를 포함하되,
제 1액티브 영역, 제 2액티브 영역, 제 3액티브 영역, 제 4액티브 영역 및 제 5액티브 영역이 제 1 방향을 따라 순차적으로 배치되고,
상기 제 2 및 제 4 NMOS 트랜지스터의 적어도 일부가 상기 제 1 액티브 영역에 포함되고, 상기 제 2 PMOS 트랜지스터의 적어도 일부가 상기 제 2 액티브 영역에 포함되고, 상기 제 1 PMOS 트랜지스터의 적어도 일부가 상기 제 3 액티브 영역에 포함되고,상기 제 1 및 제 3 NMOS 트랜지스터의 적어도 일부가 상기 제 4 액티브 영역에 포함되고, 상기 제 5 및 제 6 NMOS 트랜지스터의 적어도 일부가 상기 제 5 액티브 영역에 포함되는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 4 및 제 2 NMOS 트랜지스터는 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 액티브 영역의 양측 단부에 각각 배치되는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 2 PMOS 트랜지스터는 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 2 액티브 영역의 일측 단부에 배치되는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 1 PMOS 트랜지스터는 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 3 액티브 영역의 일측 단부에 배치되는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 3 및 제 1 NMOS 트랜지스터는 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 4 액티브 영역의 양측 단부에 각각 배치되는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 5 및 제 6 NMOS 트랜지스터는 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 5 액티브 영역의 양측 단부에 각각 배치되는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 1 방향과 교차하는 제 2 방향으로, 상기 제 2 및 제 3 액티브 영역들이 배치된 전체 길이는 상기 제 1, 제 4 및 제 5 액티브 영역들의 길이 보다 짧은 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 1방향과 교차하는 제 2 방향으로, 상기 제 4 액티브 영역의 타측 단부에 위치하며 상기 퓨즈 셀 데이터를 공급하는 제 1라인;
상기 제 2 방향으로, 상기 제 1 액티브 영역의 타측 단부에 위치하며 상기 퓨즈 셀 데이터를 공급하는 제 2라인;
상기 제 2 방향으로, 상기 제 2 및 제 3 액티브 영역의 일측 단부에 위치하며 상기 전원전압을 공급하는 제 1 전원라인;
상기 제 2 방향으로, 상기 제 1 액티브 영역의 일측 단부에 위치하며 상기 접지전압을 공급하는 제 2 전원라인;
상기 제 2 방향으로, 상기 제 4 액티브 영역의 일측 단부에 위치하며 상기 접지전압을 공급하는 제 3 전원라인; 및
상기 제 2 방향으로, 상기 제 5 액티브 영역의 타측 단부에 위치하며 상기 접지전압을 공급하는 제 4 전원라인을 더 포함하는 반도체 장치의 퓨즈 래치. - 제 8항에 있어서,
상기 제 1방향으로, 상기 제 1 액티브 영역과 상기 제 4 액티브 영역 사이에 상기 제 2 및 제 3 액티브 영역이 위치하며, 상기 제 1 라인과 상기 제 2 라인은 상기 제 1 액티브 영역 및 상기 제 4 액티브 영역 사이의 거리만큼 이격되어 배치되는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 1 내지 제 5 액티브 영역은 상기 제 1 방향을 따라 N-P-P-N-N 구조로 순차적으로 배치되는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 1, 제 4 및 제 5 액티브 영역은 상기 제 1 방향과 교차하는 제 2 방향을 따라 각각의 액티브 영역에 상기 트랜지스터들이 두 줄로 배치되는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 2 및 제 3 액티브 영역은 상기 제 1 방향과 교차하는 제 2 방향을 따라 각각의 액티브 영역에 상기 트랜지스터들이 한 줄로 배치되는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 제 1 방향으로 최상위 외곽에 배치되고, 상기 제 1 액티브 영역의 웰 픽업을 위한 제 1 픽업 가드링 영역; 및
상기 제 1 방향으로 최하위 외곽에 배치되고, 상기 제 5 액티브 영역의 웰 픽업을 위한 제 2 픽업 가드링 영역을 더 포함하는 반도체 장치의 퓨즈 래치. - 제 13항에 있어서,
상기 제 1 방향으로, 상기 제 4 액티브 영역의 일측에 웰 픽업을 위한 제 3 픽업 가드링 영역을 더 포함하는 반도체 장치의 퓨즈 래치. - 제 1항에 있어서,
상기 적어도 일부는 소스 영역 및 드레인 영역을 포함하는 반도체 장치의 퓨즈 래치. - 제 1 제어신호에 따라 데이터를 제 1 노드와 제 2 노드에 전달하는 데이터 전달부;
상기 제 1 노드 및 상기 제 2 노드를 통해 상기 데이터 전달부로부터 인가되는 상기 데이터를 래치하는 래치부; 및
제 2 제어신호에 따라 상기 래치부에 래치된 데이터를 출력하는 데이터 출력부를 포함하고,
상기 데이터 전달부, 상기 래치부 및 상기 데이터 출력부에 포함되는 NMOS 트랜지스터들은 제 1, 제 4 및 제 5 액티브 영역에 각각 형성되고 PMOS 트랜지스터들은 제 2 및 제 3 액티브 영역에 형성되며, 상기 제 1 내지 제 5 액티브 영역은 제 1방향을 따라 순차적으로 배치되는 반도체 장치의 퓨즈 래치. - 제 16항에 있어서,
상기 제 1, 제 4 및 제 5 액티브 영역은 상기 제 1 방향과 교차하는 제 2 방향을 따라 상기 각각의 액티브 영역에 상기 트랜지스터들이 두 줄로 배치되고,
상기 제 2 및 제 3 액티브 영역은 상기 제 2 방향을 따라 상기 각각의 액티브 영역에 상기 트랜지스터들이 한 줄로 배치되는 반도체 장치의 퓨즈 래치. - 제 16항에 있어서,
제 2 및 제 4 NMOS 트랜지스터의 적어도 일부는 상기 제 1 액티브 영역에 배치되고,
제 2 PMOS 트랜지스터의 적어도 일부는 상기 제 1 방향으로 상기 제 1 액티브 영역의 일측에 위치하는 상기 제 2 액티브 영역에 배치되고,
제 1 PMOS 트랜지스터의 적어도 일부는 상기 제 1 방향으로 상기 제 2 액티브 영역의 일측에 위치하는 상기 제 3 액티브 영역에 배치되고,
제 1 및 제 3 NMOS 트랜지스터의 적어도 일부는 상기 제 1 방향으로 상기 제 3 액티브 영역의 일측에 위치하는 상기 제 4 액티브 영역에 배치되고,
제 5 및 제 6 NMOS 트랜지스터의 적어도 일부는 상기 제 1 방향으로 상기 제 4 액티브 영역의 일측에 위치하는 상기 제 5 액티브 영역에 배치되는 반도체 장치의 퓨즈 래치. - 제 16항에 있어서,
상기 제 1방향과 교차하는 제 2 방향으로, 상기 제 4 액티브 영역의 타측 단부에 위치하며 상기 데이터를 공급하는 제 1라인;
상기 제 2 방향으로, 상기 제 1 액티브 영역의 타측 단부에 위치하며 상기 데이터를 공급하는 제 2라인;
상기 제 2 방향으로, 상기 제 2 및 제 3 액티브 영역의 일측 단부에 위치하며 전원전압을 공급하는 제 1 전원라인;
상기 제 2 방향으로, 상기 제 1 액티브 영역의 일측 단부에 위치하며 접지전압을 공급하는 제 2 전원라인;
상기 제 2 방향으로, 상기 제 4 액티브 영역의 일측 단부에 위치하며 상기 접지전압을 공급하는 제 3 전원라인; 및
상기 제 2 방향으로, 상기 제 5 액티브 영역의 타측 단부에 위치하며 상기 접지전압을 공급하는 제 4 전원라인을 더 포함하는 반도체 장치의 퓨즈 래치. - 제 19항에 있어서,
상기 제 1방향으로, 상기 제 1 액티브 영역과 상기 제 4 액티브 영역 사이에 상기 제 2 및 제 3 액티브 영역이 위치하며, 상기 제 1 라인과 상기 제 2 라인은 상기 제 1 액티브 영역 및 상기 제 4 액티브 영역 사이의 거리만큼 이격되어 배치되는 반도체 장치의 퓨즈 래치.
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