KR101357759B1

KR101357759B1 - 퓨즈회로를 포함하는 반도체 집적회로 및 반도체 메모리 장치

Info

Publication number: KR101357759B1
Application number: KR1020110040350A
Authority: KR
Inventors: 도창호
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-04-28
Filing date: 2011-04-28
Publication date: 2014-02-03
Also published as: KR20120122286A; US20120275244A1; CN102760494A; TW201243852A; JP2012234611A

Abstract

반도체 집적회로의 퓨즈회로에 관한 것으로, 퓨즈; 제1 퓨즈감지신호에 응답하여 감지노드를 제1 구동하기 위한 제1 구동부; 상기 퓨즈와 함께 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 제2 구동하기 위한 제2 구동부; 상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및 상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하는 반도체 집적회로가 제공되며, 이에 퓨즈회로를 구성하는 회로 소자 수의 증가를 최소화하면서 퓨즈를 이루는 금속 이온의 전기/화학적 마이그레이션 현상을 방지할 수 있다.

Description

퓨즈회로를 포함하는 반도체 집적회로 및 반도체 메모리 장치{SEMICONDUCTOR INTEGRATED CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE HAVING FUSE CIRCUIT}

본 발명은 반도체 집적회로 설계 기술에 관한 것으로, 특히 반도체 집적회로의 퓨즈회로에 관한 것이다.

반도체 집적회로는 동일한 패턴의 회로를 포함하고 있으며, 공정 변수에 따라 일부의 회로가 불량이 나더라도 양품으로 출시할 수 있도록 리던던시(Redundancy) 회로를 같이 배치하고 있다.

특히, 반도체 메모리 장치의 경우, 하나의 칩에 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중 어느 하나에라도 결함이 있으면, 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다.

반도체 집적회로의 고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀을 집적시키고 있는 추세에서, 어느 하나의 셀에 불량이 발생한 경우 메모리 칩 전체를 불량품으로 처리한다면 폐기될 메모리 칩의 수는 증가할 것이고, 그로 인해 경제성 있는 반도체 메모리 장치의 생산이 불가능하게 된다.

이러한 문제를 해결하기 위해, 통상의 반도체 메모리 장치는 퓨즈회로와 리던던시 셀 어레이를 구비하고 있다. 퓨즈회로는 금속배선의 형태를 가지는 다수의 퓨즈를 포함하고 있으며, 리페어 공정에서 퓨즈의 블로잉 여부에 따라 결함이 있는 셀을 리던던시 셀로 대체하고 있다. 리던던시 셀 어레이와 퓨즈회로는 반도체 제조 공정시에 형성되는 것이다. 리페어 공정에서는 불량으로 판정된 메모리 셀을 리던던시 셀로 대체하며, 리페어 공정은 주로 레이저 빔을 사용하여 금속 라인으로 이루어진 퓨즈를 선택적으로 끊는 방식으로 이루어진다.

한편, 퓨즈가 블로잉(Blowing)된 후 금속 이온에 의한 전기/화학적 마이그레이션(Migration) 작용에 의해 끊어진 퓨즈가 다시 연결되는 불량이 발생할 수 있다. 이러한 불량을 흔히 해스트 페일(Hast Fail)이라 부른다. 이러한 해스트 페일은 금속배선 재료로서 기존의 알루미늄(Aluminium)을 구리(Copper)로 대체함에 따라 빈번하게 발생하고 있으며, 높은 온도와 전압 그리고 수분 100%로 신뢰성을 테스트할 때 주로 발생하고 있다.

해스트 페일은 고속으로 동작하는 반도체 집적회로의 동작을 위해 반도체 제조 공정에 구리를 사용함으로써 나타나는 것이 일반적이지만, 알루미늄이나 기타 다른 물질을 사용하는 경우에도 발생할 수 있다. 해스트 페일은 리페어 공정에서 퓨즈 블로잉 이후에 발생하기 때문에 이를 다시 찾아내기도 어렵고 고치기도 어렵다. 해스트 페일은 반도체 집적회로의 생산성을 저하시키고, 반도체 집적회로의 성능 및 신뢰성을 저하시키는 요인이 되고 있다.

도 1a 및 도 1b는 종래기술에 따른 반도체 집적회로의 퓨즈회로를 나타낸 도면이다. 도 1a는 퓨즈가 블로잉 되지 않은 상태, 도 1b는 퓨즈가 블로잉 된 상태를 나타내고 있다.

도 1a를 참조하면, 반도체 집적회로의 퓨즈회로는 접지전압(VSS)에 소오스가 접속되고 감지노드(A)에 드레인이 접속되며 퓨즈감지신호(IN1)를 게이트 입력으로 하는 NMOS 트랜지스터(MN0), 전원전압단(VDD)에 소오스가 접속되고 노드 B에 드레인이 접속되며 퓨즈감지신호(IN1)를 게이트 입력으로 하는 PMOS 트랜지스터(MP0), 노드 B와 감지노드(A) 사이에 접속된 퓨즈(FUSE), 감지노드(A)를 입력단으로 하여 출력신호(OUT)를 출력하는 인버터(IV0), 접지전압(VSS)에 소오스가 접속되고 감지노드(A)에 드레인이 접속되며 출력신호(OUT)를 게이트 입력으로 하는 NMOS 트랜지스터(MN1)로 구성된다.

여기서, NMOS 트랜지스터(MN1)는 인버터(IV0)와 함께 반전 래치를 구성한다.

도 1a 및 도 1b에 도시된 퓨즈회로의 동작을 살펴본다.

우선, 퓨즈감지신호(IN1)는 초기 상태에서 논리레벨 하이를 나타낸다. 따라서, NMOS 트랜지스터(MN0)가 턴온되어 감지노드(A)를 방전시키고, 결국 출력신호(OUT)는 논리레벨 하이로 출력된다. 래치를 구성하는 NMOS 트랜지스터(MN1) 역시 턴온되어 감지노드(A)의 상태가 유지되도록 한다.

이후, 퓨즈감지신호(IN1)가 논리레벨 로우로 활성화되면, NMOS 트랜지스터(MN0)는 턴오프되고 PMOS 트랜지스터(MP0)가 턴온된다. 이때, 퓨즈 상태 판별은 초기 상태를 유지하기 위한 NMOS 트랜지스터(MN1)의 풀다운 능력과 PMOS 트랜지스터(MP0)와 퓨즈(FUSE)의 풀업 능력에 의해 이루어진다. 퓨즈(FUSE)가 블로잉 되지 않은 경우(도 1a), PMOS 트랜지스터(MP0)와 퓨즈(FUSE)를 통해 감지노드(A)가 전원전압(VDD)으로 구동된다. 감지노드(A)의 천이는 풀업 장치의 유효 저항과 풀다운 장치의 유효 저항에 저항비에 의해 결정되며, 감지노드(A)의 전압 레벨이 인버터(IV0)의 로직 문턱값보다 높게 상승하면 출력신호(OUT)는 논리레벨 로우로 천이하고, 이것이 피드백되어 풀다운 장치의 NMOS 트랜지스터(MN1)를 턴오프 시켜 감지노드(A)의 레벨을 안정화시킨다. 결국, 출력신호(OUT)는 논리레벨 하이 상태가 된다.

한편, 퓨즈(FUSE)가 블로잉 된 경우(도 1b), PMOS 트랜지스터(MP0)는 턴온 상태이지만 퓨즈(FUSE)가 블로잉 된 상태이기 때문에 출력신호(OUT)는 초기 레벨인 논리레벨 하이를 유지한다.

하기의 표 1은 퓨즈감지신호(IN1) 및 퓨즈 상태에 따른 도 1a 및 도 1b의 퓨즈회로의 각 노드의 논리레벨 변화를 나타낸 것으로, 앞서 동작 설명에서 설명한 바와 다르지 않다.

	IN1	H	L
퓨즈 NO CUT	노드 B	L	H
	노드 A	L	H
	OUT	H	L
퓨즈 CUT	노드 B	플로팅	H
	노드 A	L	L
	OUT	H	H

표 1을 참조하면, 퓨즈감지신호(IN1)가 논리레벨 로우로 활성화된 경우에 출력신호(OUT)의 논리레벨이 퓨즈(FUSE)의 커팅 여부에 따라 달라짐을 확인할 수 있다.

그런데, 퓨즈(FUSE)가 커팅 된 경우에 퓨즈감지신호(IN1)가 논리레벨 로우인 상태에서 퓨즈(FUSE) 양단인 노드 B와 노드 A 사이에 VDD-VSS 전압이 걸리게 되고, 이러한 전계가 앞서 언급한 금속 이온의 전기/화학적 마이그레이션 현상을 촉진하게 된다.

금속 이온의 전기/화학적 마이그레이션 현상은 커팅된 퓨즈(FUSE)를 다시 연결하는 결과를 초래하고, 이는 퓨즈 프로그래밍 결과를 뒤집어 집적회로의 동작에 심각한 오류로 나타나게 된다.

이와 같은 금속 이온의 전기/화학적 마이그레이션 현상은 공정 기술 변화에 기인한 것이지만, 이를 공정적으로 해결하는 것이 용이하지 않기 때문에 설계적 관점에서 해결하기 위한 기술이 제시되고 있다. 대표적인 기술로 미국등록특허 제6,021,078호가 있다. 이 기술은 퓨즈 양단의 전위를 등전위로 유지하여 금속 이온의 전기/화학적 마이그레이션 현상을 방지하는 방식을 취하고 있다. 그러나, 기본 퓨즈회로의 2배 이상의 회로 소자들로 퓨즈회로를 구성하고 있어, 반도체 메모리 장치와 같이 많은 수의 퓨즈회로를 사용하는 반도체 집적회로에서는 매우 큰 회로 면적 증가를 유발하기 때문에 양산화가 불가능하다는 문제점이 있다.

퓨즈회로를 구성하는 회로 소자 수의 증가를 최소화하면서 퓨즈를 이루는 금속 이온의 전기/화학적 마이그레이션 현상을 방지할 수 있는 반도체 집적회로 및 반도체 메모리 장치를 제공하고자 한다.

본 발명의 제1 측면에 따르면, 퓨즈; 제1 퓨즈감지신호에 응답하여 감지노드를 제1 구동하기 위한 제1 구동부; 상기 퓨즈와 함께 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 제2 구동하기 위한 제2 구동부; 상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및 상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하는 반도체 집적회로가 제공된다.

여기서, 상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 상기 제1 구동부를 인에이블시키고 이후 구간에서 상기 제1 구동부를 디스에이블시키며, 상기 제2 퓨즈감지신호는 퓨즈 상태 감지 구간에서 상기 제2 구동부를 인에이블시키고 이후 구간에서 상기 제2 구동부를 디스에이블시킨다.

나아가, 상기 제1 구동부는 풀다운 전압원과 상기 감지노드 사이에 제공되며, 상기 제2 구동부는 풀업 전압원과 상기 감지노드 사이에 제공될 수 있다.

한편, 제1 구동부는 풀업 전압원과 상기 감지노드 사이에 제공되며, 상기 제2 구동부는 풀다운 전압원과 상기 감지노드 사이에 제공될 수 있다.

바람직하게, 상기 감지부는 상기 감지노드를 입력단으로 하는 인버터를 포함하는 반전 래치를 구비한다.

본 발명의 제2 측면에 따르면, 퓨즈; 제1 퓨즈감지신호에 응답하여 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터; 상기 퓨즈와 함께 풀업 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터; 상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및 상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하는 반도체 집적회로가 제공된다.

본 발명의 제3 측면에 따르면, 퓨즈; 제1 퓨즈감지신호에 응답하여 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터; 상기 퓨즈와 함께 풀업 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 제1 PMOS 트랜지스터; 상기 퓨즈 및 상기 제1 PMOS 트랜지스터와 함께 풀업 구동 경로를 이루며 상기 제1 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 제2 PMOS 트랜지스터; 상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및 상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하는 반도체 집적회로가 제공된다.

본 발명의 제4 측면에 따르면, 퓨즈; 제1 퓨즈감지신호에 응답하여 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터; 상기 퓨즈와 함께 풀다운 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터; 상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및 상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하는 반도체 집적회로가 제공된다.

본 발명의 제5 측면에 따르면, 퓨즈; 제1 퓨즈감지신호에 응답하여 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터; 상기 퓨즈와 함께 풀다운 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 제1 NMOS 트랜지스터; 상기 퓨즈 및 상기 제1 NMOS 트랜지스터와 함께 풀다운 구동 경로를 이루며 상기 제1 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 제2 NMOS 트랜지스터; 상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및

상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하는 반도체 집적회로가 제공된다.

본 발명의 제6 측면에 따르면, 다수의 퓨즈; 프리차지 신호에 응답하여 응답하여 공통 감지노드를 풀업 구동하기 위한 제1 구동부; 해당 퓨즈와 함께 풀다운 구동 경로를 이루며 해당 어드레스 정보에 응답하여 상기 공통 감지노드를 풀다운 구동하기 위한 다수의 제2 구동부; 해당 퓨즈의 양단 사이에 접속된 다수의 바이패스 저항부; 및 상기 공통 감지노드의 전압에 응답하여 상기 다수의 퓨즈 각각의 프로그래밍 상태를 감지하기 위한 감지부를 구비하는 반도체 메모리 장치가 제공된다.

공정 개선이나 퓨즈의 물리적인 변형 없이 설계적으로 퓨즈 양단에 등전위를 구현함으로써 퓨즈를 이루는 금속 이온의 전기/화학적 마이그레이션 현상으로 인한 불량을 원천적으로 해결할 수 있다. 또한, 퓨즈회로를 구성하는 회로 소자 수의 증가를 최소화하여 회로 면적 증가를 억제할 수 있다.

도 1a 및 도 1b는 종래기술에 따른 반도체 집적회로의 퓨즈회로를 나타낸 도면이다.
도 2는 본 발명의 제1 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 3a는 도 2의 제1 및 제2 퓨즈감지신호의 파형을 나타낸 도면이다.
도 3b는 도 2의 제1 및 제2 퓨즈감지신호의 파형의 다른 예를 나타낸 도면이다.
도 4는 인버터의 DC 특성 곡선이다.
도 5a 퓨즈가 커팅되지 않은 상태에서 감지노드의 전압 레벨을 결정하는 요소들의 상태를 나타낸 도면이다.
도 5b는 퓨즈가 커팅된 상태에서 감지노드의 전압 레벨을 결정하는 요소들의 상태를 나타낸 도면이다.
도 6은 본 발명의 제2 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 7은 본 발명의 제3 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 8은 본 발명의 제4 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 9는 본 발명의 제5 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 10은 도 9의 제1 및 제2 퓨즈감지신호의 파형을 나타낸 도면이다.
도 11은 도 9의 퓨즈가 커팅되지 않은 상태에서 감지노드의 전압 레벨을 결정하는 요소들의 상태를 나타낸 도면이다.
도 12는 본 발명의 제6 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 13은 도 12의 퓨즈회로를 DRAM의 리던던시 회로에 적용하는 경우의 동작 타이밍을 나타낸 도면이다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 실시예를 살펴보기로 한다.

도 2는 본 발명의 제1 실시예에 따른 퓨즈회로를 나타낸 도면이다.

도 2를 참조하면, 본 실시예에 따른 퓨즈회로는, 퓨즈(FUSE), 제1 퓨즈감지신호(IN1)에 응답하여 감지노드(A)를 제1 구동하기 위한 제1 구동부(20), 퓨즈(FUSE)와 함께 구동 경로를 이루며 제2 퓨즈감지신호(IN2)에 응답하여 감지노드(A)를 제2 구동하기 위한 제2 구동부(22), 퓨즈(FUSE) 양단 사이에 접속된 바이패스 저항부(24), 감지노드(A)에 걸린 전압에 응답하여 퓨즈(FUSE)의 프로그래밍 상태를 감지하기 위한 감지부(26)를 구비한다.

여기서, 퓨즈(FUSE)와 바이패스 저항부(24)는 풀업 경로 어디에든 배치할 수 있으며, 경우에 따라 풀다운 경로에도 배치할 수 있다.

도 2에 예시된 퓨즈회로의 상세 회로 구성을 살펴본다.

우선, 제1 구동부(20)는 접지전압(VSS)에 소오스가 접속되고 감지노드(A)에 드레인이 접속되며 제1 퓨즈감지신호(IN1)를 게이트 입력으로 하는 NMOS 트랜지스터(MN10)를 구비한다.

제2 구동부(22)는 전원전압단(VDD)에 소오스가 접속되고 노드 B에 드레인이 접속되며 제2 퓨즈감지신호(IN2)를 게이트 입력으로 하는 PMOS 트랜지스터(MP10)를 구비한다.

퓨즈(FUSE)는 노드 B와 감지노드(A) 사이에 접속되며, 바이패스 저항부(24)는 노드 B와 감지노드(A) 사이에 퓨즈(FUSE)와 병렬로 접속된 저항(R)을 구비한다.

감지부(26)는 감지노드(A)를 입력단으로 하여 출력신호(OUT)를 출력하는 인버터(IV10), 출력신호(OUT)를 입력받으며 감지노드(A)를 출력단으로 하는 인버터(IV11)를 구비한다.

도 3a는 도 2의 제1 및 제2 퓨즈감지신호(IN1 및 IN2)의 파형을 나타낸 것이며, 하기의 표 2는 제1 및 제2 퓨즈감지신호(IN1 및 IN2) 및 퓨즈 상태에 따른 도 2의 퓨즈회로의 각 노드의 전압 변화를 나타낸 것으로, 이하 이를 참조하여 도 2의 퓨즈회로의 동작을 설명한다.

	IN1	H	L	L
	IN2	H	L	H
퓨즈 NO CUT	노드 B	VSS	Vb	VDD
	노드 A	VSS	Va	VDD
	OUT	VDD	~VSS	VSS
퓨즈 CUT	노드 B	VSS	Vb	VSS
	노드 A	VSS	Va	VSS
	OUT	VDD	~VDD	VDD

우선, 퓨즈회로의 초기화 구간(제1 동작 구간)에서 제1 및 제2 퓨즈감지신호(IN1 및 IN2)는 모두 논리레벨 하이로 비활성화된 상태이다. 이때, NMOS 트랜지스터(MN10)가 턴온되어 감지노드(A)를 방전시키고 출력신호(OUT)는 논리레벨 하이가 된다.

다음으로, 퓨즈회로의 퓨즈 상태 감지 구간(제2 동작 구간)에서는, 제1 및 제2 퓨즈감지신호(IN1 및 IN2)는 모두 논리레벨 로우로 활성화된 상태가 된다. 따라서, NMOS 트랜지스터(MN10)는 턴오프되고 PMOS 트랜지스터(MP10)가 턴온된다. 또한, 인버터(IV11)의 풀다운 NMOS 트랜지스터는 초기값을 유지하는 구동을 계속하게 된다.

여기서, 퓨즈(FUSE)가 커팅 되지 않은 경우를 먼저 살펴본다. PMOS 트랜지스터(MP10)가 감지노드(A)에 대한 풀업 구동을 수행하고, 인버터(IV11)의 풀다운 NMOS 트랜지스터가 감지노드(A)에 대한 풀다운 구동을 수행하게 된다. 즉, 풀업 장치(MP10, FUSE, R)의 유효 저항값과 풀다운 장치(인버터(IV11)의 풀다운 NMOS 트랜지스터)의 유효 저항값의 저항비에 따른 감지노드(A)의 천이가 진행된다. 감지노드(A)의 전압 레벨(Va)이 인버터(IV10)의 로직 문턱값보다 높아지면(안정적인 동작을 위해 Va > ViH), 출력신호(OUT)는 논리레벨 로우가 된다. 이 출력신호(OUT)는 피드백되어 인버터(IV11)의 PMOS 트랜지스터를 턴온시켜 감지노드(A)가 안정적으로 논리레벨 하이 상태를 유지하도록 한다. 이 동작은 도 1의 퓨즈회로의 동작과 다르지 않다. 다만, 퓨즈(FUSE)에 병렬로 저항(R)이 연결되어 있기 때문에 풀업 장치의 유효 저항이 줄어들게 되어 퓨즈(FUSE)가 연결된 상태를 보다 안정적으로 감지할 수 있다.

한편, 퓨즈(FUSE)가 커팅된 경우에는 퓨즈(FUSE)의 양단자가 저항(R)으로 연결되어 있기 때문에 실제로 퓨즈(FUSE)의 양단자는 절연된 상태가 아니지만(참고적으로, 커팅된 퓨즈는 이상적으로는 무한대의 저항값을 가지며, 통상 1MΩ 이상의 저항을 가짐), 감지노드(A)의 전압 레벨(Va)이 무조건 논리레벨 로우가 되는 것이 아니다. 앞서 살펴본 바와 같이 감지노드(A)의 전압 레벨(Va)은 풀업 장치(MP10, FUSE, R)의 유효 저항값과 풀다운 장치(인버터(IV11)의 풀다운 NMOS 트랜지스터)의 유효 저항값의 저항비에 의해 결정된다. 이때, 결정되는 감지노드(A)의 전압 레벨(Va)이 인버터(IV10)의 문턱 로직값보다 낮게(안정적인 동작을 위해 Va < ViL) 유지되어 출력신호는 논리레벨 하이가 되어 퓨즈(FUSE)가 커팅된 상태를 나타내게 된다.

이처럼 저항(R)의 존재에도 불구하고 퓨즈회로가 제2 동작 구간에서 안정적인 출력을 담보하기 위한 인버터(IV10)의 DC 특성 곡선(도 4)과 감지노드(A)의 전압 레벨(Va)의 관계에 대해 설명한다. 도 5a 및 도 5b는 퓨즈(FUSE)가 커팅되지 않은 상태와 퓨즈(FUSE)가 커팅된 상태에서 감지노드(A)의 전압 레벨(Va)을 결정하는 요소들의 상태를 나타내고 있다.

도 5a를 참조하면, 퓨즈(FUSE)가 커팅되지 않은 경우에는 풀업 장치로서 턴온된 PMOS 트랜지스터(MP10), 그리고 병렬 연결된 저항(R) 및 퓨즈(FUSE)가 가지는 유효 저항비와 풀다운 장치로서 턴온된 피드백 인버터(IV11)의 NMOS 트랜지스터(MN11)의 유효 저항비가 Va < ViL를 만족해야 한다.

또한, 도 5b를 참조하면, 퓨즈(FUSE)가 커팅된 경우에는 풀업 장치로서 턴온된 PMOS 트랜지스터(MP10) 및 저항(R)이 가지는 유효 저항비와 풀다운 장치로서 턴온된 피드백 인버터(IV11)의 NMOS 트랜지스터(MN11)의 유효 저항비가 Va > ViH를 만족해야 한다.

여기서, ViL과 ViH는 인버터(IV10)의 Vin/Vout 관계의 DC 특성 곡선에서 기울기(slope = dVout/dVin)가 '-1'이 되는 입력전압(Vin)으로 규정한다. 참고적으로, 통상의 퓨즈회로에 저항(R)을 연결한다면 10kΩ~100kΩ 정도에서 저항값을 설정할 수 있을 것이다.

다음으로, 제3 동작 구간(퓨즈 상태 감지 구간 이후)에서는 제1 퓨즈감지신호(IN1)는 논리레벨 로우 상태를 유지하고, 제2 퓨즈감지신호(IN2)는 논리레벨 하이로 천이된다. 따라서, NMOS 트랜지스터(MN10)는 턴오프 상태를 유지하고, PMOS 트랜지스터(MP10)는 턴오프 된다.

먼저, 퓨즈(FUSE)가 커팅되지 않은 경우에는 제2 동작 구간에서 논리레벨 하이로 천이된 감지노드(A)가 출력신호(OUT)를 논리레벨 로우로 만들어 놓았기 때문에 피드백 인버터(IV11)의 풀업 PMOS 트랜지스터가 턴온되어 여전히 감지노드(A)를 논리레벨 하이 상태로 안정적으로 유지하게 된다. 이때, 퓨즈(FUSE)의 양단자는 저항(R)에 의해 연결되어 있기 때문에 하이 레벨로 등전위를 유지하게 된다.

한편, 퓨즈(FUSE)가 커팅된 경우에는 제2 동작 구간에서 인버터(IV10)의 로직 문턱값보다 낮은 전압 레벨로 유지되던 감지노드(A)가 PMOS 트랜지스터(MP10)가 턴오프된 상태이기 때문에 완전한 로우 레벨로 안정화된다. 이때에도, 퓨즈(FUSE)의 양단자는 저항(R)에 의해 연결되어 있기 때문에 로우 레벨로 등전위를 유지하게 된다.

도 3b는 도 2의 제1 및 제2 퓨즈감지신호(IN1 및 IN2)의 파형의 다른 예를 나타낸 것으로, 퓨즈회로의 초기화 구간(제1 동작 구간)에서 제1 퓨즈감지신호(IN1)가 논리레벨 하이이고 및 제2 퓨즈감지신호(IN2)가 논리레벨 로우 상태이다. 이 경우, NMOS 트랜지스터(MN10)와 함께 PMOS 트랜지스터(MP10)가 턴온되지만 풀업 경로에 퓨즈(FUSE)/저항(R)이 존재하기 때문에 NMOS 트랜지스터(MN10)가 감지노드(A)를 방전시키고 출력신호(OUT)를 논리레벨 하이로 만드는 초기화 동작에는 문제가 없다.

전술한 본 실시예의 퓨즈회로의 경우, 퓨즈 상태 감지 구간에서 퓨즈 프로그래밍 상태를 안정적으로 감지하면서도 퓨즈 상태 감지 구간 이후에는 퓨즈의 양단에 등전위가 형성되도록 함으로써 금속 이온의 전기/화학적 마이그레이션 현상을 근본적으로 방지할 수 있다.

이하에서는 다양한 실시예들을 살펴본다.

도 6은 본 발명의 제2 실시예에 따른 퓨즈회로를 나타낸 도면이다.

도 2에 도시된 제1 실시예의 퓨즈회로와 비교하면, 풀업 장치인 PMOS 트랜지스터(MP10)와 퓨즈(FUSE)/저항(R)의 결합 위치가 변경되었음을 확인할 수 있다. 풀다운 장치인 NMOS 트랜지스터(MN12)는 변경이 없다.

이 경우에도 풀업 장치의 위치만 뒤바뀐 것이기 때문에 제1 및 제2 퓨즈감지신호(IN1 및 IN2)와 전체 퓨즈회로의 동작은 제1 실시예와 동일하다.

도 7은 본 발명의 제3 실시예에 따른 퓨즈회로를 나타낸 도면이다.

도 2에 도시된 제1 실시예의 퓨즈회로와 비교하면, 풀업 장치로 PMOS 트랜지스터(MP12), 퓨즈(FUSE)/저항(R) 외에 제1 퓨즈감지신호(IN1)에 제어 받는 PMOS 트랜지스터(NP13)가 추가되었음을 확인할 수 있다. 여기서, PMOS 트랜지스터(NP13)는 소오스가 퓨즈(FUSE)/저항(R)에 접속되고 드레인이 감지노드에 접속되며 제1 퓨즈감지신호(IN1)를 게이트 입력으로 한다. 풀다운 장치인 NMOS 트랜지스터(MN13)는 변경이 없다.

도 8은 본 발명의 제4 실시예에 따른 퓨즈회로를 나타낸 도면이다.

도 7에 도시된 제3 실시예와 마찬가지로, 풀업 장치로 PMOS 트랜지스터(MP15), 퓨즈(FUSE)/저항(R) 외에 제1 퓨즈감지신호(IN1)에 제어 받는 PMOS 트랜지스터(NP14)가 추가되었음을 확인할 수 있다. 풀다운 장치인 NMOS 트랜지스터(MN14)는 변경이 없다. 다만, 제1 퓨즈감지신호(IN1)에 제어 받는 PMOS 트랜지스터(NP14)와 제2 퓨즈감지신호(IN2)에 제어 받는 PMOS 트랜지스터(MP15)의 위치가 제3 실시예와 반대로 배치되었을 뿐이다.

상기의 제3 및 제4 실시예의 경우에도, 제1 및 제2 실시예와 비교할 때 풀업 장치로서 제1 퓨즈감지신호(IN1)에 제어 받는 PMOS 트랜지스터 하나가 추가된 것이기 때문에 회로 동작은 거의 동일하다. 다만, 앞서 언급한 설계 조건에 PMOS 트랜지스터의 유효 저항값을 추가하여 각 디바이스의 사이즈를 설정해야 할 것이다.

도 9는 본 발명의 제5 실시예에 따른 퓨즈회로를 나타낸 도면이다.

도 9를 참조하면, 전원전압단(VDD)에 소오스가 접속되고 감지노드(A1)에 드레인이 접속되며 제1 퓨즈감지신호(IN11)를 게이트 입력으로 하는 PMOS 트랜지스터(MP15), 접지전압(VSS)에 소오스가 접속되고 노드 B1에 드레인이 접속되며 제2 퓨즈감지신호(IN12)를 게이트 입력으로 하는 NMOS 트랜지스터(MN15), 감지노드(A1)와 노드 B1와 사이에 접속된 퓨즈(FUSE), 감지노드(A1)와 노드 B1와 사이에 퓨즈(FUSE)와 병렬로 접속된 저항(R), 감지노드(A1)를 입력단으로 하여 출력신호(OUT)를 출력하는 인버터(IV20), 출력신호(OUT)를 입력받으며 감지노드(A1)를 출력단으로 하는 인버터(IV21)를 구비한다.

여기서, 인버터(IV20)와 인버터(IV21)는 반전 래치를 이루고 있다.

상기와 같이 구성된 퓨즈회로는 전술한 제1 내지 제4 실시예의 퓨즈회로와 비교하여, 퓨즈(FUSE)와 저항(R)이 풀업 경로가 아닌 풀다운 경로에 배치된 차이점이 있다.

도 10은 도 9의 제1 및 제2 퓨즈감지신호(IN11 및 IN12)의 파형을 나타낸 것이며, 하기의 표 3는 제1 및 제2 퓨즈감지신호(IN11 및 IN12) 및 퓨즈 상태에 따른 도 9의 퓨즈회로의 각 노드의 전압 변화를 나타낸 것으로, 이하 이를 참조하여 도 9의 퓨즈회로의 동작을 설명한다.

	IN11	L	H	H
	IN12	L	H	L
퓨즈 NO CUT	노드 B1	VDD	Vb	VSS
	노드 A1	VDD	Va	VSS
	OUT	VSS	~VDD	VDD
퓨즈 CUT	노드 B1	VDD	Vb	VDD
	노드 A1	VDD	Va	VDD
	OUT	VSS	~VSSD	VSS

우선, 퓨즈회로의 초기화 구간(제1 동작 구간)에서 제1 및 제2 퓨즈감지신호(IN11 및 IN12)는 모두 논리레벨 로우로 비활성화된 상태이다. 이때, PMOS 트랜지스터(MP15)가 턴온되어 감지노드(A1)를 충전시키고 출력신호(OUT)는 논리레벨 로우가 된다.

다음으로, 퓨즈회로의 퓨즈 상태 감지 구간(제2 동작 구간)에서는, 제1 및 제2 퓨즈감지신호(IN11 및 IN12)는 모두 논리레벨 하이로 활성화된 상태가 된다. 따라서, PMOS 트랜지스터(MP15)는 턴오프되고, NMOS 트랜지스터(MN10)는 턴온된다. 또한, 인버터(IV21)의 풀업 PMOS 트랜지스터는 초기값을 유지하는 구동을 계속하게 된다.

여기서, 퓨즈(FUSE)가 커팅 되지 않은 경우를 먼저 살펴본다. 도 11은 퓨즈(FUSE)가 커팅되지 않은 상태에서 감지노드(A1)의 전압 레벨(Va)을 결정하는 요소들의 상태를 나타내고 있다. NMOS 트랜지스터(MP15)가 감지노드(A1)에 대한 풀다운 구동을 수행하고, 인버터(IV21)의 풀업 PMOS 트랜지스터(MP16)가 감지노드(A1)에 대한 풀업 구동을 수행하게 된다. 즉, 풀다운 장치(MN15, FUSE, R)의 유효 저항값과 풀업 장치(인버터(IV21)의 풀업 PMOS 트랜지스터(MP16))의 유효 저항값의 저항비에 따른 감지노드(A1)의 천이가 진행된다. 감지노드(A1)의 전압 레벨(Va)이 인버터(IV20)의 로직 문턱값보다 낮아지면(안정적인 동작을 위해 Va < ViL), 출력신호(OUT)는 논리레벨 하이가 된다. 이 출력신호(OUT)는 피드백되어 인버터(IV21)의 NMOS 트랜지스터를 턴온시켜 감지노드(A1)가 안정적으로 논리레벨 로우 상태를 유지하도록 한다. 퓨즈(FUSE)에 병렬로 저항(R)이 연결되어 있기 때문에 풀다운 장치의 유효 저항이 줄어들게 되어 퓨즈(FUSE)가 연결된 상태를 보다 안정적으로 감지할 수 있다.

한편, 퓨즈(FUSE)가 커팅된 경우에는 퓨즈(FUSE)의 양단자가 저항(R)으로 연결되어 있기 때문에 실제로 퓨즈(FUSE)의 양단자는 절연된 상태가 아니지만, 감지노드(A1)의 전압 레벨(Va)이 무조건 논리레벨 하이가 되는 것이 아니다. 앞서 살펴본 바와 같이 감지노드(A1)의 전압 레벨(Va)은 풀다운 장치(MP15, FUSE, R)의 유효 저항값과 풀업 장치(인버터(IV21)의 풀다운 NMOS 트랜지스터(MP16))의 유효 저항값의 저항비에 의해 결정된다. 이때, 결정되는 감지노드(A)의 전압 레벨(Va)이 인버터(IV10)의 문턱 로직값보다 높게(안정적인 동작을 위해 Va > ViH) 유지되어 출력신호는 논리레벨 하이가 되어 퓨즈(FUSE)가 커팅된 상태를 나타내게 된다.

다음으로, 제3 동작 구간(퓨즈 상태 감지 구간 이후)에서는 제1 퓨즈감지신호(IN11)는 논리레벨 하이 상태를 유지하고, 제2 퓨즈감지신호(IN12)는 논리레벨 로우로 천이된다. 따라서, PMOS 트랜지스터(MP15)는 턴오프 상태를 유지하고, NMOS 트랜지스터(MN15)는 턴오프 된다.

먼저, 퓨즈(FUSE)가 커팅되지 않은 경우에는 제2 동작 구간에서 논리레벨 로우로 천이된 감지노드(A1)가 출력신호(OUT)를 논리레벨 하이로 만들어 놓았기 때문에 피드백 인버터(IV21)의 풀다운 NMOS 트랜지스터가 턴온되어 여전히 감지노드(A1)를 논리레벨 로우 상태로 안정적으로 유지하게 된다. 이때, 퓨즈(FUSE)의 양단자는 저항(R)에 의해 연결되어 있기 때문에 로우 레벨로 등전위를 유지하게 된다.

한편, 퓨즈(FUSE)가 커팅된 경우에는 제2 동작 구간에서 인버터(IV20)의 로직 문턱값보다 높은 전압 레벨로 유지되던 감지노드(A1)가 NMOS 트랜지스터(MN15)가 턴오프된 상태이기 때문에 완전한 하이 레벨로 안정화된다. 이때에도, 퓨즈(FUSE)의 양단자는 저항(R)에 의해 연결되어 있기 때문에 하이 레벨로 등전위를 유지하게 된다.

한편, 앞서 언급한 바와 같이 제5 실시예의 경우, 풀업 장치가 초기화 역할을 하고 풀다운 장치 쪽에 퓨즈를 배치한 것 외에는 기본적인 동작이 동일하기 때문에, 전술한 제2 내지 제4 실시예와 같은 방식으로 회로의 변형이 가능하다.

도 12는 본 발명의 제6 실시예에 따른 퓨즈회로를 나타낸 도면이다.

도 12를 참조하면, 본 실시예에 따른 퓨즈회로는 다수개의 퓨즈부가 하나의 초기화부(PMOS 트랜지스터)와 하나의 감지부(반전 래치)를 공유하는 스킴을 나타내고 있다. 통상적으로, DRAM과 같은 반도체 메모리의 리던던시 회로가 이와 같은 스킴을 따르고 있다. 특히, 컬럼 어드레스 액세스 동작시(리드/라이트 동작) 사용되는 리던던시 퓨즈에 이와 같은 스킴의 퓨즈회로가 사용되고 있다.

도 13은 도 12의 퓨즈회로를 DRAM의 리던던시 회로에 적용하는 경우의 동작 타이밍을 나타낸 도면이다.

프리차지 신호(PCGB) 신호는 액티브 커맨드(ACT) 인가시 논리레벨 하이로 비활성화되었다가 프리차지 커맨드(PCG) 인가시 논리레벨 로우로 활성화되는 신호이다. 퓨즈 인에이블 신호(EN<0:x>)는 액티브 커맨드 인가시 함께 인가되는 로우 어드레스 정보로서, 일반적으로 비트라인 감지증폭기(BLSA) 어레이로 구분되는 셀 블럭에 할당된 어드레스 정보이다. 임의의 퓨즈 인에이블 신호 ENi의 예를 보면, 액티브 커맨드(ACT)를 받아 논리레벨 하이로 활성화되었다가 컬럼 어드레스가 인가되기 전에 논리레벨 로우로 비활성화 되는 형태를 보이고 있다. 따라서, 퓨즈 인에이블 신호 ENi의 활성화 구간은 DRAM이 보장해야 하는 tRCDmin(Ras to Cas Delay time의 최소값)보다 작게 구현된다.

한편, 퓨즈 인에이블 신호(EN<0:x>)는 동시에 활성화되지 않도록 되어 있기 때문에 공통으로 사용되는 퓨즈 출력단(감지노드)을 비롯한 각 노드의 상태는 도 9의 그것과 동일하다.

참고적으로, 도 13에서 제1 동작구간은 DRAM이 프리차지 상태이고, 제2 동작구간은 액티브 상태이며, 제3 동작구간은 리드/라이트 동작이 가능한 상태이다.

본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서 예시된 로직은 사용된 신호의 종류와 활성화 레벨에 따라 다른 로직으로 대체되거나 생략할 수 있다.

또한, 전술한 실시예에서는 풀업 전압원으로 전원전압(VDD)을 사용하고 풀다운 전압원으로 접지전압(VSS)을 사용하였으나, 이들 각각을 다른 전압원으로 변경하는 경우에도 본 발명은 적용된다.

20: 제1 구동부
22: 제2 구동부
24: 바이패스 저항부
26: 감지부
FUSE: 퓨즈

Claims

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퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터;
상기 퓨즈와 함께 풀업 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하되,
상기 퓨즈는 그 일측이 상기 감지노드에 접속되고,
상기 PMOS 트랜지스터는 풀업 전압원에 소오스가 접속되고 상기 퓨즈의 타측에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하고,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 하이로 활성화되고 이후 구간에서 논리레벨 로우로 천이하는 반도체 집적회로.
퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터;
상기 퓨즈와 함께 풀업 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하되,
상기 퓨즈는 그 일측이 풀업 전압원에 접속되고,
상기 PMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하고,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 하이로 활성화되고 이후 구간에서 논리레벨 로우로 천이하는 반도체 집적회로.
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제8항 또는 제9항에 있어서,
상기 제2 퓨즈감지신호는 퓨즈 상태 감지 구간에서 논리레벨 로우로 활성화되고 이후 구간에서 논리레벨 하이로 천이하는 반도체 집적회로.
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제8항 또는 제9항에 있어서,
상기 감지부는 상기 감지노드를 입력단으로 하는 제1 인버터; 및
상기 제1 인버터의 출력신호를 입력으로 하며 상기 감지노드를 출력단으로 하는 제2 인버터를 구비하는 반도체 집적회로.
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제12항에 있어서,
상기 퓨즈가 커팅되지 않은 경우,
상기 PMOS 트랜지스터, 상기 저항부, 상기 퓨즈가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀다운 NMOS 트랜지스터의 유효 저항비가 Va < ViL(여기서, Va는 상기 감지노드의 전압, ViL은 상기 제1 인버터의 로직 로우 입력 특성값)를 만족하는 반도체 집적회로.
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제12항에 있어서,
상기 퓨즈가 커팅된 경우,
상기 PMOS 트랜지스터, 상기 저항부가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀다운 NMOS 트랜지스터의 유효 저항비가 Va > ViH(여기서, Va는 상기 감지노드의 전압, ViH은 상기 제1 인버터의 로직 하이 입력 특성값)를 만족하는 반도체 집적회로.
퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터;
상기 퓨즈와 함께 풀업 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 제1 PMOS 트랜지스터;
상기 퓨즈 및 상기 제1 PMOS 트랜지스터와 함께 풀업 구동 경로를 이루며 상기 제1 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 제2 PMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부
를 구비하는 반도체 집적회로.
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제15항에 있어서,
상기 제1 PMOS 트랜지스터는 풀업 전압원에 소오스가 접속되고 상기 퓨즈의 일측에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하며,
상기 제2 PMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제1 퓨즈감지신호를 게이트 입력으로 하는 반도체 집적회로.
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제15항에 있어서,
상기 제2 PMOS 트랜지스터는 풀업 전압원에 소오스가 접속되고 상기 퓨즈의 일측에 드레인이 접속되며 상기 제1 퓨즈감지신호를 게이트 입력으로 하며,
상기 제1 PMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하는 반도체 집적회로.
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제16항 또는 제17항에 있어서,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 하이로 활성화되고 이후 구간에서 논리레벨 로우로 천이하는 반도체 집적회로.
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제18항에 있어서,
상기 제2 퓨즈감지신호는 퓨즈 상태 감지 구간에서 논리레벨 로우로 활성화되고 이후 구간에서 논리레벨 하이로 천이하는 반도체 집적회로.
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제15항에 있어서,
상기 감지부는 상기 감지노드를 입력단으로 하는 제1 인버터; 및
상기 제1 인버터의 출력신호를 입력으로 하며 상기 감지노드를 출력단으로 하는 제2 인버터를 구비하는 반도체 집적회로.
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제20항에 있어서,
상기 퓨즈가 커팅되지 않은 경우,
상기 제1 및 제2 PMOS 트랜지스터, 상기 저항부, 상기 퓨즈가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀다운 NMOS 트랜지스터의 유효 저항비가 Va < ViL(여기서, Va는 상기 감지노드의 전압, ViL은 상기 제1 인버터의 로직 로우 입력 특성값)를 만족하는 반도체 집적회로.
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제20항에 있어서,
상기 퓨즈가 커팅된 경우,
상기 제1 및 제2 PMOS 트랜지스터, 상기 저항부가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀다운 NMOS 트랜지스터의 유효 저항비가 Va > ViH(여기서, Va는 상기 감지노드의 전압, ViH은 상기 제1 인버터의 로직 하이 입력 특성값)를 만족하는 반도체 집적회로.
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퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터;
상기 퓨즈와 함께 풀다운 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하되,
상기 퓨즈는 그 일측이 상기 감지노드에 접속되고,
상기 NMOS 트랜지스터는 풀다운 전압원에 소오스가 접속되고 상기 퓨즈의 타측에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력하고,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 로우로 활성화되고 이후 구간에서 논리레벨 하이로 천이하는 반도체 집적회로.
퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터;
상기 퓨즈와 함께 풀다운 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하되,
상기 퓨즈는 그 일측이 풀업 전압원에 접속되고,
상기 NMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하고,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 로우로 활성화되고 이후 구간에서 논리레벨 하이로 천이하는 반도체 집적회로.
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제24항 또는 제25항에 있어서,
상기 제2 퓨즈감지신호는 퓨즈 상태 감지 구간에서 논리레벨 하이로 활성화되고 이후 구간에서 논리레벨 로우로 천이하는 반도체 집적회로.
청구항 28은(는) 설정등록료 납부시 포기되었습니다.

제24항 또는 제25항에 있어서,
상기 감지부는 상기 감지노드를 입력단으로 하는 제1 인버터; 및
상기 제1 인버터의 출력신호를 입력으로 하며 상기 감지노드를 출력단으로 하는 제2 인버터를 구비하는 반도체 집적회로.
청구항 29은(는) 설정등록료 납부시 포기되었습니다.

제28항에 있어서,
상기 퓨즈가 커팅되지 않은 경우,
상기 NMOS 트랜지스터, 상기 저항부, 상기 퓨즈가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀업 PMOS 트랜지스터의 유효 저항비가 Va < ViL(여기서, Va는 상기 감지노드의 전압, ViL은 상기 제1 인버터의 로직 로우 입력 특성값)를 만족하는 반도체 집적회로.
청구항 30은(는) 설정등록료 납부시 포기되었습니다.

제28항에 있어서,
상기 퓨즈가 커팅된 경우,
상기 NMOS 트랜지스터, 상기 저항부가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀업 PMOS 트랜지스터의 유효 저항비가 Va > ViH(여기서, Va는 상기 감지노드의 전압, ViH은 상기 제1 인버터의 로직 하이 입력 특성값)를 만족하는 반도체 집적회로.
퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터;
상기 퓨즈와 함께 풀다운 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 제1 NMOS 트랜지스터;
상기 퓨즈 및 상기 제1 NMOS 트랜지스터와 함께 풀다운 구동 경로를 이루며 상기 제1 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 제2 NMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부
를 구비하는 반도체 집적회로.
청구항 32은(는) 설정등록료 납부시 포기되었습니다.

제31항에 있어서,
상기 제1 NMOS 트랜지스터는 풀다운 전압원에 소오스가 접속되고 상기 퓨즈의 일측에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하며,
상기 제2 NMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제1 퓨즈감지신호를 게이트 입력으로 하는 반도체 집적회로.
청구항 33은(는) 설정등록료 납부시 포기되었습니다.

제31항에 있어서,
상기 제2 NMOS 트랜지스터는 풀다운 전압원에 소오스가 접속되고 상기 퓨즈의 일측에 드레인이 접속되며 상기 제1 퓨즈감지신호를 게이트 입력으로 하며,
상기 제1 NMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하는 반도체 집적회로.
청구항 34은(는) 설정등록료 납부시 포기되었습니다.

제32항 또는 제33항에 있어서,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 로우로 활성화되고 이후 구간에서 논리레벨 하이로 천이하는 반도체 집적회로.
청구항 35은(는) 설정등록료 납부시 포기되었습니다.

제34항에 있어서,
상기 제2 퓨즈감지신호는 퓨즈 상태 감지 구간에서 논리레벨 하이로 활성화되고 이후 구간에서 논리레벨 로우로 천이하는 반도체 집적회로.
청구항 36은(는) 설정등록료 납부시 포기되었습니다.

제31항에 있어서,
상기 감지부는 상기 감지노드를 입력단으로 하는 제1 인버터; 및
상기 제1 인버터의 출력신호를 입력으로 하며 상기 감지노드를 출력단으로 하는 제2 인버터를 구비하는 반도체 집적회로.
청구항 37은(는) 설정등록료 납부시 포기되었습니다.

제36항에 있어서,
상기 퓨즈가 커팅되지 않은 경우,
상기 제1 및 제2 NMOS 트랜지스터, 상기 저항부, 상기 퓨즈가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀업 PMOS 트랜지스터의 유효 저항비가 Va < ViL(여기서, Va는 상기 감지노드의 전압, ViL은 상기 제1 인버터의 로직 로우 입력 특성값)를 만족하는 반도체 집적회로.
청구항 38은(는) 설정등록료 납부시 포기되었습니다.

제36항에 있어서,
상기 퓨즈가 커팅된 경우,
상기 제1 및 제2 NMOS 트랜지스터, 상기 저항부가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀업 PMOS 트랜지스터의 유효 저항비가 Va > ViH(여기서, Va는 상기 감지노드의 전압, ViH은 상기 제1 인버터의 로직 하이 입력 특성값)를 만족하는 반도체 집적회로.
삭제
다수의 퓨즈;
프리차지 신호에 응답하여 응답하여 공통 감지노드를 풀업 구동하기 위한 제1 구동부;
해당 퓨즈와 함께 풀다운 구동 경로를 이루며 해당 어드레스 정보에 응답하여 상기 공통 감지노드를 풀다운 구동하기 위한 다수의 제2 구동부;
해당 퓨즈의 양단 사이에 접속된 다수의 바이패스 저항부; 및
상기 공통 감지노드의 전압에 응답하여 상기 다수의 퓨즈 각각의 프로그래밍 상태를 감지하기 위한 감지부를 구비하되,
상기 프리차지 신호는 프리차지 커맨드를 받아 활성화되고 액티브 커맨드를 받아 비활성화되는 반도체 메모리 장치.
청구항 41은(는) 설정등록료 납부시 포기되었습니다.

제40항에 있어서,
각각의 어드레스 정보는 상기 액티브 커맨드를 받아 순차적으로 활성화되며, 활성화 구간은 tRCDmin(Ras to Cas Delay time의 최소값)보다 작은 반도체 메모리 장치.