CN102760494A - 具有熔丝电路的半导体集成电路和半导体存储器件 - Google Patents

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CN102760494A CN2012100856427A CN201210085642A CN102760494A CN 102760494 A CN102760494 A CN 102760494A CN 2012100856427 A CN2012100856427 A CN 2012100856427A CN 201210085642 A CN201210085642 A CN 201210085642A CN 102760494 A CN102760494 A CN 102760494A
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Abstract

本发明提供一种半导体集成电路，包括：熔丝；第一驱动单元，所述第一驱动单元被配置为响应于第一熔丝感测信号而驱动感测节点；第二驱动单元，所述第二驱动单元被配置为响应于第二熔丝感测信号而驱动所述感测节点，其中，所述第二驱动单元和所述熔丝形成驱动路径；旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。

Description

具有熔丝电路的半导体集成电路和半导体存储器件
相关申请的交叉引用
本申请要求2011年4月28日提交的韩国专利申请No.10-2011-0040350的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体集成电路设计技术，且更具体而言，涉及一种半导体集成电路的熔丝电路。
背景技术
半导体集成电路包括具有相同图案的电路，在半导体集成电路中设置有冗余电路，使得即使由于工艺变化而在一些电路中发生故障也可以将半导体集成电路分类为良品。
具体地，在半导体存储器件的情况下，大量的存储器单元集成在一个芯片中。如果存储器单元中任何一个发生故障，则相应的存储芯片被分类为坏品且不可以使用。
由于半导体集成电路是高度集成的，在有限尺寸的芯片中集成了数目逐渐增加的存储器单元。就此而言，如果在任何一个单元中发生故障就将整个存储芯片分类为坏品，则要舍弃的存储芯片的数目将显著增加，且归因于此，可能难以有经济效率地大规模生产半导体存储器件。
为了有效地大规模生产半导体存储器件，现有的半导体存储器件具有熔丝电路和冗余单元阵列。熔丝电路包括多个熔丝，每个熔丝具有金属线的形状，根据熔丝是否熔断而在修复过程中用冗余单元替换故障单元。冗余单元阵列和熔丝电路是在半导体制造工艺期间形成的。执行用冗余单元替换故障存储器单元的修复过程，以主要利用激光束来选择性地切断由金属线构成的熔丝。
即使在熔丝熔断之后，也可能再次发生故障，这是因为被切断的熔丝可能由于金属离子的电迁移和化学迁移现象而再次连接。这样的故障通常称作HAST(强加速应力测试)故障。因为以铜替代了作为金属线材料的铝，故HAST故障频繁地发生。HAST故障主要是在包括高温、高电压和100％湿度的条件下测试可靠性时发生的。
虽然在使用铜制造高速操作的半导体集成电路时会发生HAST故障，但是在使用铝或其它材料的情况下也可能发生HAST故障。由于HAST故障是在修复过程中熔断熔丝之后发生的，因此找到并修复HAST故障可能是困难的。HAST故障成为半导体集成电路的生产率和可靠性降低的一个因素。
图1A和图1B是说明半导体集成电路的现有熔丝电路的图，其中图1A说明熔丝未熔断的状态而图1B说明熔丝熔断的状态。
参见图1A，半导体集成电路的现有熔丝电路包括NMOS晶体管MN0、PMOS晶体管MP0、熔丝FUSE、反相器IV0和NMOS晶体管MN1。NMOS晶体管MN0具有与接地电压VSS连接的源极、与感测节点A连接的漏极、以及接收熔丝感测信号IN1的栅极。PMOS晶体管MP0具有与电源端子VDD连接的源极、与节点B连接的漏极、以及接收熔丝感测信号IN1的栅极。熔丝FUSE连接在节点B与感测节点A之间。反相器IV0具有与感测节点A连接的输入端子、以及用于输出输出信号OUT的输出端子。NMOS晶体管MN1具有与接地电压VSS连接的源极、与感测节点A连接的漏极、以及接收输出信号OUT的栅极。
NMOS晶体管MN1和反相器IV0一起构成反相锁存器。
下文将描述图1A和图1B所示的熔丝电路的操作。
首先，熔丝感测信号IN1在初始状态下具有逻辑高电平。因此，NMOS晶体管MN0导通且使感测节点A放电。因此，输出逻辑高电平的输出信号OUT。构成锁存器的NMOS晶体管MN1导通，使得维持感测节点A的状态。
之后，如果熔丝感测信号IN1被激活为逻辑低电平，则NMOS晶体管MN0关断，且PMOS晶体管MP0导通。此时，通过用于保持初始状态的NMOS晶体管MN1的下拉能力以及PMOS晶体管MP0和熔丝FUSE的上拉能力来实施熔丝状态的区分。在熔丝FUSE未熔断的情况下(见图1A)，感测节点A经由PMOS晶体管MP0和熔丝FUSE而被驱动至电源电压VDD。由上拉器件的有效电阻和下拉器件的有效电阻之比来决定感测节点A的转变。如果感测节点A的电压电平上升到高于反相器IV0的阈值逻辑电压，则输出信号OUT转变成逻辑低电平，且当输出信号OUT被反馈时，下拉器件的NMOS晶体管MN1关断且使感测节点A的电平稳定。因此，输出信号OUT变成逻辑低电平。
相反地，在熔丝FUSE熔断的情况下(见图1B)，虽然PMOS晶体管MP0处于导通状态，但由于熔丝FUSE处于熔断状态，因此输出信号OUT保持逻辑高电平。
下列表1示出图1A和图1B所示的熔丝电路的各个节点根据熔丝感测信号IN1和熔丝FUSE状态而发生的逻辑电平变化。逻辑电平变化与以上操作解释中所描述的相同。
[表1]
Figure BSA00000692029800031
参见表1，表1示出在熔丝感测信号IN1被激活为逻辑低电平的状况下，输出信号OUT的逻辑电平根据熔丝FUSE是否被切断而变化。
然而，当熔丝FUSE被切断时，在逻辑低电平的熔丝感测信号IN1的情况下，在节点B与感测节点A之间施加有VDD-VSS的电压，且相应的电场促使金属离子的电迁移和化学迁移现象，如前面所述的。
金属离子的电迁移和化学迁移现象引起被切断的熔丝FUSE再次连接，这颠倒了熔丝编程结果且导致集成电路操作中的错误。
虽然金属离子的电迁移和化学迁移现象是由过程中的变化所导致的，但由于难以在过程方面防止电迁移和化学迁移现象，因此已提出在设计方面防止电迁移和化学迁移现象的技术。这种技术的典型实例公开在美国专利No.6,021,078中。在此技术中，保持熔丝的两个端部的电位相同，从而防止金属离子的电迁移和化学迁移现象。然而，由于熔丝电路是由电路元件来配置的，而电路元件的数目是基本熔丝电路的两倍，所以导致半导体集成电路中的电路面积大幅增加。在使用大量熔丝电路的半导体存储器件中，半导体集成电路的生产率势必会由于更大熔丝电路的额外电路面积而降低。
发明内容
本发明的实施例针对一种半导体集成电路和一种半导体存储器件，其可以防止形成熔丝的金属离子的电迁移和化学迁移现象，同时使构成熔丝电路的电路元件数目的增加最小化。
根据本发明的一个实施例，一种半导体集成电路，包括：熔丝；第一驱动单元，所述第一驱动单元被配置为响应于第一熔丝感测信号而驱动感测节点；第二驱动单元，所述第二驱动单元被配置为响应于第二熔丝感测信号而驱动所述感测节点，其中，所述第二驱动单元和所述熔丝形成驱动路径；旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。
根据本发明的另一个实施例，一种半导体集成电路，包括：熔丝；NMOS晶体管，所述NMOS晶体管被配置为响应于第一熔丝感测信号而下拉驱动感测节点；PMOS晶体管，所述PMOS晶体管被配置为响应于第二熔丝感测信号而上拉驱动所述感测节点，其中，所述PMOS晶体管和所述熔丝形成驱动路径；旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。
根据本发明的另一个实施例，一种半导体集成电路，包括：熔丝；NMOS晶体管，所述NMOS晶体管被配置为响应于第一熔丝感测信号而下拉驱动感测节点；第一PMOS晶体管，所述第一PMOS晶体管被配置为响应于第二熔丝感测信号而上拉驱动所述感测节点；第二PMOS晶体管，所述第二PMOS晶体管被配置为响应于所述第一熔丝感测信号而上拉驱动所述感测节点，其中，所述第一PMOS晶体管和所述第二PMOS晶体管以及所述熔丝形成驱动路径；旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。
根据本发明的另一个实施例，一种半导体集成电路，包括：熔丝；PMOS晶体管，所述PMOS晶体管被配置为响应于第一熔丝感测信号而上拉驱动感测节点；NMOS晶体管，所述NMOS晶体管被配置为响应于第二熔丝感测信号而下拉驱动所述感测节点，其中，所述NMOS晶体管和所述熔丝形成驱动路径；旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。
根据本发明的另一个实施例，一种半导体集成电路，包括：熔丝；PMOS晶体管，所述PMOS晶体管被配置为响应于第一熔丝感测信号而上拉驱动感测节点；第一NMOS晶体管，所述第一NMOS晶体管被配置为响应于第二熔丝感测信号而下拉驱动所述感测节点；第二NMOS晶体管，所述第二NMOS晶体管被配置为响应于所述第一熔丝感测信号而下拉驱动所述感测节点，其中，所述第一NMOS晶体管、所述第二NMOS晶体管和所述熔丝形成驱动路径；旁路电阻器单元，所述旁路电阻器单元连接在所述熔丝的两个端部之间；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。
根据本发明的另一个实施例，一种半导体存储器件，包括：多个熔丝；第一驱动单元，所述第一驱动单元被配置为响应于预充电信号而上拉驱动公共感测节点；多个第二驱动单元，所述多个第二驱动单元被配置为响应于相应的地址信息而下拉驱动所述公共感测节点，其中，所述多个第二驱动单元和相应的熔丝形成驱动路径；多个旁路电阻器单元，所述多个旁路电阻器单元与相应的熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述公共感测节点的电压而感测所述多个熔丝中的每个熔丝的编程状态。
附图说明
图1A和图1B是说明半导体集成电路的现有熔丝电路的图。
图2是说明根据本发明的第一实施例的熔丝电路的图。
图3A是说明图2中的第一熔丝感测信号和第二熔丝感测信号的波形的图。
图3B是说明图2中的第一熔丝感测信号和第二熔丝感测信号的其它示例性波形的图。
图4是反相器的DC特性曲线。
图5A是说明在熔丝未被切断的情况下决定感测节点的电压电平的元件的状态的图。
图5B是说明在熔丝被切断的情况下决定感测节点的电压电平的元件的另一状态的图。
图6是说明根据本发明的第二实施例的熔丝电路的图。
图7是说明根据本发明的第三实施例的熔丝电路的图。
图8是说明根据本发明的第四实施例的熔丝电路的图。
图9是说明根据本发明的第五实施例的熔丝电路的图。
图10是说明图9中的第一熔丝感测信号和第二熔丝感测信号的波形的图。
图11是说明在图9中熔丝未被切断的情况下决定感测节点的电压电平的元件的状态的图。
图12是说明根据本发明的第六实施例的熔丝电路的图。
图13是说明当图12的熔丝电路应用于DRAM的冗余电路时的操作时序的图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
图2是说明根据本发明的第一实施例的熔丝电路的图。
参见图2，根据本发明的第一实施例的熔丝电路包括：熔丝FUSE；第一驱动单元20，所述第一驱动单元20被配置为响应于第一熔丝感测信号IN1而驱动感测节点A；第二驱动单元22，所述第二驱动单元22与熔丝FUSE一起形成驱动路径，且被配置为响应于第二熔丝感测信号IN2而驱动感测节点A；旁路电阻器单元24，所述旁路电阻器单元24连接在熔丝FUSE的两个端部之间；以及感测单元26，所述感测单元26被配置为响应于施加至感测节点A的电压而感测熔丝FUSE的编程状态。
熔丝FUSE和旁路电阻器单元24可以置于上拉路径上的任何地方，且可以按情况需要而置于下拉路径上。
下文将描述图2所示的熔丝电路的详细电路配置。
第一驱动单元20包括NMOS晶体管MN10，NMOS晶体管MN10具有与接地电压VSS连接的源极、与感测节点A连接的漏极、以及接收第一熔丝感测信号IN1的栅极。
第二驱动单元22包括PMOS晶体管MP10，PMOS晶体管MP10具有与电源端子VDD连接的源极、与节点B连接的漏极、以及接收第二熔丝感测信号IN2的栅极。
熔丝FUSE连接在节点B与感测节点A之间，旁路电阻器单元24包括电阻器R，电阻器R与熔丝FUSE并联地连接在节点B与感测节点A之间。
感测单元26包括反相器IV10和反相器IV11，所述反相器IV10具有与感测节点A连接的输入端子并且输出输出信号OUT，所述反相器IV11接收输出信号OUT且具有与感测节点A连接的输出端子。
图3A示出图2中的第一熔丝感测信号IN1和第二熔丝感测信号IN2的波形，下列表2示出图2中所示的熔丝电路的各个节点根据第一熔丝感测信号IN1和第二熔丝感测信号IN2以及熔丝FUSE状态而发生的电压变化。将参见图3A和表2解释图2中所示的熔丝电路的操作。
[表2]
Figure BSA00000692029800071
首先，在熔丝电路的初始化时段(第一操作时段)中，第一熔丝感测信号IN1和第二熔丝感测信号IN2都被去激活为逻辑高电平。此时，NMOS晶体管MN10导通以使感测节点A放电，且输出信号OUT变成逻辑高电平。
然后，在熔丝电路的熔丝状态感测时段(第二操作时段)中，第一熔丝感测信号IN1和第二熔丝感测信号IN2都被激活为逻辑低电平。因此，NMOS晶体管MN10关断且PMOS晶体管MP10导通。而且，反相器IV11的下拉NMOS晶体管继续驱动以用于保持初始值。
在熔丝未被切断的情况下，PMOS晶体管MP10对感测节点A执行上拉驱动，且反相器IV11的下拉NMOS晶体管对感测节点A执行下拉驱动。更具体而言，感测节点A的转变是根据上拉器件(PMOS晶体管MP10、熔丝FUSE和电阻器R)的有效电阻值与下拉器件(反相器IV11的下拉NMOS晶体管)的有效电阻值之比来实现的。如果感测节点A的电压电平Va变得高于反相器IV10的用于稳定的操作的阈值逻辑值ViH(Va＞ViH)，则输出信号OUT变成逻辑低电平。输出信号OUT被反馈且导通反相器IV11的PMOS晶体管，使得感测节点A可以稳定地保持逻辑高电平。此操作不同于图1中所示的熔丝电路的操作。由于电阻器R与熔丝FUSE并联地连接，因此上拉器件的有效电阻降低，因而可以稳定地感测熔丝FUSE的连接状态。
在熔丝FUSE被切断的情况下，虽然熔丝FUSE的两个端部实际上不处于绝缘状态，因为熔丝FUSE的两个端部由电阻器R连接(用作参考，被切断的熔丝理想上具有很高的电阻值，且通常具有等于或大于1MΩ的电阻值)，但感测节点A的电压电平Va不会无条件地变成逻辑低电平。如上文所描述的，感测节点A的电压电平Va是由上拉器件(PMOS晶体管MP10、熔丝FUSE和电阻器R)的有效电阻值与下拉器件(反相器IV11的下拉NMOS晶体管)的有效电阻值之比决定的。由于以此方式所决定的感测节点A的电压电平Va保持低于反相器IV10的用于稳定操作的阈值逻辑电压(Va＜ViL)，因此输出信号OUT变成逻辑高电平且表示熔丝FUSE的切断状态。
下文将描述反相器IV10的DC特性曲线(图4)与感测节点A的电压电平Va之间的关系，尽管存在电阻器R，感测节点A的电压电平Va用于在第二操作时段中确保熔丝电路的稳定输出。图5A和图5B分别说明在熔丝FUSE未被切断的情况下和熔丝FUSE被切断的情况下决定感测节点A的电压电平Va的元件的状态。
参见图5A，在熔丝FUSE未被切断的情况下，作为上拉器件的导通的PMOS晶体管MP10、熔丝FUSE和电阻器R的有效电阻值与作为下拉器件的反馈反相器IV11的导通的NMOS晶体管MN11的有效电阻值之比应满足Va＞ViH。
另外，参见图5B，在熔丝FUSE被切断的情况下，作为上拉器件的导通的PMOS晶体管MP10和电阻器R的有效电阻值与作为下拉器件的反馈反相器IV11的导通的NMOS晶体管MN11的有效电阻值之比应满足Va＜ViL。
ViL和ViH被规定为在示出反相器IV10的Vin和Vout的关系的DC特性曲线中定义-1的斜率dVout/dVin的输入电压Vin。作为参考，当假定电阻器R连接至一般的熔丝电路时，电阻值可以大致设定为10kΩ～100kΩ。
接下来，在第三操作时段中(在熔丝状态感测时段之后)，第一熔丝感测信号IN1保持逻辑低电平，且第二熔丝感测信号IN2转变为逻辑高电平。因此，NMOS晶体管MN10保持关断状态，且PMOS晶体管MP10关断。
首先，在熔丝FUSE未被切断的情况下，因为感测节点A在第二操作时段中转变成导致输出信号OUT具有逻辑低电平的逻辑高电平，所以反馈反相器IV11的上拉PMOS晶体管导通且仍将感测节点A稳定地保持在逻辑高电平。此时，由于熔丝FUSE的两个端部连接至电阻器R，因此熔丝FUSE的两个端部保持与高电平相同的电位。
在熔丝FUSE被切断的情况下，因为PMOS晶体管MP10处于关断状态，所以在第二操作时段期间被保持在低于反相器IV10的阈值逻辑值的电压电平的感测节点A被完全稳定在低电平。此时，由于熔丝FUSE的两个端部连接至电阻器R，因此熔丝FUSE的两个端部保持与低电平相同的电位。
图3B说明图2中的第一熔丝感测信号IN1和第二熔丝感测信号IN2的其它示例性波形。在熔丝电路的初始化时段(第一操作时段)中，第一熔丝感测信号IN1具有逻辑高电平，且第二熔丝感测信号IN2具有逻辑低电平。在此情况下，虽然NMOS晶体管MN10和PMOS晶体管MP10导通，但由于熔丝FUSE和电阻器R存在于上拉路径上，因此可以执行NMOS晶体管MN10使感测节点A放电且导致输出信号OUT具有逻辑高电平的初始化操作。
在根据本发明的以上实施例的熔丝电路中，可以在熔丝状态感测时段中稳定地感测熔丝的编程状态，且在熔丝状态感测时段之后可以在熔丝的两个端部上形成相同的电位，由此在最初就可以防止金属离子的电迁移和化学迁移现象。
下文中，将描述多种实施例。
图6是说明根据本发明的第二实施例的熔丝电路的图。
当将本实施例的熔丝电路与图2中所示的第一实施例的熔丝电路比较时，作为上拉器件的PMOS晶体管MP11、熔丝FUSE和电阻器R的耦接位置改变。作为下拉器件的NMOS晶体管MN12没有改变。
即使在此实施例中，由于仅改变上拉器件的位置，第一熔丝感测信号IN1和第二熔丝感测信号IN2以及整个熔丝电路的操作依然与第一实施例相同。
图7是说明根据本发明的第三实施例的熔丝电路的图。
当将本实施例的熔丝电路与图2所示的第一实施例的熔丝电路比较时，受第一熔丝感测信号IN1控制的PMOS晶体管MP13作为上拉器件被添加至PMOS晶体管MP12、熔丝FUSE和电阻器R。PMOS晶体管MP13具有与熔丝FUSE和电阻器R连接的源极、与感测节点连接的漏极、以及接收第一熔丝感测信号IN1的栅极。作为下拉器件的NMOS晶体管MN13没有改变。
图8是说明根据本发明的第四实施例的熔丝电路的图。
类似于图7中所示的第三实施例，受第一熔丝感测信号IN1控制的PMOS晶体管MP14作为上拉器件添加至PMOS晶体管MP15、熔丝FUSE和电阻器R。作为下拉器件的NMOS晶体管MN14没有改变。在本实施例中，受第一熔丝感测信号IN1控制的PMOS晶体管MP14和受第二熔丝感测信号IN2控制的PMOS晶体管MP15的位置被设定成与第三实施例相反。
即使在第三实施例和第四实施例中，由于相比于第一实施例和第二实施例，添加了受第一熔丝感测信号IN1控制的一个PMOS晶体管作为上拉器件，电路操作仍基本上相同。应通过将PMOS晶体管的有效电阻值添加至上述设计条件来决定各个器件的大小。
图9是说明根据本发明的第五实施例的熔丝电路的图。
参见图9，根据本发明的第五实施例的熔丝电路包括PMOS晶体管MP15、NMOS晶体管MN15、熔丝FUSE、电阻器R、反相器IV20、反相器IN21。PMOS晶体管MP15具有与电源端子VDD连接的源极、与感测节点A1连接的漏极、以及接收第一熔丝感测信号IN11的栅极。NMOS晶体管MN15具有与接地电压VSS连接的源极、与节点B1连接的漏极、以及接收第二熔丝感测信号IN12的栅极。熔丝FUSE连接在感测节点A1与节点B1之间。电阻器R与熔丝FUSE并联地连接在感测节点A1与节点B1之间。反相器IV20具有与感测节点A1连接的输入端子和用于输出输出信号OUT的输出端子。反相器IV21具有用于接收输出信号OUT的输入端子和与感测节点A1连接的输出端子。
反相器IV20和反相器IV21构成反相锁存器。
当与第一实施例至第四实施例的熔丝电路比较时，第五实施例的熔丝电路的区别在于，熔丝FUSE和电阻器R不是被设置在上拉路径上而是被设置在下拉路径上。
图10是示出图9中的第一熔丝感测信号IN11和第二熔丝感测信号IN12的波形的图，且下列表3示出图9中所示的熔丝电路的各个节点根据第一熔丝感测信号IN1和第二熔丝感测信号IN2以及熔丝FUSE状态而发生的电压变化。将结合图10和表3解释图9中所示的熔丝电路的操作。
[表3]
Figure BSA00000692029800101
首先，在熔丝电路的初始化时段(第一操作时段)中，第一熔丝感测信号IN11和第二熔丝感测信号IN12都被去激活为逻辑低电平。此时，PMOS晶体管MP15导通以对感测节点A1充电，且输出信号OUT变成逻辑低电平。
接下来，在熔丝电路的熔丝状态感测时段(第二操作时段)中，第一熔丝感测信号IN11和第二熔丝感测信号IN12都被激活为逻辑高电平。因此，PMOS晶体管MP15关断而NMOS晶体管MN15导通。而且，反相器IV21的上拉PMOS晶体管继续驱动以用于保持初始值。
图11示出在熔丝未被切断的情况下决定感测节点A1的电压电平Va的元件的状态。NMOS晶体管MN15对感测节点A1执行下拉驱动，且反相器IV21的上拉PMOS晶体管MP16对感测节点A1执行上拉驱动。更具体而言，感测节点A1的转变根据下拉器件(NMOS晶体管MN15、熔丝FUSE和电阻器R)的有效电阻值与上拉器件(反相器IV21的上拉PMOS晶体管MP16)的有效电阻值之比来实现。如果感测节点A1的电压电平Va变得低于反相器IV20用于稳定操作的阈值逻辑值ViL(Va＜ViL)，则输出信号OUT变成逻辑高电平。输出信号OUT被反馈且将反相器IV21的NMOS晶体管导通，使得感测节点A1可以稳定地保持逻辑低电平。因为电阻器R与熔丝FUSE并联地连接，所以下拉器件的有效电阻降低，因此，可以稳定地感测熔丝FUSE的连接状态。
在熔丝FUSE被切断的情况下，虽然熔丝FUSE的两个端部实际上不处于绝缘状态，因为熔丝FUSE的两个端部通过电阻器R而连接，但感测节点A1的电压电平Va不会无条件地变成逻辑高电平。如上文所描述的，感测节点A1的电压电平Va是由下拉器件(NMOS晶体管MN15、熔丝FUSE和电阻器R)的有效电阻值与上拉器件(反相器IV21的上拉PMOS晶体管MP16)的有效电阻值之比来决定的。由于以此方式所决定的感测节点A1的电压电平Va保持高于反相器IV20的用于稳定操作的阈值逻辑电压(Va＞ViH)，因此输出信号OUT变成逻辑低电平且指出熔丝FUSE的切断状态。
接下来，在第三操作时段(熔丝状态感测时段之后)中，第一熔丝感测信号IN1保持逻辑高电平，且第二熔丝感测信号IN2转变为逻辑低电平。因此，PMOS晶体管MP15保持关断状态，且NMOS晶体管MN15关断。
首先，在熔丝FUSE未被切断的情况下，因为感测节点A1在第二操作时段中转变成导致输出信号OUT具有逻辑高电平的逻辑低电平，所以反馈反相器IV21的下拉NMOS晶体管导通且仍将感测节点A1稳定地保持在逻辑低电平。此时，由于熔丝FUSE的两个端部连接至电阻器R，因此所述两个端部保持与低电平相同的电位。
在熔丝FUSE被切断的情况下，因为NMOS晶体管MP15处于关断状态，所以在第二操作时段期间已保持在高于反相器IV20的阈值逻辑值的电压电平的感测节点A1被完全稳定在高电平。此时，由于熔丝FUSE的两个端部连接至电阻器R，因此所述两个端部保持与高电平相同的电位。
在根据本发明的以上实施例的熔丝电路中，可以在熔丝状态感测时段中稳定地感测熔丝的编程状态，且在熔丝状态感测时段之后可以在熔丝的两个端部形成相同的电位，由此在最初就可以防止金属离子的电迁移和化学迁移现象。
在本发明的第五实施例中，如上文所述的，因为除了上拉器件执行初始化功能且熔丝被设置在下拉器件侧以外，基本的操作是相同的，因此可以用与第二实施例至第四实施例相同的方式对电路进行修改。
图12是说明根据本发明的第六实施例的熔丝电路的图。
参见图12，根据本实施例的熔丝电路实现多个熔丝，所述多个熔丝共享一个初始化单元(PMOS晶体管)和一个感测单元(反相锁存器)。一般而言，诸如DRAM的半导体存储的冗余电路可以使用第六实施例的结构。具体而言，采用第六实施例的结构的熔丝电路被用作冗余熔丝，所述冗余熔丝在列地址存取操作(读取和写入操作)中使用。
图13是说明当图12的熔丝电路应用于DRAM的冗余电路时的操作时序的图。
预充电信号PCGB是在施加激活命令ACT时被去激活为逻辑高电平、且在施加预充电命令PCG时被激活为逻辑低电平的信号。熔丝使能信号EN<0:x>包括行地址信息，所述行地址信息在施加激活命令ACT时被施加，且被分配至通常由位线感测放大器(BLSA)来区分的单元块。可选的熔丝使能信号ENi的实例是通过接收激活命令ACT而被激活为逻辑高电平，并在施加列地址之前被去激活为逻辑低电平。因此，熔丝使能信号ENi的激活时段被实现为比tRCDmin(Ras至Cas延迟时间)短，这是在DRAM中应当保证的。
因为熔丝使能信号EN<0:x>并非同时被激活，所以包括通常所使用的熔丝输出端子(感测节点)的各个节点的状态与图9相同。
作为参考，在图13中，第一操作时段对应于DRAM的预充电状态，第二操作时段对应于DRAM的激活状态，第三操作时段对应于可以执行读取和写入操作的状态。
从以上描述中可以清楚的，在本发明中，由于在熔丝的两个端部实现了相同的电位而不需要修改工艺或物理性地改变熔丝这一事实，因此可以防止由于金属离子的电迁移和化学迁移现象所导致的故障的发生。而且，可以最小化构成熔丝电路的电路元件的数目的增加，且不增加电路面积。
虽然已经结合具体的实施例描述了本发明，但是本领域技术人员应当清楚的是，可以在不脱离所附权利要求所限定的本领域的主旨和范围的情况下进行各种变化和修改。
例如，根据所使用的信号的种类和激活电平，以上实施例中举例说明的逻辑可以用其它的逻辑来替换或者可以省略。
而且，虽然以上实施例中描述了将电源电压VDD用作上拉电压源且将接地电压VSS用作下拉电压源，但本发明可以应用于作为电压源的这些电压改变的情况。

Claims (41)

1.一种半导体集成电路，包括：
熔丝；
第一驱动单元，所述第一驱动单元被配置为响应于第一熔丝感测信号而驱动感测节点；
第二驱动单元，所述第二驱动单元被配置为响应于第二熔丝感测信号而驱动所述感测节点，其中，所述第二驱动单元和所述熔丝形成驱动路径；
旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及
感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。
2.如权利要求1所述的半导体集成电路，其中，所述第一熔丝感测信号在感测节点初始化时段中将所述第一驱动单元激活成导通状态，且在后续时段中将所述第一驱动单元去激活成关断状态。
3.如权利要求2所述的半导体集成电路，其中，所述第二熔丝感测信号在熔丝状态感测时段中将所述第二驱动单元激活成导通状态，且在后续时段中将所述第二驱动单元去激活成关断状态。
4.如权利要求3所述的半导体集成电路，其中，所述第一驱动单元被设置在下拉电压源与所述感测节点之间，所述第二驱动单元被设置在上拉电压源与所述感测节点之间。
5.如权利要求3所述的半导体集成电路，其中，所述第一驱动单元被设置在上拉电压源与所述感测节点之间，所述第二驱动单元被设置在下拉电压源与所述感测节点之间。
6.如权利要求1所述的半导体集成电路，其中，所述感测单元包括反相器，所述反相器具有与所述感测节点连接的输入端子。
7.一种半导体集成电路，包括：
熔丝；
NMOS晶体管，所述NMOS晶体管被配置为响应于第一熔丝感测信号而下拉驱动感测节点；
PMOS晶体管，所述PMOS晶体管被配置为响应于第二熔丝感测信号而上拉驱动所述感测节点，其中，所述PMOS晶体管和所述熔丝形成驱动路径；
旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及
感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。
8.如权利要求7所述的半导体集成电路，
其中，所述熔丝具有与所述感测节点连接的第一端部，以及
所述PMOS晶体管具有与上拉电压源连接的源极、与所述熔丝的第二端部连接的漏极、以及接收所述第二熔丝感测信号的栅极。
9.如权利要求7所述的半导体集成电路，
其中，所述熔丝具有与上拉电压源连接的第一端部，以及
所述PMOS晶体管具有与所述熔丝的第二端部连接的源极、与所述感测节点连接的漏极、以及接收所述第二熔丝感测信号的栅极。
10.如权利要求8所述的半导体集成电路，其中，所述第一熔丝感测信号在感测节点初始化时段中被激活为逻辑高电平，且在后续时段中转变为逻辑低电平。
11.如权利要求10所述的半导体集成电路，其中，所述第二熔丝感测信号在熔丝状态感测时段中被激活为逻辑低电平，且在后续时段中转变为逻辑高电平。
12.如权利要求7所述的半导体集成电路，其中，所述感测单元包括：
第一反相器，所述第一反相器具有与所述感测节点连接的输入端子；以及
第二反相器，所述第二反相器被配置为接收所述第一反相器的输出信号作为所述第二反相器的输入，且具有与所述感测节点连接的输出端子。
13.如权利要求12所述的半导体集成电路，其中，当所述熔丝未被切断时，所述PMOS晶体管、所述旁路电阻器单元和所述熔丝的有效电阻与所述第二反相器中所包括的下拉NMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压大于所述第一反相器的逻辑高输入特性值。
14.如权利要求12所述的半导体集成电路，其中，当所述熔丝被切断时，所述PMOS晶体管和所述旁路电阻器单元的有效电阻与所述第二反相器中所包括的下拉NMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压小于所述第一反相器的逻辑低输入特性值。
15.一种半导体集成电路，包括：
熔丝；
NMOS晶体管，所述NMOS晶体管被配置为响应于第一熔丝感测信号而下拉驱动感测节点；
第一PMOS晶体管，所述第一PMOS晶体管被配置为响应于第二熔丝感测信号而上拉驱动所述感测节点；
第二PMOS晶体管，所述第二PMOS晶体管被配置为响应于所述第一熔丝感测信号而上拉驱动所述感测节点，其中，所述第一PMOS晶体管和所述第二PMOS晶体管以及所述熔丝形成驱动路径；
旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及
感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。
16.如权利要求15所述的半导体集成电路，
其中，所述第一PMOS晶体管具有与上拉电压源连接的源极、与所述熔丝的第一端部连接的漏极、以及接收所述第二熔丝感测信号的栅极，并且
所述第二PMOS晶体管具有与所述熔丝的第二端部连接的源极、与所述感测节点连接的漏极、以及接收所述第一熔丝感测信号的栅极。
17.如权利要求15所述的半导体集成电路，
其中，所述第二PMOS晶体管具有与上拉电压源连接的源极、与所述熔丝的第一端部连接的漏极、以及接收所述第一熔丝感测信号的栅极，并且
所述第一PMOS晶体管具有与所述熔丝的第二端部连接的源极、与所述感测节点连接的漏极、以及接收所述第二熔丝感测信号的栅极。
18.如权利要求16所述的半导体集成电路，其中，所述第一熔丝感测信号在感测节点初始化时段中被激活为逻辑高电平，且在后续时段中转变为逻辑低电平。
19.如权利要求18所述的半导体集成电路，其中，所述第二熔丝感测信号在熔丝状态感测时段中被激活为逻辑低电平，且在后续时段中转变为逻辑高电平。
20.如权利要求15所述的半导体集成电路，其中，所述感测单元包括：
第一反相器，所述第一反相器具有与所述感测节点连接的输入端子；以及
第二反相器，所述第二反相器被配置为接收所述第一反相器的输出信号作为所述第二反相器的输入，且具有与所述感测节点连接的输出端子。
21.如权利要求20所述的半导体集成电路，其中，当所述熔丝未被切断时，所述第一PMOS晶体管、所述第二PMOS晶体管、所述旁路电阻器单元和所述熔丝的有效电阻与所述第二反相器中所包括的下拉NMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压大于所述第一反相器的逻辑高输入特性值。
22.如权利要求20所述的半导体集成电路，其中，当熔丝被切断时，所述第一PMOS晶体管、所述第二PMOS晶体管和所述旁路电阻器单元的有效电阻与所述第二反相器中所包括的下拉NMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压小于所述第一反相器的逻辑低输入特性值。
23.一种半导体集成电路，包括：
熔丝；
PMOS晶体管，所述PMOS晶体管被配置为响应于第一熔丝感测信号而上拉驱动感测节点；
NMOS晶体管，所述NMOS晶体管被配置为响应于第二熔丝感测信号而下拉驱动所述感测节点，其中，所述NMOS晶体管和所述熔丝形成驱动路径；
旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及
感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。
24.如权利要求23所述的半导体集成电路，
其中，所述熔丝具有与所述感测节点连接的第一端部；以及
所述NMOS晶体管具有与下拉电压源连接的源极、与所述熔丝的第二端部连接的漏极、以及接收所述第二熔丝感测信号的栅极。
25.如权利要求23所述的半导体集成电路，
其中，所述熔丝具有与下拉电压源连接的第一端部，以及
所述NMOS晶体管具有与所述熔丝的第二端部连接的源极、与所述感测节点连接的漏极、以及接收所述第二熔丝感测信号的栅极。
26.如权利要求24所述的半导体集成电路，其中，所述第一熔丝感测信号在感测节点初始化时段中被激活为逻辑低电平，且在后续时段中转变为逻辑高电平。
27.如权利要求26所述的半导体集成电路，其中，所述第二熔丝感测信号在熔丝状态感测时段中被激活为逻辑高电平，且在后续时段中转变为逻辑低电平。
28.如权利要求23所述的半导体集成电路，其中，所述感测单元包括：
第一反相器，所述第一反相器具有与所述感测节点连接的输入端子；以及
第二反相器，所述第二反相器被配置为接收所述第一反相器的输出信号作为所述第二反相器的输入，且具有与所述感测节点连接的输出端子。
29.如权利要求28所述的半导体集成电路，其中，当所述熔丝未被切断时，所述NMOS晶体管、所述旁路电阻器单元和所述熔丝的有效电阻与所述第二反相器中所包括的上拉PMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压小于所述第一反相器的逻辑低输入特性值。
30.如权利要求28所述的半导体集成电路，其中，当所述熔丝被切断时，所述NMOS晶体管和所述旁路电阻器单元的有效电阻与所述第二反相器中所包括的上拉PMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压大于所述第一反相器的逻辑高输入特性值。
31.一种半导体集成电路，包括：
熔丝；
PMOS晶体管，所述PMOS晶体管被配置为响应于第一熔丝感测信号而上拉驱动感测节点；
第一NMOS晶体管，所述第一NMOS晶体管被配置为响应于第二熔丝感测信号而下拉驱动所述感测节点；
第二NMOS晶体管，所述第二NMOS晶体管被配置为响应于所述第一熔丝感测信号而下拉驱动所述感测节点，其中，所述第一NMOS晶体管、所述第二NMOS晶体管和所述熔丝形成驱动路径；
旁路电阻器单元，所述旁路电阻器单元连接在所述熔丝的两个端部之间；以及
感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。
32.如权利要求31所述的半导体集成电路，
其中，所述第一NMOS晶体管具有与下拉电压源连接的源极、与所述熔丝的第一端部连接的漏极、以及接收所述第二熔丝感测信号的栅极，并且
所述第二NMOS晶体管具有与所述熔丝的第二端部连接的源极、与所述感测节点连接的漏极、以及接收所述第一熔丝感测信号的栅极。
33.如权利要求31所述的半导体集成电路，
其中，所述第二NMOS晶体管具有与下拉电压源连接的源极、与所述熔丝的第一端部连接的漏极、以及接收所述第一熔丝感测信号的栅极，以及
所述第一NMOS晶体管具有与所述熔丝的第二端部连接的源极、与所述感测节点连接的漏极、以及接收所述第二熔丝感测信号的栅极。
34.如权利要求32所述的半导体集成电路，其中，所述第一熔丝感测信号在感测节点初始化时段中被激活为逻辑低电平，且在后续时段中转变为逻辑高电平。
35.如权利要求34所述的半导体集成电路，其中，所述第二熔丝感测信号在熔丝状态感测时段中被激活为逻辑高电平，且在后续时段中转变为逻辑低电平。
36.如权利要求31所述的半导体集成电路，其中，所述感测单元包括：
第一反相器，所述第一反相器具有与所述感测节点连接的输入端子；以及
第二反相器，所述第二反相器被配置为接收所述第一反相器的输出信号作为所述第二反相器的输入，且具有与所述感测节点连接的输出端子。
37.如权利要求36所述的半导体集成电路，其中，当所述熔丝未被切断时，所述第一NMOS晶体管、所述第二NMOS晶体管、所述旁路电阻器单元和所述熔丝的有效电阻与所述第二反相器中所包括的上拉PMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压小于所述第一反相器的逻辑低输入特性值。
38.如权利要求36所述的半导体集成电路，其中，当所述熔丝被切断时，所述第一NMOS晶体管、所述第二NMOS晶体管和所述旁路电阻器单元的有效电阻与所述第二反相器中所包括的上拉PMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压大于所述第一反相器的逻辑高输入特性值。
39.一种半导体存储器件，包括：
多个熔丝；
第一驱动单元，所述第一驱动单元被配置为响应于预充电信号而上拉驱动公共感测节点；
多个第二驱动单元，所述多个第二驱动单元被配置为响应于相应的地址信息而下拉驱动所述公共感测节点，其中，所述多个第二驱动单元和相应的熔丝形成驱动路径；
多个旁路电阻器单元，所述多个旁路电阻器单元与相应的熔丝并联地连接；以及
感测单元，所述感测单元被配置为响应于所述公共感测节点的电压而感测所述多个熔丝中的每个熔丝的编程状态。
40.如权利要求39所述的半导体集成电路，其中，所述预充电信号通过接收预充电命令而被激活，且通过接收激活命令而被去激活。
41.如权利要求40所述的半导体集成电路，其中，各个地址信息通过接收所述激活命令而被顺序地激活，且激活时段比tRCDmin短，所述tRCDmin为Ras至Cas延迟时间的最小值。
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