KR20130021760A - 자기터널접합 브레이크 다운을 이용한 안티퓨즈 회로, 및 이를 포함하는 반도체 장치 - Google Patents

자기터널접합 브레이크 다운을 이용한 안티퓨즈 회로, 및 이를 포함하는 반도체 장치 Download PDF

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황홍선
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Abstract

휘발성의 특성을 갖는 MRAM 셀을 사용한 안티퓨즈 회로가 개시된다. 안티퓨즈 회로는 안티퓨즈 어레이 및 센싱 회로를 포함한다. 안티퓨즈 어레이는 복수의 터널 자기 저항 소자(tunneling magneto-resistance element), 및 터널 자기 저항 소자들 각각에 직렬 연결된 트랜지스터를 복수 개 포함하고, 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장한다. 센싱 회로는 안티퓨즈 어레이의 출력신호들을 센싱하고 증폭한다. 따라서, 안티퓨즈 회로는 스케일-다운된 MRAM 셀을 사용하여 안전하게 안티퓨징 동작을 수행할 수 있다.

Description

자기터널접합 브레이크 다운을 이용한 안티퓨즈 회로, 및 이를 포함하는 반도체 장치{ANTI-FUSE CIRCUIT USING MTJ BREAKDOWN, AND SEMICONDUCTOR DEVICE INCLUDING THE ANTI-FUSE CIRCUIT}
본 발명은 반도체 장치에 관한 것으로, 특히 자기터널접합 브레이크 다운을 이용한 안티퓨즈 회로를 포함한 반도체 장치에 관한 것이다.
반도체 장치, 특히 반도체 메모리 장치에 퓨즈 또는 안티퓨즈가 사용된다. 퓨즈는 조건이 만족되면 턴오프되는 소자이고, 안티퓨즈는 원하는 조건이 만족되면 턴온되는 소자이다. 퓨즈 또는 안티퓨즈는 반도체 장치의 동작 모드를 선택하거나, 메모리 셀 어레이에 불량 셀이 포함되어 있을 때 리던던시 어레이를 활성화시키는 동작 등에 사용될 수 있다.
최근, MRAM(Magnetic Random Access Memory)에서 MRAM 셀 어레이의 일부를 퓨즈 회로로 사용하려는 연구가 진행되고 있다. 그런데, 반도체 메모리 장치의 집적도가 높아짐에 따라, MRAM 셀의 사이즈가 작아지고 MRAM 셀에 포함된 터널 자기 저항 소자(tunneling magneto-resistance element)의 부피가 감소해진다. 따라서, MRAM은 비휘발성의 특성을 잃고 휘발성의 특성을 가지게 된다.
따라서, 종래의 프로그램 방법에 의해서 퓨즈 정보를 저장하는 것은 어렵다.
따라서, 스케일-다운된 MRAM 셀을 포함하는 MRAM 셀 어레이를 퓨즈 회로로서 사용할 수 있는 새로운 방법이 필요하다.
본 발명의 목적은 사이즈가 감소되어 휘발성의 특성을 나타내는 자기 램(Magnetic Random Access Memory: MRAM) 셀의 자기터널접합(magnetic tunnel junction: MTJ) 브레이크 다운을 이용한 안티퓨즈 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 안티퓨즈 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 안티퓨즈를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 안티퓨즈를 포함하는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 안티퓨즈 회로는 안티퓨즈 어레이 및 센싱 회로를 포함한다.
안티퓨즈 어레이는 복수의 터널 자기 저항 소자(tunneling magneto-resistance element), 및 상기 터널 자기 저항 소자들 각각에 직렬 연결된 트랜지스터를 복수 개 포함하고, 상기 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장한다. 센싱 회로는 상기 안티퓨즈 어레이의 출력신호들을 센싱하고 증폭한다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 어레이에 포함된 MRAM 셀들은 각각 사이즈가 작고 휘발성의 특성을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 터널 자기 저항 소자들 각각은 복수의 비트라인 각각에 연결된 제 1 단자를 가지며, 상기 트랜지스터들은 각각 상기 터널 자기 저항 소자들 각각의 제2단자에 연결된 드레인, 복수의 워드라인 각각에 연결된 게이트, 및 소스 라인에 연결된 소스를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인들 중 프로그램될 메모리 셀에 연결된 비트라인에는 제 1 전압이 인가되고 상기 워드라인들 중 프로그램될 메모리 셀에 연결된 워드라인에는 제 2 전압이 인가되고 소스라인에는 저 전원전압이 인가될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 프로그램될 메모리 셀에 포함된 터널 자기 저항 소자는 상기 제 1 전압에 의해 브레이크 다운될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 전압은 1V 내지 2V의 범위를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 터널 자기 저항 소자들 각각은 고정된 일정한 자화 방향을 갖는 고정자화 층, 외부로부터 인가되는 자계의 방향으로 자화되는 자유자화 층, 및 상기 고정자화 층과 상기 자유자화 층 사이에 절연체 막으로 형성된 터널 배리어 층을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 회로의 온 상태 및 오프 상태는 상기 터널 배리어 층의 브레이크 다운의 발생 여부에 의해 결정될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 센싱 회로는 홀수 번 워드라인이 활성화될 때 상기 비트라인들 각각의 전압과 기준전압의 차이를 증폭하는 홀수 번 센싱 회로, 및 짝수 번 워드라인이 활성화될 때 상기 비트라인들 각각의 전압과 상기 기준전압의 차이를 증폭하는 짝수 번 센싱 회로를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 회로는 상기 홀수 번 센싱 회로의 출력신호들을 병렬-직렬 변환하는 제 1 병렬-직렬 변환기, 상기 짝수 번 센싱 회로의 출력신호들을 병렬-직렬 변환하는 제 2 병렬-직렬 변환기, 및 상기 제 1 병렬-직렬 변환기의 출력신호와 상기 제 2 병렬-직렬 변환기의 출력신호 중에서 하나를 선택하는 선택 회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 병렬-직렬 변환기 및 상기 제 2 병렬-직렬 변환기는 각각 시프트 레지스터(shift register)를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 회로는 상기 선택 회로의 출력신호를 직렬-병렬 변환하는 직렬-병렬 변환기를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 회로는 반도체 메모리 장치의 파워-업(power-up) 동작 동안에 상기 반도체 메모리 장치의 내부 전원전압의 상태를 감지하고, 상기 내부 전원전압이 특정 레벨에 도달한 후에 상기 안티퓨즈 어레이의 독출(read) 동작을 시작할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 어레이에 포함된 메모리 셀을 프로그램하기 위한 전압이 높지 않기 때문에 상기 안티퓨즈 회로는 펌핑 회로를 포함하지 않을 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 셀 어레이, 칼럼 디코더, 및 리던던트 칼럼 디코더를 포함한다.
메모리 셀 어레이는 워드라인들과 칼럼 선택라인들에 연결된 정상 메모리 셀 어레이 및 리던던트 워드라인들과 리던던트 칼럼 선택라인들에 연결된 리던던트 메모리 셀 어레이를 갖는다. 칼럼 디코더는 칼럼 어드레스 신호들을 디코딩하여 칼럼 선택신호들을 발생하여 상기 칼럼 선택라인들에 제공한다. 리던던트 칼럼 디코더는 상기 칼럼 선택라인들 중 적어도 하나의 칼럼 선택라인에 결함이 발생한 경우, 상기 칼럼 어드레스 신호들을 디코딩하여 리던던트 칼럼 선택신호들을 발생하여 상기 리던던트 칼럼 선택라인들에 제공한다. 상기 리던던트 칼럼 디코더는 복수의 터널 자기 저항 소자(tunneling magneto-resistance element), 및 상기 터널 자기 저항 소자들 각각에 직렬 연결된 트랜지스터를 복수 개 포함하고, 상기 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장하는 안티퓨즈 회로를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 MRAM(Magnetic Random Access Memory)일 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 반도체 메모리 장치를 포함한다. 메모리 컨트롤러는 어드레스 신호 및 커맨드 신호를 발생한다. 반도체 메모리 장치는 상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력한다. 상기 반도체 메모리 장치는 복수의 터널 자기 저항 소자(tunneling magneto-resistance element), 및 상기 터널 자기 저항 소자들 각각에 직렬 연결된 트랜지스터를 복수 개 포함하고, 상기 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장하는 안티퓨즈 회로를 포함한다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 안티퓨즈 회로 및 내부 회로를 포함한다. 안티퓨즈 회로는 복수의 터널 자기 저항 소자(tunneling magneto-resistance element), 및 상기 터널 자기 저항 소자들 각각에 직렬 연결된 트랜지스터를 복수 개 포함하고, 상기 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장하고, 안티퓨징 동작을 수행하며 안티퓨즈 출력전압을 발생한다. 내부 회로는 상기 안티퓨즈 출력 전압에 응답하여 특정 동작을 수행한다.
본 발명의 실시예에 따른 안티퓨즈 회로는 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장한다. 따라서, 안티퓨즈 회로를 포함하는 반도체 메모리 장치는 정상 메모리 셀 어레이에 불량 셀이 포함된 경우 리던던트 메모리 셀로 안전하게 치환할 수 있다. 특히, 휘발성의 특성을 갖는 스케일-다운된 MRAM 셀을 포함하는 MRAM 셀 어레이를 안티퓨즈 회로에 적용이 가능하다. 또한, 본 발명의 실시예에 따른 안티퓨즈 회로는 자기 터널 접합을 브레이크 다운시키는 데 높은 전압이 필요하지 않기 때문에 펌핑 회로가 필요하지 않다. 또한, 본 발명의 실시예에 따른 안티퓨즈 회로는 작은 사이즈를 갖는 MRAM 셀을 퓨즈로 사용하므로, 안티퓨즈 회로의 레이아웃 사이즈가 줄어든다.
도 1은 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 반도체 장치의 하나의 예를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 자기터널접합(magnetic tunnel junction: MTJ) 브레이크 다운을 이용한 안티퓨즈 회로의 하나의 예를 나타내는 회로도이다.
도 3은 터널 자기 저항 소자(tunneling magneto-resistance element)를 포함하는 MRAM(Magnetic Random Access Memory) 셀의 하나의 예를 나타내는 회로도이다.
도 4는 도 3에 포함된 터널 자기 저항 소자에 MTJ 브레이크 다운(breakdown)이 발생했을 때 저항이 변화를 나타내는 그래프이다.
도 5는 본 발명의 실시예들에 따른 MTJ 브레이크 다운을 이용한 안티퓨즈 회로의 다른 하나의 예를 나타내는 회로도이다.
도 6 및 도 7은 도 1에 포함된 안티퓨즈 회로의 동작을 설명하기 위한 타이밍도들이다.
도 8은 도 1에 포함된 안티퓨즈 회로에 사용되는 클럭신호를 발생하는 회로를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 반도체 메모리 장치의 하나의 예를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 적층 반도체 메모리 장치의 하나의 예를 나타내는 블록도이다.
도 11은 도 10의 적층 반도체 메모리 장치의 3차원 구조를 나타내는 투시도이다.
도 12는 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 반도체 장치(100)의 하나의 예를 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 안티퓨즈 회로(110) 및 내부 회로(150)를 포함한다.
안티퓨즈 회로(110)는 터널 자기 저항 소자(tunneling magneto-resistance element)의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장한다. 안티퓨즈 회로(110)는 안티퓨징 동작을 수행하여 안티퓨즈 출력전압(FOUT)을 발생한다. 내부 회로(150)는 안티퓨즈 출력 전압(FOUT)에 응답하여 특정 동작을 수행한다. 상기 특정 동작은 반도체 장치의 동작 모드를 선택하거나, 메모리 셀 어레이에 불량 셀이 포함되어 있을 때 리던던시 어레이를 활성화시키는 동작을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 자기터널접합(magnetic tunnel junction: MTJ) 브레이크 다운을 이용한 안티퓨즈 회로(110)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 안티퓨즈 회로(110)는 안티퓨즈 어레이(111) 및 센싱 회로(115)를 포함할 수 있다.
안티퓨즈 어레이(111)는 복수의 터널 자기 저항 소자(tunneling magneto-resistance element)(TMR11~TMR1n, TMR21~TMR2n, … TMRm1~TMRmn), 및 터널 자기 저항 소자들(TMR11~TMR1n, TMR21~TMR2n, … TMRm1~TMRmn) 각각에 직렬 연결된 트랜지스터들(MN11~MN1n, MN21~MN2n, … MNm1~MNmn)을 포함한다. 안티퓨즈 회로(110)는 터널 자기 저항 소자들(TMR11~TMR1n, TMR21~TMR2n, … TMRm1~TMRmn) 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장할 수 있다. 센싱 회로(115)는 안티퓨즈 어레이(111)의 출력신호들을 센싱하고 증폭한다.
안티퓨즈 어레이(111)에 포함된 터널 자기 저항 소자와 NMOS 트랜지스터로 구성된 MRAM 셀들은 사이즈가 작고 휘발성(volatile)의 특성을 가질 수 있다.
터널 자기 저항 소자들(TMR11~TMR1n, TMR21~TMR2n, … TMRm1~TMRmn) 각각은 복수의 비트라인(BL1~BLn) 각각에 연결된 제 1 단자를 가지며, NMOS 트랜지스터들(MN11~MN1n, MN21~MN2n, … MNm1~MNmn)은 각각 터널 자기 저항 소자들(TMR11~TMR1n, TMR21~TMR2n, … TMRm1~TMRmn) 각각의 제2단자에 연결된 드레인, 복수의 워드라인(WL1~WLm) 각각에 연결된 게이트, 및 소스 라인(SL)에 연결된 소스를 가질 수 있다.
센싱 회로(115)는 홀수 번 워드라인이 활성화될 때 비트라인들(BL1~BLn) 각각의 전압과 기준전압(VREF)의 차이를 증폭하여 홀수 번 출력신호(OUT1_O~OUTn_O)를 발생하는 홀수 번 센싱 회로(116), 및 짝수 번 워드라인이 활성화될 때 비트라인들(BL1~BLn) 각각의 전압과 기준전압(VREF)의 차이를 증폭하여 짝수 번 출력신호(OUT1_E~OUTn_E)를 발생하는 짝수 번 센싱 회로(117)를 포함할 수 있다.
도 3은 터널 자기 저항 소자(tunneling magneto-resistance element)를 포함하는 MRAM(Magnetic Random Access Memory) 셀의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀, 즉 MRAM 셀은 터널 자기 저항 소자(TMR11) 및 NMOS 트랜지스터(MN11)를 포함한다. 터널 자기 저항 소자(TMR11)는 비트라인(BL1)에 연결된 제 1 단자를 가지며, NMOS 트랜지스터(MN11)는 터널 자기 저항 소자(TMR11)의 제2단자에 연결된 드레인, 워드라인(WL1)에 연결된 게이트, 및 소스 라인(SL)에 연결된 소스를 가질 수 있다.
터널 자기 저항 소자(TMR11)은 고정된 일정한 자화 방향을 갖는 고정자화 층(fixed magnetic layer: FL), 외부로부터 인가되는 자계의 방향으로 자화되는 자유자화 층(variable magnetic layer: VL), 및 고정자화 층(FL)과 자유자화 층(VL) 사이에 절연체 막(insulating film)으로 형성된 터널 배리어 층(TB)을 포함할 수 있다.
도 4는 도 3에 포함된 터널 자기 저항 소자에 MTJ 브레이크 다운(breakdown)이 발생했을 때 저항이 변화를 나타내는 그래프이다.
도 4를 참조하면, MTJ는 브레이크 다운 전압(VBR)에서 브레이크 다운이 발생하며, MTJ가 브레이크 다운되면 브레이크 다운이 되지 않았을 때보다 저항이 1/10로 줄어들 수 있다.
도 2의 안티퓨즈 회로(110)에서, 비트라인들(BL1~BLn) 중 프로그램될 메모리 셀에 연결된 비트라인에는 제 1 전압이 인가되고 워드라인들(WL1~WLm) 중 프로그램될 메모리 셀에 연결된 워드라인에는 제 2 전압이 인가되고 소스라인(SL)에는 저 전원전압이 인가될 수 있다. 여기서, 저 전원전압은 접지 전압일 수 있다. 제 1 전압은 프로그램될 메모리 셀에 포함된 터널 자기 저항 소자를 브레이크 다운(breakdown)시킬 수 있는 전압 레벨을 가질 수 있으며, 제 2 전압은 프로그램될 메모리 셀에 포함된 NMOS 트랜지스터를 턴온시킬 수 있는 전압 레벨을 가질 수 있다. 예를 들어, 제 1 전압은 1V 내지 2V의 전압 범위를 가질 수 있다. 예를 들어, 제 1 전압은 1.2V, 제 2 전압은 0.6V일 수 있다.
안티퓨즈 회로(110)의 온 상태 및 오프 상태는 MRAM 셀을 구성하는 터널 배리어 층의 브레이크 다운의 발생 여부에 의해 결정될 수 있다.
도 5는 본 발명의 실시예들에 따른 MTJ 브레이크 다운을 이용한 안티퓨즈 회로(110)의 다른 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 안티퓨즈 회로(110a)는 안티퓨즈 어레이(111a), 센싱 회로(115a), 제 1 병렬-직렬 변환기(PS1), 제 2 병렬-직렬 변환기(PS2) 및 선택 회로(118)를 포함할 수 있다.
제 1 병렬-직렬 변환기(PS1)는 홀수 번 센싱 회로의 출력신호들(OUT1_O, OUT2_O, OUT3_O, OUT4_O)을 병렬-직렬 변환하고, 제 2 병렬-직렬 변환기(PS2)는 짝수 번 센싱 회로의 출력신호들(OUT1_E, OUT2_E, OUT3_E, OUT4_E)을 병렬-직렬 변환한다. 선택 회로(118)는 홀수 번 센싱 회로의 출력신호들(OUT1_O, OUT2_O, OUT3_O, OUT4_O)과 짝수 번 센싱 회로의 출력신호들(OUT1_E, OUT2_E, OUT3_E, OUT4_E) 중에서 하나를 선택하는 선택 회로(118)를 더 포함할 수 있다.
제 1 병렬-직렬 변환기(PS1)는 및 제 2 병렬-직렬 변환기(PS2)는 각각 시프트 레지스터(shift register)들을 포함할 수 있으며, 선택 회로(118)는 멀티플렉서를 포함할 수 있다.
또한, 안티퓨즈 회로(110a)는 선택 회로(118)의 출력신호를 직렬-병렬 변환하여 출력신호들(OUT1, OUT2, OUT3, OUT4)을 발생하는 직렬-병렬 변환기(SP1)를 더 포함할 수 있다.
도 6 및 도 7은 도 1에 포함된 안티퓨즈 회로(110)의 동작을 설명하기 위한 타이밍도들이다.
도 6을 참조하면, 안티퓨즈 회로(110)는 반도체 메모리 장치의 파워-업(power-up) 동작 동안에 반도체 메모리 장치의 내부 전원전압(VINT)의 상태를 감지하고, 상기 내부 전원전압(VINT)이 특정 레벨(Target Voltage)에 도달한 후에 안티퓨즈 어레이의 독출(read) 동작을 시작할 수 있다.
도 7을 참조하면, 반도체 메모리 장치의 내부 전원전압(VINT)이 특정 레벨에 도달한 후 안티퓨즈 어레이의 독출(read)을 위한 센싱 동작이 시작된다. 내부 전원전압(VINT)이 특정 레벨에 도달하면, 클럭신호(PCLK)가 발생되고, 홀수 번 워드라인이 활성화되어 홀수 번 행인 제 1 행(first row)가 센싱 동작을 하며, 다음 짝수 번 워드라인이 활성화되어 짝수 번 행인 제 2 행(second row)가 센싱 동작을 하며, 다음 홀수 번 워드라인이 활성화되어 홀수 번 행인 제 3 행(third row)가 센싱 동작을 한다. 모든 행(ROW)에 대해 센싱 동작이 완료되면, 데이터가 전달되는 동안 불필요한 테스트 모드의 인가 또는 DC 전압 레벨의 흔들림을 방지하기 위해 발진 종료 신호(OSC_OFF)에 응답하여 클럭신호(PCLK)가 발진을 멈춘다.
도 8은 도 1에 포함된 안티퓨즈 회로(110)에 사용되는 클럭신호 발생회로를 나타내는 블록도이다.
도 8을 참조하면, 클럭신호 발생회로(200)는 오실레이터(210), 클럭 발생기(220)을 포함한다.
오실레이터(210)는 내부 전원전압(VINT) 및 피드백 신호인 발진 종료 신호(OSC_OFF)에 기초하여 발진하는 신호를 발생한다. 클럭 발생기(220)는 오실레이터(210)의 출력신호에 기초하여 클럭신호(PCLK)를 발생하고, 발진 종료 신호(OSC_OFF)를 발생한다. 안티퓨즈 어레이(230)는 클럭신호(PCLK)에 응답하여 퓨징 동작을 수행하고 퓨즈 출력신호(FOUT)를 발생한다.
도 9는 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 반도체 메모리 장치(1000)의 하나의 예를 나타내는 블록도이다.
도 9를 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(1100), 로우 어드레스 버퍼(1200), 칼럼 어드레스 버퍼(1250), 로우 디코더(1350), 리던던트 로우 디코더(1300), 칼럼 디코더(1500), 리던던트 칼럼 디코더(1550), 칼럼 선택 회로(1400) 및 리던던트 칼럼 선택 회로(1450)를 포함한다. 또한, 반도체 메모리 장치(1000)는 클럭신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 라이트(write) 인에이블 신호(WEB) 등 커맨드 신호들에 기초하여 제어신호들을 발생하고 반도체 메모리 장치(1000)을 구성하는 블록들을 제어하는 제어 회로(1600)를 포함할 수 있다.
메모리 셀 어레이(1100)는 워드라인들과 칼럼 선택라인들에 연결된 정상 메모리 셀 어레이(1110) 및 리던던트 워드라인들과 리던던트 칼럼 선택라인들에 연결된 리던던트 메모리 셀 어레이(1120)를 갖는다. 로우 어드레스 버퍼(1200)는 어드레스 신호들(A0, A1, …, Ap)을 버퍼링하여 로우 어드레스 신호들(RA0, RA1, …, RAp)을 발생한다. 칼럼 어드레스 버퍼(1250)는 어드레스 신호들(A0, A1, …, Ap)을 버퍼링하여 칼럼 어드레스 신호들(CA0, CA1, …, CAq)을 발생한다.
로우 디코더(1350)는 로우 어드레스 신호들(RA0, RA1, …, RAp)을 디코딩하여 워드라인 구동신호들(WL0, …, WLn)을 발생하여 상기 워드라인들에 제공한다. 리던던트 로우 디코더(1300)는 상기 워드라인들 중 적어도 하나의 워드라인에 결함이 발생한 경우, 로우 어드레스 신호들(RA0, RA1, …, RAp)을 디코딩하여 리던던트 워드라인 구동신호들(SWL0, …, SWLm)을 발생하여 상기 리던던트 워드라인들에 제공한다.
칼럼 디코더(1500)는 칼럼 어드레스 신호들(CA0, CA1, …, CAq)을 디코딩하여 칼럼 선택신호들(CSL0, …, CSLi)을 발생하여 상기 칼럼 선택라인들에 제공한다. 리던던트 칼럼 디코더(1550)는 상기 칼럼 선택라인들 중 적어도 하나의 칼럼 선택라인에 결함이 발생한 경우, 칼럼 어드레스 신호들(CA0, CA1, …, CAq)을 디코딩하여 리던던트 칼럼 선택신호들(SCSL0, …, SCSLj)을 발생하여 상기 리던던트 칼럼 선택라인들에 제공한다.
칼럼 선택 회로(1400)는 칼럼 선택신호들(CSL0, …, CSLi)을 증폭하고 정상 메모리 셀 어레이(1110)로/로부터의 데이터의 입출력을 제어한다. 리던던트 칼럼 선택 회로(1450)는 리던던트 칼럼 선택신호들(SCSL0, …, SCSLj)을 증폭하고 리던던트 메모리 셀 어레이(1120)로/로부터의 데이터의 입출력을 제어한다.
도 9에 도시된 반도체 메모리 장치(1000)를 구성하는 리던던트 로우 디코더(1300) 및/또는 리던던트 칼럼 디코더(1550)는 본 발명의 실시예들에 따른 안티퓨즈 회로들 중 하나를 포함할 수 있다. 반도체 메모리 장치(1000)의 리던던트 로우 디코더(1300) 및/또는 리던던트 칼럼 디코더(1550)에 포함된 안티퓨즈 회로는 복수의 터널 자기 저항 소자(tunneling magneto-resistance element), 및 상기 터널 자기 저항 소자들 각각에 직렬 연결된 트랜지스터를 복수 개 포함하고, 상기 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장한다. 따라서, 반도체 메모리 장치(1000)는 정상 메모리 셀 어레이에 불량 셀이 포함된 경우 리던던트 메모리 셀로 안전하게 치환할 수 있다.
도 9에는 리던던트 로우 디코더(1300)와 리던던트 칼럼 디코더(1550)를 모두 포함하는 반도체 메모리 장치를 도시하였지만, 반도체 메모리 장치는 리던던트 로우 디코더(1300)와 리던던트 칼럼 디코더(1550) 중 어느 하나만을 포함할 수도 있다.
도 10은 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 적층 반도체 메모리 장치(2000)의 하나의 예를 나타내는 블록도이다. 도 10의 반도체 메모리 장치는 MRAM일 수 있다.
도 10을 참조하면, 적층 구조의 반도체 메모리 장치(2000)는 입출력 회로(2100), 제어 회로(2200), 로우 디코더(2400), 칼럼 디코더(2450) 및 적층 메모리 셀 어레이(2500)를 포함한다.
제어 회로(2200)는 어드레스 신호(ADD) 및 프로그램 정보에 기초하여 메모리 셀 어레이 층들의 프로그램 모드를 설정하고, 어드레스 신호(ADD)의 타이밍과 전압 레벨을 제어하여 로우 제어신호(CONX)와 칼럼 제어신호(CONY)를 발생시키고, 로우 제어신호(CONX) 및 칼럼 제어신호(CONY)에 기초하여 층 선택신호(SEL_LAYER)를 발생시킨다.
로우 디코더(2400)는 로우 제어신호(CONX) 및 층 선택신호(SEL_LAYER)를 디코딩하여 워드라인 구동신호(WL0~WLn)를 발생시키고, 워드라인 구동신호(WL0~WLn)를 적층 메모리 셀 어레이(2500)에 제공한다. 칼럼 디코더(2450)는 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)를 디코딩하여 칼럼 선택신호(SEL_CO)를 발생시키고, 칼럼 선택신호(SEL_CO)를 적층 메모리 셀 어레이(2500)에 제공한다. 입출력 회로(2100)는 센스 앰프 및 기입 구동회로를 포함하며, 기입 동작 모드에서 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)에 응답하여 입력 데이터(DI)를 적층 메모리 셀 어레이(2500)에 제공한다. 또한, 입출력 회로(2100)는 독출 동작 모드에서 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)에 응답하여 비트라인의 전압을 센싱하고 증폭하여 출력 데이터(DO)를 발생시킨다.
도 10에 도시된 적층 구조의 반도체 메모리 장치(2000)에서 로우 디코더(2400) 및/또는 칼럼 디코더(2450)는 본 발명의 실시예들에 따른 안티퓨즈 회로들 중 하나를 포함할 수 있다. 적층 구조의 반도체 메모리 장치(2000)의 로우 디코더(2400) 및/또는 칼럼 디코더(2450)에 포함된 안티퓨즈 회로는 복수의 터널 자기 저항 소자(tunneling magneto-resistance element), 및 상기 터널 자기 저항 소자들 각각에 직렬 연결된 트랜지스터를 복수 개 포함하고, 상기 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장한다. 따라서, 적층 구조의 반도체 메모리 장치(2000)는 정상 메모리 셀 어레이에 불량 셀이 포함된 경우 리던던트 메모리 셀로 안전하게 치환할 수 있다.
도 10에서, 적층 메모리 셀 어레이(2500)는 메모리 셀 어레이 층들 내에 형성될 수 있고, 입출력 회로(2100), 제어 회로(2200), 로우 디코더(2400), 칼럼 디코더(2450)는 반도체 기판 내에 형성될 수 있다.
도 11은 도 10의 적층 반도체 메모리 장치의 3차원 구조를 나타내는 투시도이다.
도 11을 참조하면, 반도체 메모리 장치(3000)는 반도체 기판(3100), 메모리 셀어레이 층들(3200, 3300, 3400, 3500) 및 연결 층(3600)를 포함한다.
반도체 기판(3100)은 도 10에 도시된 입출력 회로(2100), 제어 회로(2200), 로우 디코더(2400), 칼럼 디코더(2450) 등의 기능 회로를 포함할 수 있다. 메모리 셀어레이 층들(3200, 3300, 3400, 3500)은 반도체 기판(3100) 위에 적층되어 있다. 연결 층(3600)은 메모리 셀 어레이 층들(3200, 3300, 3400, 3500)과 독립적으로 반도체 기판(3600)의 상부에 적층되어 있고, 메모리 셀 어레이 층들(3200, 3300, 3400, 3500)에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(3100)에 포함된 기능 회로와 전기적으로 연결한다.
도 12는 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 메모리 시스템(4000)의 하나의 예를 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(4000)은 메모리 컨트롤러(4100) 및 반도체 메모리 장치(4200)를 포함한다.
메모리 컨트롤러(4100)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(4200)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(4100)에서 반도체 메모리 장치(4200)로 전송되거나, 버스를 통해서 반도체 메모리 장치(4200)에서 메모리 컨트롤러(4100)로 전송된다.
반도체 메모리 장치(4200)는 조건에 따라 반도체 메모리 장치(4200) 내에 있는 회로의 일부를 다른 회로로 대치하는 데 사용하는 안티퓨즈 회로를 포함할 수 있다. 안티퓨즈 회로는 복수의 터널 자기 저항 소자(tunneling magneto-resistance element), 및 상기 터널 자기 저항 소자들 각각에 직렬 연결된 트랜지스터를 복수 개 포함하고, 상기 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장한다. 따라서, 적층 구조의 반도체 메모리 장치(2000)는 정상 메모리 셀 어레이에 불량 셀이 포함된 경우 리던던트 메모리 셀로 안전하게 치환할 수 있다.
상기와 같이, 본 발명의 실시예들에 따른 안티퓨즈 회로는 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장한다. 따라서, 안티퓨즈 회로를 포함하는 반도체 메모리 장치는 정상 메모리 셀 어레이에 불량 셀이 포함된 경우 리던던트 메모리 셀로 안전하게 치환할 수 있다. 특히, 휘발성의 특성을 갖는 스케일-다운된 MRAM 셀을 포함하는 MRAM 셀 어레이를 안티퓨즈 회로에 적용이 가능하다.
본 발명은 반도체 장치에 적용이 가능하며, 특히 안티퓨즈 회로를 포함하는 반도체 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 장치
110: 안티퓨즈 회로
111: 안티퓨즈 어레이
115: 센싱 회로
150: 내부 회로
200: 클럭신호 발생회로
1000, 2000, 3000, 4200: 반도체 메모리 장치
4000: 메모리 시스템
4100: 메모리 컨트롤러

Claims (10)

  1. 복수의 터널 자기 저항 소자(tunneling magneto-resistance element), 및 상기 터널 자기 저항 소자들 각각에 직렬 연결된 트랜지스터를 복수 개 포함하고, 상기 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장하는 안티퓨즈 어레이; 및
    상기 안티퓨즈 어레이의 출력신호들을 센싱하고 증폭하는 센싱 회로를 포함하는 안티퓨즈 회로.
  2. 제 1 항에 있어서,
    상기 터널 자기 저항 소자들 각각은 복수의 비트라인 각각에 연결된 제 1 단자를 가지며, 상기 트랜지스터들은 각각 상기 터널 자기 저항 소자들 각각의 제2단자에 연결된 드레인, 복수의 워드라인 각각에 연결된 게이트, 및 소스 라인에 연결된 소스를 갖는 것을 특징으로 하는 안티퓨즈 회로.
  3. 제 2 항에 있어서,
    상기 비트라인들 중 프로그램될 메모리 셀에 연결된 비트라인에는 제 1 전압이 인가되고 상기 워드라인들 중 프로그램될 메모리 셀에 연결된 워드라인에는 제 2 전압이 인가되고 소스라인에는 저 전원전압이 인가되는 것을 특징으로 하는 안티퓨즈 회로.
  4. 제 3 항에 있어서,
    상기 프로그램될 메모리 셀에 포함된 터널 자기 저항 소자는 상기 제 1 전압에 의해 브레이크 다운되는 것을 특징으로 하는 안티퓨즈 회로.
  5. 제 2 항에 있어서, 상기 터널 자기 저항 소자들 각각은
    고정된 일정한 자화 방향을 갖는 고정자화 층;
    외부로부터 인가되는 자계의 방향으로 자화되는 자유자화 층; 및
    상기 고정자화 층과 상기 자유자화 층 사이에 절연체 막으로 형성된 터널 배리어 층을 포함하는 것을 특징으로 하는 안티퓨즈 회로.
  6. 제 5 항에 있어서,
    상기 안티퓨즈 회로의 온 상태 및 오프 상태는 상기 터널 배리어 층의 브레이크 다운의 발생 여부에 의해 결정되는 것을 특징으로 하는 안티퓨즈 회로.
  7. 제 1 항에 있어서,
    반도체 메모리 장치의 파워-업(power-up) 동작 동안에 상기 반도체 메모리 장치의 내부 전원전압의 상태를 감지하고, 상기 내부 전원전압이 특정 레벨에 도달한 후에 상기 안티퓨즈 어레이의 독출(read) 동작이 시작되는 것을 특징으로 하는 안티퓨즈 회로.
  8. 제 1 항에 있어서,
    상기 안티퓨즈 어레이에 포함된 메모리 셀을 프로그램하기 위한 전압이 높지 않기 때문에 상기 안티퓨즈 회로는 펌핑 회로를 포함하지 않는 것을 특징으로 하는 안티퓨즈 회로.
  9. 워드라인들과 칼럼 선택라인들에 연결된 정상 메모리 셀 어레이 및 리던던트 워드라인들과 리던던트 칼럼 선택라인들에 연결된 리던던트 메모리 셀 어레이를 갖는 메모리 셀 어레이;
    칼럼 어드레스 신호들을 디코딩하여 칼럼 선택신호들을 발생하여 상기 칼럼 선택라인들에 제공하는 칼럼 디코더; 및
    상기 칼럼 선택라인들 중 적어도 하나의 칼럼 선택라인에 결함이 발생한 경우, 상기 칼럼 어드레스 신호들을 디코딩하여 리던던트 칼럼 선택신호들을 발생하여 상기 리던던트 칼럼 선택라인들에 제공하는 리던던트 칼럼 디코더를 포함하고, 상기 리던던트 칼럼 디코더는
    복수의 터널 자기 저항 소자(tunneling magneto-resistance element), 및 상기 터널 자기 저항 소자들 각각에 직렬 연결된 트랜지스터를 복수 개 포함하고, 상기 터널 자기 저항 소자들 중 하나 이상의 터널 자기 저항 소자들의 자기 터널 접합(magnetic tunnel junction)을 브레이크 다운시켜 퓨즈 정보를 저장하는 안티퓨즈 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 반도체 메모리 장치는 MRAM(Magnetic Random Access Memory)인 것을 특징으로 하는 반도체 메모리 장치.
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