KR20160029529A - 전자장치 및 그 제조방법 - Google Patents

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KR20160029529A
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Abstract

전자장치가 제공된다. 본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는, 선택소자; 상기 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그; 상기 제1플러그 상에 형성된 자기터널접합; 및 상기 제2플러그 상에 형성되고, 절연파괴된 터널베리어를 포함하는 더미 자기터널접합을 포함할 수 있다.

Description

전자장치 및 그 제조방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와 전자장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는 신뢰성이 향상된 반도체 메모리를 포함하는 전자장치 및 그 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는, 선택소자; 상기 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그; 상기 제1플러그 상에 형성된 자기터널접합; 및 상기 제2플러그 상에 형성되고, 절연파괴된 터널베리어를 포함하는 더미 자기터널접합을 포함할 수 있다.
상기 제1플러그의 선폭 또는 체적은 상기 제2플러그의 선폭 또는 체적과 동일하거나, 또는 더 클 수 있다. 상기 제1플러그 및 상기 제2플러그는 서로 동일한 높이를 가질 수 있다. 상기 자기터널접합 및 상기 더미 자기터널접합은 동일 평면상에 형성되어 동일한 크기를 가질 수 있다.
또한, 상기 자기터널접합 상에 형성된 제3플러그; 상기 더미 자기터널접합 상에 형성된 제4플러그; 상기 제3플러그에 연결된 제1도전라인; 및 상기 제4플러그에 연결된 제2도전라인을 더 포함할 수 있다.
상기 제3플러그의 선폭 또는 체적은 상기 제4플러그의 선폭 또는 체적과 동일하거나, 또는 더 클 수 있다. 상기 제3플러그 및 상기 제4플러그는 서로 동일한 높이를 가질 수 있다. 상기 더미 자기터널접합은 상기 제2플러그와 상기 제4플러그 사이를 전기적으로 연결할 수 있다.
상기 전자장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부 일 수 있다.
상기 전자장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부 일 수 있다.
상기 전자장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부 일 수 있다.
상기 전자장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부 일 수 있다.
상기 전자장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부 일 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는 선택소자; 상기 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그; 상기 제1플러그 상에 형성된 가변저항소자; 상기 제2플러그 상에 형성되고, 상기 제2플러그에 연결된 도전경로를 내재한 더미 가변저항소자를 포함할 수 있다.
상기 제1플러그의 선폭 또는 체적은 상기 제2플러그의 선폭 또는 체적과 동일하거나, 또는 더 클 수 있다. 상기 가변저항소자 및 상기 더미 가변저항소자는 동일 평면상에 형성되어 동일한 크기를 가질 수 있다. 상기 가변저항소자 및 상기 더미 가변저항소자는 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함하고, 상기 더미 가변저항소자는 상기 터널베리어가 절연파괴된 것일 수 있다. 상기 가변저항소자 금속산화 절연물, 상변화 절연물 또는 강유전 절연물을 포함하고, 상기 더미 가변저항소자는 절연파괴된 금속산화 절연물, 상변화 절연물 또는 강유전 절연물을 포함할 수 있다.
또한, 상기 가변저항소자 상에 형성된 제3플러그; 상기 더미 가변저항소자 상에 형성되고, 상기 도전경로에 연결된 제4플러그; 상기 제3플러그에 연결된 제1도전라인; 및 상기 제4플러그에 연결된 제2도전라인을 더 포함할 수 있다.
상기 제3플러그의 선폭 또는 체적은 상기 제4플러그의 선폭 또는 체적과 동일하거나, 또는 더 클 수 있다. 상기 제3플러그 및 상기 제4플러그는 서로 동일한 높이를 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치 제조방법은 선택소자를 포함한 기판을 준비하는 단계; 상기 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 관통하여 상기 선택소자의 일측 및 타측에 각각 연결되는 제1플러그 및 제2플러그를 형성하는 단계; 상기 제1층간절연막 상에 상기 제1플러그 및 상기 제2플러그 각각에 접하고, 두 자성체 사이에 터널베리어가 삽입된 복수의 자기터널접합을 형성하는 단계; 상기 제1층간절연막 상에 상기 복수의 자기터널접합을 덮는 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 관통하여 상기 제1플러그에 연결된 자기터널접합에 연결되는 제3플러그를 형성함과 동시에 상기 제2플러그에 연결된 자기터널접합에 연결되는 제4플러그를 형성하는 단계; 상기 제2층간절연막 상에 제3플러그 및 제4플러그 각각에 연결되는 제1도전라인 및 제2도전라인을 형성하는 단계; 및 상기 제2도전라인에 포밍전압을 인가하여 상기 제2도전라인에 연결된 자기터널접합의 터널베리어를 절연파괴시켜 더미 자기터널접합을 형성하는 단계를 포함할 수 있다.
상기 더미 자기터널접합을 형성하는 단계에서, 상기 포밍전압은 간헐적인 복수의 포밍구간을 포함할 수 있다. 상기 복수의 포밍구간 각각은 일정한 구간길이를 갖거나, 또는 상기 복수의 포밍구간이 반복될수록 점차 구간길이가 증가할 수 있다. 상기 제1플러그의 선폭 또는 체적은 상기 제2플러그의 선폭 또는 체적과 동일하거나, 또는 더 크게 형성할 수 있다. 상기 복수의 자기터널접합을 형성하는 단계는, 상기 제1층간절연막 상에 두 자성체 사이에 터널베리어가 삽입된 적층막을 형성하는 단계; 및 상기 적층막 상에 마스크패턴을 식각장벽으로 상기 적층막을 식각하여 상기 제1플러그 및 상기 제2플러그 각각에 접하는 복수의 자기터널접합을 동시에 형성하는 단계를 포함할 수 있다. 상기 제3플러그의 선폭 또는 체적은 상기 제4플러그의 선폭 또는 체적과 동일하거나, 또는 더 크게 형성할 수 있다.
상기 더미 자기터널접합을 형성하는 단계에서, 상기 기판 및 상기 제2도전라인에 각각 전위차를 갖는 제1포밍전압 및 제2포밍전압을 인가할 수 있다. 상기 더미 자기터널접합을 형성하는 단계에서, 상기 제1포밍전압은 백바이어스전압 내지 접지전압 범위를 갖고, 상기 제2포밍전압은 전원전압 내지 펌핑전압 범위를 가질 수 있다. 상기 더미 자기터널접합을 형성하는 단계에서, 상기 기판에는 지속적으로 상기 제1포밍전압을 인가하고, 상기 제2도전라인에는 간헐적인 복수의 포밍구간을 갖는 제2포밍전압을 인가할 수 있다. 상기 더미 자기터널접합을 형성하는 단계에서, 상기 복수의 포밍구간 각각은 일정한 구간길이를 갖거나, 또는 상기 복수의 포밍구간이 반복될수록 점차 구간길이가 증가할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 더미 자기터널접합을 구비함으로써, 플러그 형성공정 및 자기터널접합 형성공정에 대한 안정성을 향상시킬 수 있다. 아울러, 더미 자기터널접합 형성시 별도의 반도체 제조공정 없이 포밍전압을 인가하는 방법을 사용함에 따라 안정성을 더 향상시킬 수 있다. 이를 통해, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 평면도.
도 2는 본 발명의 실시예에 따른 반도체 메모리를 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 메모리의 제조방법을 도시한 평면도.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 메모리의 제조방법을 도시한 공정단면도.
도 5는 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도.
도 6은 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도.
도 8은 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도.
도 9는 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예들은 신뢰성이 향상된 반도체 메모리를 포함하는 전자장치 및 그 제조방법에 관한 것이다. 여기서, 실시예에 따른 반도체 메모리는 스토리지소자(storage element)로 가변저항소자(variable resistance element)를 사용하는 경우를 예시하여 설명하기로 한다. 참고로, 가변저항소자는 자신에게 인가되는 바이어스(예컨대, 전류 또는 전압)에 응답하여 서로 다른 저항상태 사이에서 스위칭할 수 있는 소자를 의미한다. 가변저항소자는 정보의 저장 및 소거가 저항특성의 변화에 의해 이루어지는 저항성 메모리에 사용되는 가변 저항 물질(variable resistance material)을 포함할 수 있다. 가변 저항 물질은 RRAM, PRAM, FRAM, MRAM, STTRAM 등에 이용되는 다양한 물질을 포함할 수 있다. 예컨대, 가변 저항 물질은 강자성 물질, 전이금속산화 절연물, 페로브스카이트계 물질을 포함한 금속산화 절연물, 칼코게나이드(chalcogenide)계 물질을 포함한 상변화 절연물, 강유전 절연물 등을 포함할 수 있다.
이하, 본 발명의 실시예에서는 가변저항소자로 두 자성체 사이에 터널베리어가 삽입된 자기터널접합(Magnetic Tunnel Junction, MTJ)을 예시하여 설명하기로 한다. 이는, 설명의 편의를 위한 것으로, 본 발명에 적용가능한 가변저항소자가 자기터널접합에 한정되는 것은 아니다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 평면도이고, 도 2는 본 발명의 실시예에 따른 반도체 메모리를 도 1에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 실시예에 따른 반도체 메모리는 선택소자, 선택소자의 일측 및 타측에 각각 연결된 제1플러그(111) 및 제2플러그(112), 제1플러그(111) 상에 형성된 가변저항소자 및 제2플러그(112) 상에 형성되어 제2플러그(112)에 전기적으로 연결된 도전경로를 내재한 더미 가변저항소자를 포함할 수 있다. 여기서, 가변저항소자는 자기터널접합(120)일 수 있으며, 도전경로를 내재한 더미 가변저항소자는 절연파괴된(dielectric break-down) 터널베리어(123A)를 포함한 자기터널접합(120)일 수 있다. 변형예로서, 가변저항소자는 금속산화 절연물, 상변화 절연물 또는 강유전 절연물일 포함할 수 있으며, 더미 가변저항소자는 절연파괴된 금속산화 절연물, 상변화 절연물 또는 강유전 절연물을 포함할 수 있다.
또한, 실시예에 따른 반도체 메모리는 제1도전라인(130), 제1도전라인(130)과 가변저항소자 사이를 연결하는 제3플러그(128), 제2도전라인(131), 제2도전라인(131)과 더미 가변저항소자 사이를 연결하는 제4플러그(129)를 더 포함할 수 있다. 여기서, 더미 가변저항소자에 내재된 도전경로는 제4플러그(129)에도 전기적으로 연결된다. 제1도전라인(130)은 비트라인(Bit Line)일 수 있고, 제2도전라인(131)은 소스라인(Source Line)일 수 있다. 그리고, 제2플러그(112), 더미 자기터널접합(120A) 및 제4플러그(129)는 선택소자(select element)와 소스라인(SL) 사이를 전기적으로 연결하는 소스라인콘택(Source Line Contact, SLC)으로 작용할 수 있다.
이하, 실시예에 따른 반도체 메모리를 구성하는 각 요소들에 대하여 보다 자세히 설명하기로 한다.
실시예에 따른 반도체 메모리는 기판(101), 기판(101)에 형성되어 복수의 활성영역(active region, 103)을 정의하는 소자분리막(isolation layer, 102), 기판(101)에 형성된 복수의 매립게이트(buried gate, 107), 매립게이트(107) 양측 활성영역(103)의 기판(101)에 형성된 접합영역 즉, 소스영역(108) 및 드레인영역(109)을 포함할 수 있다. 또한, 도면에 도시하지는 않았지만 기판(101)에 형성된 웰영역(Well region)을 포함할 수 있다. 웰영역은 기판(101)에 불순물을 도핑하여 형성된 불순물영역일 수 있으며, 웰영역 내에 복수의 활성영역(103)이 위치할 수 있다. 웰영역은 기판(101)에 소정의 바이어스를 인가하기 위한 수단으로 이용될 수 있다.
기판(101)은 반도체기판일 수 있다. 반도체기판은 단결정 상태(single crystal state)일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘 함유 재료를 포함할 수 있다. 일례로, 기판은 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator) 기판일 수 있다.
복수의 활성영역(103)을 정의하는 소자분리막(102)은 STI(Shallow Trench Isolation) 공정을 통해 형성된 것일 수 있다. 따라서, 소자분리막(102)은 기판(101)에 형성된 소자분리 트렌치 및 소자분리 트렌치에 갭필된 절연막을 포함할 수 있다. 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 이상을 포함할 수 있다. 소자분리막(102)에 의해 정의된 복수의 활성영역(103)은 제1방향으로의 장축과 제2방향으로의 단축을 갖는 바타입(bar type) 또는 라인타입(line type)일 수 있다. 복수의 활성영역(103) 각각은 제1방향으로 연장되고, 제2방향으로 일정 간격 이격되어 배치될 수 있다.
기판(101)에 형성된 매립게이트(107), 매립게이트(107) 양측 활성영역(103)의 기판(101)에 형성된 소스영역(108) 및 드레인영역(109)은 매립형 트랜지스터로 작용한다. 매립형 트랜지스터는 복수의 자기터널접합(120)에서 어느 하나의 자기터널접합(120)을 선택하는 선택소자로 작용할 수 있다. 소스영역(108) 및 드레인영역(109)은 기판(101)에 불순물이 도핑된 불순물영역일 수 있다. 드레인영역(109)은 소자분리막(102)과 매립게이트(107) 사이에 위치할 수 있고, 소스영역(108)은 두 매립게이트(107) 사이에 위치할 수 있다. 따라서, 소스영역(108)은 두 매립형 트랜지스터가 공유할 수 있다.
매립게이트(107)는 매립형 트랜지스터의 게이트 및 워드라인(word line)으로 작용할 수 있다. 따라서, 매립게이트(107)는 활성영역(103)과 소자분리막(102)을 동시에 가로지르는 라인타입일 수 있다. 구체적으로, 매립게이트(107)는 제2방향으로 연장된 라인타입의 패턴이고, 제1방향으로 일정 간격 이격되어 복수개가 배치될 수 있다. 매립게이트(107)는 기판(101)에 형성된 트렌치(105), 트렌치(105) 표면에 형성된 게이트절연막(미도시), 게이트절연막 상에서 트렌치(105)를 일부 갭필하는 게이트전극(105) 및 게이트전극(105) 상에서 나머지 트렌치(105)를 갭필하는 게이트실링막(106)을 포함할 수 있다.
한편, 본 실시예에서는 선택소자로 매립게이트(107)를 구비한 트랜지스터를 예시하였으나, 이에 한정되지 않는다. 즉, 자기터널접합(120)으로의 전류 또는 전압의 공급 여부를 제어할 수 있는 모든 소자 예컨대, 다이오드(Diode), MIT(Metal Insulator Transition) 등을 적용할 수도 있다.
실시예에 따른 반도체 메모리는 기판(101) 전면에 형성된 제1층간절연막(110), 제1층간절연막(110)을 관통하여 각각 드레인영역(109) 및 소스영역(108)에 연결된 제1플러그(111) 및 제2플러그(112)를 포함할 수 있다. 제1층간절연막(110)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막일 수 있다.
제1플러그(111) 및 제2플러그(112)는 동시에 형성된 것일 수 있으며, 이들은 서로 동일한 높이를 가질 수 있다. 제1플러그(111)는 드레인영역(109)과 자기터널접합(120) 사이를 연결할 수 있고, 제2플러그(112)는 소스영역(108)과 더미 자기터널접합(120A) 사이를 연결할 수 있다. 제1플러그(111)는 '하부콘택(Bottom Contact)' 또는 '하부전극(121)콘택(Bottom Electrode Contact, BEC)'이라 지칭하기도 한다. 그리고, 제2플러그(112)는 소스라인콘택(SLC)의 일부로 작용할 수 있다.
제1플러그(111) 및 제2플러그(112)는 제1방향 및 제2방향으로 지그재그 형태로 배치될 수 있다. 구체적으로, 제2방향에서 제1플러그(111)는 활성영역(103)의 일측에 치우쳐 배치될 수 있고, 제2플러그(112)는 활성영역(103)의 타측에 치우쳐 배치될 수 있다. 제1플러그(111) 및 제2플러그(112)는 각각 활성영역(103)의 일측 및 타측에 치우쳐 활성영역(103) 및 소자분리막(102) 모두에 접할 수 있다. 그리고, 제1방향 또는 제2방향과 소정의 기울기를 갖는 사선방향에서 제1플러그(111) 및 제2플러그(112)는 서로 교번 배치되어 매트릭스 형태를 가질 수 있다. 이는, 자기터널접합(120)/더미 자기터널접합(120A) 사이의 간격을 확보함에 동시에 제1도전라인(130)과 제2도전라인(131) 사이의 간격을 확보하기 위함이다.
제1플러그(111)의 선폭 또는 체적은 제2플러그(112)의 선폭 또는 체적과 동일하거나, 또는 더 클 수 있다. 제1플러그(111)의 선폭 또는 체적이 제2플러그(112)의 선폭 또는 체적보다 더 큰 경우에는 반도체 메모리의 동작 특성을 향상시킬 수 있다. 이는, 소스라인콘택(SLC)의 일부로 작용하는 제2플러그(112)의 저항값보다 스토리지소자로 작용하는 자기터널접합(120)에 연결된 제1플러그(111)의 저항값에 가변저항소자를 구비한 반도체 메모리가 더 민감하게 반응하기 때문이다. 즉, 제한된 공간내에서 제1플러그(111)의 선폭 또는 체적을 제2플러그(112)보다 크게 형성함에 따라 저항 변화를 센싱하는 반도체 메모리의 동작 특성을 향상시킬 수 있다.
실시예에 따른 반도체 메모리는 제1층간절연막(110) 상에 형성되어 제1플러그(111)와 접하는 자기터널접합(120), 제1층간절연막(110) 상에 형성되어 제2플러그(112)와 접하는 더미 자기터널접합(120A) 및 자기터널접합(120)과 더미 자기터널접합(120A)을 포함한 구조물 표면을 따라 형성된 캡핑막(126)을 포함할 수 있다.
제1플러그(111)에 연결된 자기터널접합(120)은 스토리지소자로 작용할 수 있다. 자기터널접합(120)은 하부전극(121), 제1자성체(122), 터널베리어(123), 제2자성체(124) 및 상부전극(125)이 순차적으로 적층된 적층구조물일 수 있다. 여기서, 경우에 따라서 하부전극(121) 및 상부전극(125)은 각각 제1플러그(111) 및 제3플러그(128)로 대체될 수도 있다. 제1자성체(122) 및 제2자성체(124) 중 어느 하나는 자화 방향이 고정된 고정층(pinned layer) 또는 기준층(reference layer)으로 작용하고, 다른 하나는 자화 방향이 변화되는 자유층(free layer) 또는 스토리지층(storage layer)으로 작용할 수 있다. 제1자성체(122) 및 제2자성체(124)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막일 수 있다. 터널베리어(123)는 전하(예컨대, 전자)가 터널링되어 자유층의 자화 방향을 변화시키는 역할을 수행한다. 터널베리어(123)는 절연막을 포함할 수 있다. 구체적으로, 터널베리어(123)는 MgO, MgON, Al2O3, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막일 수 있다.
더미 자기터널접합(120A)은 자기터널접합(120)과 동시에 형성된 것일 수 있다. 따라서, 더미 자기터널접합(120A)은 자기터널접합(120)과 동일 평면상에 위치할 수 있고, 동일한 크기를 가질 수 있다. 더미 자기터널접합(120A)은 자기터널접합(120)과 동일한 구성을 갖되, 터널베리어(123A)가 절연파괴된 것일 수 있다. 따라서, 더미 자기터널접합(120A)은 스토리지소자로 작용할 수 없으며, 단순히 제2플러그(112)와 제4플러그(129) 사이를 전기적으로 연결하는 도전체로 작용한다. 즉, 더미 자기터널접합(120A)은 소스라인콘택(SLC)의 일부로 작용한다. 참고로, 잘 알려진 바와 같이, 터널베리어(123)는 매우 얇은 두께를 갖기 때문에 터널베리어(123) 양단에 소정의 바이어스를 인가하는 것으로 절연파괴가 가능하다. 이는, 후술하는 제조방법을 통해 보다 자세히 설명하기로 한다(도 3f 및 도 4f 참조).
캡핑막(126)은 자기터널접합(120) 및 더미 자기터널접합(120A)을 보호하는 역할을 수행한다. 캡핑막(126)은 절연막을 포함할 수 있다. 캡핑막(126)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막으로 형성할 수 있다.
실시예에 따른 반도체 메모리는 제1층간절연막(110) 상에 형성된 제2층간절연막(127), 제2층간절연막(127) 및 캡핑막(126)을 관통하여 각각 자기터널접합(120) 및 더미 자기터널접합(120A) 각각에 연결된 제3플러그(128) 및 제4플러그(129), 제2층간절연막(127) 상에 형성되어 각각 제3플러그(128) 및 제4플러그(129)에 접하는 제1도전라인(130) 및 제2도전라인(131)을 포함할 수 있다. 제2층간절연막(127)은 자기터널접합(120) 및 더미 자기터널접합(120A)을 포함한 구조물을 덮고, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막으로 형성할 수 있다.
제3플러그(128)는 제1도전라인(130)과 자기터널접합(120) 사이를 연결할 수 있고, 제4플러그(129)는 제2도전라인(131)과 더미 자기터널접합(120A) 사이를 연결할 수 있다. 제3플러그(128)는 '상부콘택(Top Contact)' 또는 '상부전극(125)콘택(Top Electrode Contact, TEC)'이라 지칭하기도 한다. 그리고, 제4플러그(129)는 소스라인콘택(SLC)의 일부로 작용할 수 있다. 제3플러그(128)는 제1플러그(111)와 중첩될 수 있고, 제4플러그(129)는 제2플러그(112)와 중첩될 수 있다. 따라서, 제3플러그(128) 및 제4플러그(129)는 제1플러그(111) 및 제2플러그(112)와 동일한 배치 형태를 가질 수 있다.
제3플러그(128)의 선폭 또는 체적은 제4플러그(129)의 선폭 또는 체적과 동일하거나, 또는 더 클 수 있다. 제1플러그(111) 및 제2플러그(112)와 마찬가지로 제3플러그(128)의 선폭 또는 체적이 제4플러그(129)의 선폭 또는 체적보다 더 큰 경우에는 저항변화를 센싱하는 반도체 메모리의 동작 특성을 향상시킬 수 있다.
제3플러그(128) 및 제4플러그(129)는 동시에 형성된 것일 수 있다. 따라서, 제3플러그(128) 및 제4플러그(129)는 서로 동일한 높이를 가질 수 있다. 이를 통해, 제3플러그(128) 및 제4플러그(129) 형성공정시 자기터널접합(120)이 손상되는 것을 방지할 수 있다. 참고로, 더미 자기터널접합(120A)을 구비하지 않는 경우, 제3플러그(128) 및 제4플러그(129)의 높이가 서로 상이하기 때문에 이들을 형성하기 위한 식각공정시 자기터널접합(120)이 손상되는 단점이 있다.
제1도전라인(130) 및 제2도전라인(131)은 제1방향으로 연장되고, 제2방향으로 일정 간격 이격되어 배치될 수 있다. 그리고, 제2방향으로 제1도전라인(130)과 제2도전라인(131)은 교번 배치될 수 있다.
이하에서는, 도 3a 내지 도 3f 및 도 4a 내지 도 4f를 참조하여 도 1 및 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리의 제조방법에 대한 일례를 설명하기로 한다. 도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 메모리의 제조방법을 도시한 평면도이고, 도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 메모리의 제조방법을 도 3a 내지 도 3f에 도시된 A-A'절취선을 따라 도시한 공정단면도이다.
도 3a 및 도 4a에 도시된 바와 같이, 기판(11)에 복수의 활성영역(13)을 정의하는 소자분리막(12)을 형성한다. 복수의 활성영역(13) 각각은 제1방향으로 연장된 바타입(bar type) 또는 라인타입(line type)으로 형성할 수 있다. 그리고, 복수의 활성영역(13) 각각은 제2방향으로 일정한 간격으로 이격되도록 배치할 수 있다.
기판(11)은 반도체기판일 수 있으며, 단결정의 실리콘 함유 재료를 포함할 수 있다. 일례로, 기판(11)은 벌크 실리콘기판 또는 SOI기판 일 수 있다. 소자분리막(12)은 STI(Shallow Trenh Isolation) 공정으로 형성할 수 있다. STI 공정은 기판(11)을 선택적으로 식각하여 소자분리 트렌치를 형성하고, 소자분리 트렌치에 절연물질을 갭필하는 일련의 공정을 의미한다.
한편, 도면에 도시하지는 않았지만 소자분리막(12)을 형성하기 이전에 기판(11)에 웰영역(Well region)을 형성할 수 있다. 웰영역은 기판(11)에 불순물을 도핑하여 불순물영역으로 형성할 수 있다.
다음으로, 기판(11)에 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 복수의 매립게이트(17)를 형성한다. 매립게이트(17)는 제2방향으로 연장된 라인타입으로 형성할 수 있으며, 제1방향으로 일정 간격 이격되도록 복수개를 배치할 수 있다.
매립게이트(17)는 선택소자 예컨대, 매립형 트랜지스터 및 워드라인으로 작용할 수 있다. 매립게이트(17)는 기판(11)을 식각하여 트렌치(14)를 형성하고, 트렌치(14) 표면에 게이트절연막(미도시)을 형성한 이후에 트렌치(14)를 일부 갭필하는 게이트전극(15) 및 게이트전극(15) 상에서 나머지 트렌치(14)를 갭필하는 게이트실링막(16)을 형성하는 일련의 공정을 통해 형성할 수 있다.
다음으로, 매립게이트(17) 양측 활성영역(13)의 기판(11)에 불순물을 이온주입하여 접합영역 즉, 소스영역(18) 및 드레인영역(19)을 형성한다. 여기서, 소자분리막(12)과 매립게이트(17) 사이에 형성되는 접합영역은 드레인영역(19)으로 작용할 수 있고, 두 매립게이트(17) 사이에 형성되는 접합영역은 소스영역(18)으로 작용할 수 있다.
이로써, 매립게이트(17), 소스영역(18) 및 드레인영역(19)을 포함하는 매립형 트랜지스터를 형성할 수 있다. 한편, 접합영역을 형성하는 과정에서 기판(11)에 형성된 웰영역(미도시)에 소정의 바이어스를 인가하기 위한 픽업영역(pick-up region, 미도시)을 형성할 수 있다.
도 3b 및 도 4b에 도시된 바와 같이, 기판(11) 전면에 제1층간절연막(20)을 형성한다. 제1층간절연막(20)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막으로 형성할 수 있다.
다음으로, 제1층간절연막(20)을 관통하여 드레인영역(19)에 연결된 제1플러그(21) 및 소스영역(18)에 연결된 제2플러그(22)를 형성한다. 제1플러그(21) 및 제2플러그(22)는 제1층간절연막(20)을 선택적으로 식각하여 접합영역을 오픈하는 콘택홀을 형성하고, 콘택홀을 갭필하도록 제1층간절연막(20) 전면에 도전물질을 증착한 후, 제1층간절연막(20)이 노출될때까지 평탄화공정을 진행하여 인접한 플러그 사이를 분리하는 일련의 공정을 통해 형성할 수 있다.
여기서, 제1플러그(21)의 선폭 또는 체적은 제2플러그(22)의 선폭 또는 체적과 동일하거나, 또는 더 크게 형성할 수 있다. 제1플러그(21)의 선폭 또는 체적을 제2플러그(22)의 선폭 또는 체적보다 크게 형성하는 경우 저항변화를 센싱하는 반도체 메모리의 동작 특성을 향상시킬 수 있다. 그리고, 제1플러그(21) 및 제2플러그(22)는 서로 동일한 높이를 가질 수 있다.
제1플러그(21) 및 제2플러그(22)는 제1방향 및 제2방향에서 지그재그 형태로 배치할 수 있다. 구체적으로, 제2방향에서 제1플러그(21)는 활성영역(13)의 일측에 치우치도록 배치할 수 있고, 제2플러그(22)는 활성영역(13)의 타측에 치우치도록 배치할 수 있다. 제1방향 또는 제2방향과 소정의 기울기를 갖는 사선방향에서 제1플러그(21) 및 제2플러그(22)는 서로 교번 배치되어 매트릭스 형태를 가질 수 있다. 이는, 후속 공정을 통해 자신들에 접하도록 형성될 자기터널접합(28)이 형성될 최대한의 공간을 제공하기 위함이다.
도 3c 및 도 4c에 도시된 바와 같이, 제1층간절연막(20) 상에 제1플러그(21) 및 제2플러그(22) 각각에 접하도록 복수의 자기터널접합(28)을 형성한다. 이때, 제1플러그(21)에 접하는 자기터널접합(28)과 제2플러그(22)에 접하는 자기터널접합(28)은 동시에 형성된 동일한 구조물이다. 즉, 제1층간절연막(20) 상에 형성된 복수의 자기터널접합(28)은 모두 동일 평면상에 형성된 것으로, 서로 동일한 크기를 가질 수 있다.
자기터널접합(28)은 하부전극(23), 제1자성체(24), 터널베리어(25), 제2자성체(26) 및 상부전극(27)이 순차적으로 적층된 적층구조물로 형성할 수 있다. 여기서, 제1플러그(21) 및 제2플러그(22) 각각에 복수의 자기터널접합(28)이 접하도록 형성함에 따라, 복수의 자기터널접합(28)은 지그재그 형태로 배치될 수 있다. 즉, 복수의 자기터널접합(28)은 제1플러그(21) 및 제2플러그(22)의 배치형태와 동일하게 형성할 수 있다. 이를 통해, 인접한 자기터널접합(28) 사이의 간격을 최대한 확보할 수 있다.
자기터널접합(28)은 제1층간절연막(20) 상에 도전체, 자성체, 절연체, 자성체, 도전체가 순차적으로 적층된 적층막을 형성한 후에 리소그라피공정을 통해 형성된 마스크패턴을 이용하여 적층막을 식각하는 일련의 공정을 통해 형성할 수 있다. 이때, 제1플러그(21) 및 제2플러그(22) 각각에 접하도록 복수의 자기터널접합(28)을 형성함에 따라 마스크패턴을 형성하기 위한 리소그라피공정의 난이도 및 공정스탭을 감소시킬 수 있다. 참고로, 드레인영역(19)에 연결된 제1플러그(21) 상에만 자기터널접합(28)을 형성하고, 소스영역(18)에 연결된 제2플러그(22) 상에 자기터널접합(28)을 형성하지 않는 경우에는 제1방향 및 제2방향으로 각각 자기터널접합(28) 사이의 간격이 서로 상이한 비대칭적 배치형태를 갖기 때문에 마스크패턴을 형성하기 위한 리소그라피공정의 난이도 및 공정스탭이 증가할 수 밖에 없다.
다음으로, 복수의 자기터널접합(28)을 포함한 구조물 표면을 따라 캡핑막(29)을 형성한다. 캡핑막(29)은 절연막으로 형성할 수 있다. 구체적으로, 캡핑막(29)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막으로 형성할 수 있다. 변형예로서, 캡핑막(29)은 자기터널접합(28)의 측벽에 스페이서 형태로 형성할 수도 있다.
도 3d 내지 도 4d에 도시된 바와 같이, 자기터널접합(28) 및 캡핑막(29)을 포함한 제1층간절연막(20) 상에 제2층간절연막(30)을 형성한다. 제2층간절연막(30)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막으로 형성할 수 있다.
다음으로, 제2층간절연막(30) 및 캡핑막(29)을 관통하여 자기터널접합(28)에 접하는 제3플러그(31) 및 제4플러그(32)를 형성한다. 제3플러그(31)는 제1플러그(21)에 연결된 자기터널접합(28)의 상부전극(27)에 접합도록 형성할 수 있고, 제4플러그(32)는 제2플러그(22)에 연결된 자기터널접합(28)의 상부전극(27)에 접합도록 형성할 수 있다. 따라서, 제3플러그(31) 및 제4플러그(32)는 서로 동일한 높이(또는 깊이)를 가질 수 있다.
제3플러그(31) 및 제4플러그(32)는 제2층간절연막(30) 및 캡핑막(29)을 선택적으로 식각하여 자기터널접합(28)의 상부전극(27)을 오픈하는 콘택홀을 형성하고, 콘택홀을 갭필하도록 제2층간절연막(30) 전면에 도전물질을 증착한 후, 제2층간절연막(30)이 노출될때까지 평탄화공정을 진행하여 인접한 플러그 사이를 분리하는 일련의 공정을 통해 형성할 수 있다. 여기서, 콘택홀 형성공정시 제3플러그(31) 및 제4플러그(32) 모두 자기터널접합(28)의 상부전극(27)을 노출시키는 타겟으로 진행됨에 따라 콘택홀 형성공정간 자기터널접합(28)이 손상되는 것을 방지할 수 있다. 참고로, 제2플러그(22)에 연결되는 자기터널접합(28)을 형성하지 않는 경우에는 각각의 콘택홀 형성깊이가 서로 상이하기 때문에 콘택홀 형성공정간 자기터널접합(28)이 손상되는 단점이 발생한다.
또한, 제3플러그(31)의 선폭 또는 체적이 제4플러그(32)의 선폭 또는 체적과 동일하거나, 또는 더 크게 형성할 수 있다. 제3플러그(31)의 선폭 또는 체적을 제4플러그(32)의 선폭 또는 체적보다 크게 형성하는 경우에 저항변화를 센싱하는 반도체 메모리의 동작 특성을 향상시킬 수 있다.
도 3e 및 도 4e에 도시된 바와 같이, 제2층간절연막(30) 상에 제1방향으로 연장되어 제3플러그(31)와 접하는 제1도전라인(33) 및 제1방향으로 연장되어 제4플러그(32)와 접하는 제2도전라인(34)을 형성한다. 여기서, 제1도전라인(33)은 비트라인일 수 있으며, 제2도전라인(34)은 소스라인일 수 있다.
제1도전라인(33) 및 제2도전라인(34) 각각은 제2방향으로 일정 간격 이격되도록 복수개를 형성할 수 있다. 그리고, 제2방향으로 제1도전라인(33)과 제2도전라인(34)은 교번 배치시킬 수 있다.
이후, 도면에 도시하지는 않았지만 공지된 반도체 제조기술을 이용하여 실시예에 따른 반도체 메모리를 완성할 수 있다.
이하에서는, 도 3f 및 도 4f를 참조하여 별도의 반도체 제조공정 없이 소정의 바이어스를 인가하는 방법으로 소스라인에 연결된 자기터널접합(28)의 터널베리어(25)를 절연파괴시켜 더미 자기터널접합(28A)을 형성하는 방법에 대하여 상세히 설명하기로 한다.
도 3f 및 도 4f에 도시된 바와 같이, 제2도전라인(34)에 포밍전압(Forming voltage)을 인가하여 자기터널접합(28)의 터널베리어(25A)를 절연파괴시켜 더미 자기터널접합(28A)을 형성한다. 여기서, 포밍전압은 간헐적인 복수의 포밍구간을 가질 수 있다. 그리고, 복수의 포밍구간 각각은 일정한 길이(또는 시간)을 갖거나, 또는 복수의 포밍구간이 반복될수록(또는 시간이 흐를수록) 점차 구간길이가 증가할 수 있다.
구체적으로, 더미 자기터널접합(28A)은 기판(11)과 제2도전라인(34) 각각에 전위차를 갖는 제1포밍전압 및 제2포밍전압을 인가하는 방법으로 형성할 수 있다. 즉, 자기터널접합(28)의 양단에 전위차를 갖는 제1포밍전압 및 제2포밍전압을 인가하여 터널베리어(25A)를 절연파괴시킬 수 있다. 이때, 워드라인으로 작용하는 매립게이트(17) 및 제1도전라인(33)에는 접지전압(GND)을 인가할 수 있다. 제1포밍전압은 백바이어스전압(VBB) 내지 접지전압(GND) 범위를 가질 수 있다. 제2포밍전압은 전원전압(VDD) 내지 펌핑전압(VPP) 범위를 가질 수 있다. 참고로, 백바이어스전압(VBB)은 네거티브전압이며, 전원전압(VDD) 및 펌핑전압(VPP)은 포지티브전압이다. 펌핑전압(VPP)은 전원전압(VDD)을 2배 내지 3배 승압시킨 전압이다. 일례로, 전원전압(VDD)이 약 1.2V인 경우에 백바이어스전압(VBB)은 -0.8V일 수 있고, 펌핑전압(VPP)은 약 3V일 수 있다.
또한, 더미 자기터널접합(28A) 형성공정시 기판(11)에는 지속적으로 제1포밍전압을 인가할 수 있고, 제2도전라인(34)에는 간헐적인 복수의 포밍구간을 갖는 제2포밍전압을 인가할 수 있다. 복수의 포밍구간 각각은 일정한 구간길이를 갖거나, 또는 복수의 포밍구간이 반복될수록 점차 구간길이가 증가할 수 있다. 여기서, 제2포밍전압이 간헐적인 복수의 포밍구간을 갖는 이유는 더미 자기터널접합(28A)을 형성하는 과정에서 인접한 구조물 예컨대, 트랜지스터, 자기터널접합(28) 등이 손상되는 것을 방지하기 위함이다. 복수의 포밍구간이 반복될수록 점차 구간길이가 증가하는 경우 보다 효과적으로 인접 구조물의 손상을 방지할 수 있다. 일례로, 복수의 포밍구간 각각은 0.1초 내지 0.3초의 범위를 가질 수 있고, 복수의 포밍구간 합 즉, 제1 및 제2포밍전압은 5초 내지 30초 범위의 시간동안 인가할 수 있다.
상술한 제조방법에 따라 형성된 반도체 메모리는 더미 자기터널접합(28A)을 구비함으로써, 플러그 형성공정 및 자기터널접합(28) 형성공정에 대한 안정성을 향상시킬 수 있다. 아울러, 더미 자기터널접합(28A) 형성시 별도의 반도체 제조공정 없이 포밍전압을 인가하는 방법을 사용함에 따라 더미 자기터널접합(28A)에 인접한 자기터널접합(28)들에 대한 안정성을 향상시킬 수 있다. 이를 통해, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
상술한 실시예에 따른 반도체 메모리는 다양한 전자장치 또는 시스템에 이용될 수 있다. 도 5 내지 도 9는 상술한 실시예에 따른 반도체 메모리를 이용하여 구현할 수 있는 전자장치 또는 시스템의 몇몇 예시들을 나타낸 것이다.
도 5는 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 선택소자, 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그, 제1플러그 상에 형성된 자기터널접합 및 제2플러그 상에 형성되고, 절연파괴된 터널베리어를 포함하는 더미 자기터널접합을 포함하고, 더미 자기터널접합에 의해 구조 및 공정상의 안정성을 향상시킬 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 신뢰성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 선택소자, 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그, 제1플러그 상에 형성된 자기터널접합 및 제2플러그 상에 형성되고, 절연파괴된 터널베리어를 포함하는 더미 자기터널접합을 포함하고, 더미 자기터널접합에 의해 구조 및 공정상의 안정성을 향상시킬 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 신뢰성 향상이 가능하다.
도 6에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 선택소자, 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그, 제1플러그 상에 형성된 자기터널접합 및 제2플러그 상에 형성되고, 절연파괴된 터널베리어를 포함하는 더미 자기터널접합을 포함하고, 더미 자기터널접합에 의해 구조 및 공정상의 안정성을 향상시킬 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 선택소자, 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그, 제1플러그 상에 형성된 자기터널접합 및 제2플러그 상에 형성되고, 절연파괴된 터널베리어를 포함하는 더미 자기터널접합을 포함하고, 더미 자기터널접합에 의해 구조 및 공정상의 안정성을 향상시킬 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 선택소자, 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그, 제1플러그 상에 형성된 자기터널접합 및 제2플러그 상에 형성되고, 절연파괴된 터널베리어를 포함하는 더미 자기터널접합을 포함하고, 더미 자기터널접합에 의해 구조 및 공정상의 안정성을 향상시킬 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 신뢰성 향상이 가능하다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 9를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 선택소자, 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그, 제1플러그 상에 형성된 자기터널접합 및 제2플러그 상에 형성되고, 절연파괴된 터널베리어를 포함하는 더미 자기터널접합을 포함하고, 더미 자기터널접합에 의해 구조 및 공정상의 안정성을 향상시킬 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 선택소자, 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그, 제1플러그 상에 형성된 자기터널접합 및 제2플러그 상에 형성되고, 절연파괴된 터널베리어를 포함하는 더미 자기터널접합을 포함하고, 더미 자기터널접합에 의해 구조 및 공정상의 안정성을 향상시킬 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102 : 소자분리막
103 : 활성영역 104 : 트렌치
105 : 게이트전극 106 : 게이트실링막
107 : 매립게이트 108 : 소스영역
109 : 드레인영역 110 : 제1층간절연막
111 : 제1플러그 112 : 제2플러그
120 : 자기터널접합 120A : 더미 자기터널접합
121 : 하부전극 122 : 제1자성막
123 : 터널베리어 123A : 절연파괴된 터널베리어
124 : 제2자성막 125 : 상부전극
126 : 캡핑막 127 : 제2층간절연막
128 : 제3플러그 129 : 제4플러그
130 : 제1도전라인 131 : 제2도전라인

Claims (31)

  1. 반도체 메모리를 포함하는 전자장치로서,
    상기 반도체 메모리는,
    선택소자;
    상기 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그;
    상기 제1플러그 상에 형성된 자기터널접합; 및
    상기 제2플러그 상에 형성되고, 절연파괴된 터널베리어를 포함하는 더미 자기터널접합
    을 포함하는 전자장치.
  2. 제1항에 있어서,
    상기 제1플러그의 선폭 또는 체적은 상기 제2플러그의 선폭 또는 체적과 동일하거나, 또는 더 큰 전자장치.
  3. 제1항에 있어서,
    상기 제1플러그 및 상기 제2플러그는 서로 동일한 높이를 갖는 전자장치.
  4. 제1항에 있어서,
    상기 자기터널접합 및 상기 더미 자기터널접합은 동일 평면상에 형성되어 동일한 크기를 갖는 전자장치.
  5. 제1항에 있어서,
    상기 자기터널접합 상에 형성된 제3플러그;
    상기 더미 자기터널접합 상에 형성된 제4플러그;
    상기 제3플러그에 연결된 제1도전라인; 및
    상기 제4플러그에 연결된 제2도전라인
    을 더 포함하는 전자장치.
  6. 제5항에 있어서,
    상기 제3플러그의 선폭 또는 체적은 상기 제4플러그의 선폭 또는 체적과 동일하거나, 또는 더 큰 전자장치.
  7. 제5항에 있어서,
    상기 제3플러그 및 상기 제4플러그는 서로 동일한 높이를 갖는 전자장치.
  8. 제5항에 있어서,
    상기 더미 자기터널접합은 상기 제2플러그와 상기 제4플러그 사이를 전기적으로 연결하는 전자장치.
  9. 제1항에 있어서,
    상기 전자장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인 전자장치.
  10. 제1항에 있어서,
    상기 전자장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인 전자장치.
  11. 제1항에 있어서,
    상기 전자장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인 전자장치.
  12. 제1항에 있어서,
    상기 전자장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인 전자장치.
  13. 제1항에 있어서,
    상기 전자장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인 전자장치.
  14. 선택소자;
    상기 선택소자의 일측 및 타측에 각각 연결된 제1플러그 및 제2플러그;
    상기 제1플러그 상에 형성된 가변저항소자;
    상기 제2플러그 상에 형성되고, 상기 제2플러그에 연결된 도전경로를 내재한 더미 가변저항소자
    를 포함하는 전자장치.
  15. 제14항에 있어서,
    상기 제1플러그의 선폭 또는 체적은 상기 제2플러그의 선폭 또는 체적과 동일하거나, 또는 더 큰 전자장치.
  16. 제14항에 있어서,
    상기 가변저항소자 및 상기 더미 가변저항소자는 동일 평면상에 형성되어 동일한 크기를 갖는 전자장치.
  17. 제14항에 있어서,
    상기 가변저항소자 및 상기 더미 가변저항소자는 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함하고, 상기 더미 가변저항소자는 상기 터널베리어가 절연파괴된 전자장치.
  18. 제14항에 있어서,
    상기 가변저항소자 금속산화 절연물, 상변화 절연물 또는 강유전 절연물을 포함하고, 상기 더미 가변저항소자는 절연파괴된 금속산화 절연물, 상변화 절연물 또는 강유전 절연물을 포함하는 전자장치.
  19. 제14항에 있어서,
    상기 가변저항소자 상에 형성된 제3플러그;
    상기 더미 가변저항소자 상에 형성되고, 상기 도전경로에 연결된 제4플러그;
    상기 제3플러그에 연결된 제1도전라인; 및
    상기 제4플러그에 연결된 제2도전라인
    을 더 포함하는 전자장치.
  20. 제19항에 있어서,
    상기 제3플러그의 선폭 또는 체적은 상기 제4플러그의 선폭 또는 체적과 동일하거나, 또는 더 큰 전자장치.
  21. 제19항에 있어서,
    상기 제3플러그 및 상기 제4플러그는 서로 동일한 높이를 갖는 전자장치.
  22. 선택소자를 포함한 기판을 준비하는 단계;
    상기 기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 관통하여 상기 선택소자의 일측 및 타측에 각각 연결되는 제1플러그 및 제2플러그를 형성하는 단계;
    상기 제1층간절연막 상에 상기 제1플러그 및 상기 제2플러그 각각에 접하고, 두 자성체 사이에 터널베리어가 삽입된 복수의 자기터널접합을 형성하는 단계;
    상기 제1층간절연막 상에 상기 복수의 자기터널접합을 덮는 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 관통하여 상기 제1플러그에 연결된 자기터널접합에 연결되는 제3플러그를 형성함과 동시에 상기 제2플러그에 연결된 자기터널접합에 연결되는 제4플러그를 형성하는 단계;
    상기 제2층간절연막 상에 제3플러그 및 제4플러그 각각에 연결되는 제1도전라인 및 제2도전라인을 형성하는 단계; 및
    상기 제2도전라인에 포밍전압을 인가하여 상기 제2도전라인에 연결된 자기터널접합의 터널베리어를 절연파괴시켜 더미 자기터널접합을 형성하는 단계
    를 포함하는 전자장치 제조방법.
  23. 제22항에 있어서,
    상기 더미 자기터널접합을 형성하는 단계에서,
    상기 포밍전압은 간헐적인 복수의 포밍구간을 포함하는 전자장치 제조방법.
  24. 제23항에 있어서,
    상기 복수의 포밍구간 각각은 일정한 구간길이를 갖거나, 또는 상기 복수의 포밍구간이 반복될수록 점차 구간길이가 증가하는 전자장치 제조방법.
  25. 제22항에 있어서,
    상기 제1플러그의 선폭 또는 체적은 상기 제2플러그의 선폭 또는 체적과 동일하거나, 또는 더 크게 형성하는 전자장치 제조방법.
  26. 제22항에 있어서,
    상기 복수의 자기터널접합을 형성하는 단계는,
    상기 제1층간절연막 상에 두 자성체 사이에 터널베리어가 삽입된 적층막을 형성하는 단계; 및
    상기 적층막 상에 마스크패턴을 식각장벽으로 상기 적층막을 식각하여 상기 제1플러그 및 상기 제2플러그 각각에 접하는 복수의 자기터널접합을 동시에 형성하는 단계를 포함하는 전자장치 제조방법.
  27. 제22항에 있어서,
    상기 제3플러그의 선폭 또는 체적은 상기 제4플러그의 선폭 또는 체적과 동일하거나, 또는 더 크게 형성하는 전자장치 제조방법.

  28. 제22항에 있어서,
    상기 더미 자기터널접합을 형성하는 단계에서,
    상기 기판 및 상기 제2도전라인에 각각 전위차를 갖는 제1포밍전압 및 제2포밍전압을 인가하는 전자장치 제조방법.
  29. 제28항에 있어서,
    상기 더미 자기터널접합을 형성하는 단계에서,
    상기 제1포밍전압은 백바이어스전압 내지 접지전압 범위를 갖고,
    상기 제2포밍전압은 전원전압 내지 펌핑전압 범위를 갖는 전자장치 제조방법.
  30. 제28항에 있어서,
    상기 더미 자기터널접합을 형성하는 단계에서,
    상기 기판에는 지속적으로 상기 제1포밍전압을 인가하고,
    상기 제2도전라인에는 간헐적인 복수의 포밍구간을 갖는 제2포밍전압을 인가하는 전자장치 제조방법.
  31. 제30항에 있어서,
    상기 더미 자기터널접합을 형성하는 단계에서,
    상기 복수의 포밍구간 각각은 일정한 구간길이를 갖거나, 또는 상기 복수의 포밍구간이 반복될수록 점차 구간길이가 증가하는 전자장치 제조방법.
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