CN114361201A - 半导体装置 - Google Patents

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CN114361201A CN202011088594.8A CN202011088594A CN114361201A CN 114361201 A CN114361201 A CN 114361201A CN 202011088594 A CN202011088594 A CN 202011088594A CN 114361201 A CN114361201 A CN 114361201A
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范儒钧
林奕佑
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Abstract

本发明公开一种半导体装置，其包括基底、第一介电层、第二介电层以及第三介电层。第一介电层设置在基底上，第一介电层环绕第一金属内连线。第二介电层设置在第一介电层上，环绕插塞以及第二金属内连线，第二金属内连线直接接触第一金属内连线。第三介电层设置在第二介电层上，环绕第一磁隧穿结结构以及第三金属内连线，第三金属内连线直接接触第一磁隧穿结结构以及第二金属内连线，第一磁隧穿结结构直接接触插塞。本发明的半导体装置可整合一般磁性随机存储装置的逻辑区域以及虚设磁性随机存储装置区域，有效缩小布局图案。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别是涉及一种磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)。
背景技术
磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储装置(magnetic random access memory,MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明的一目的在于提供一种半导体装置，其具有特殊结构的虚设磁隧穿结感测元件，而可直接设置在逻辑区域内，简化该半导体装置的布局图案并改善装置效能。
为达上述目的，本发明的一优选实施例提供一种半导体装置，其包括基底、第一介电层、第二介电层以及第三介电层。该第一介电层设置在该基底上，环绕一第一金属内连线。该第二介电层设置在该第一介电层上，环绕一插塞以及一第二金属内连线，该第二金属内连线直接接触该第一金属内连线。该第三介电层设置在该第二介电层上，环绕一第一磁隧穿结结构以及一第三金属内连线，该第三金属内连线直接接触该第一磁隧穿结结构以及该第二金属内连线，该第一磁隧穿结结构直接接触该插塞。
整体来说，本发明是将虚设磁性随机存储装置直接设置于一般磁性随机存储装置的逻辑区域内，并利用该逻辑区域内设置的金属内连线层造成该磁隧穿结结构的短路或断路，构成虚设结构。如此，本发明的半导体装置可整合一般磁性随机存储装置的逻辑区域以及虚设磁性随机存储装置区域，有效缩小布局图案，使得该磁性随机存储装置在元件配置上的设计可大幅节省面积并改善漏电的情形。
附图说明
图1为本发明第一实施例中半导体装置的布局俯视示意图；
图2为本发明第二实施例中半导体装置的布局俯视示意图；
图3为本发明第二实施例中半导体装置的剖面示意图；
图4为本发明第二实施例中半导体装置的另一剖面示意图；
图5为本发明另一实施例中半导体装置的剖面示意图；
图6为本发明另一实施例中半导体装置的另一剖面示意图。
主要元件符号说明
100 半导体装置
101 磁性随机存储装置区域
103 逻辑区域
105 虚设磁性随机存储装置区域
120 金属氧化物半导体晶体管
121 掺杂区
123 栅极结构
131、133、135 插塞
141、143、145 金属层
150 磁隧穿结结构
160 虚设磁隧穿结结构
300 半导体装置
301 磁性随机存储装置区域
303 虚设磁性随机存储装置区域
310 基底
350 磁隧穿结结构
351 下电极
353 上电极
355 磁隧穿结堆叠
355a 固定层
355b 阻障层
355c 自由层
357 间隙壁
360、360a、360b 虚设磁隧穿结结构
361 下电极
363 上电极
365 磁隧穿结堆叠
365a 固定层
365b 阻障层
365c 自由层
367、467 间隙壁
371 停止层
373 金属间介电层
375 金属内连线
381 停止层
382 金属间介电层
383 金属间介电层
384 插塞
385 金属内连线
386 金属内连线
390 停止层
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参阅图1所示，其为依据本发明第一实施例所绘示的半导体装置100布局的俯视示意图。半导体装置100例如为一磁性随机存储装置(MRAM)，其主要包括一基底(未绘示)，例如由半导体材料所构成的基底，该半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，该基底上较佳定义有磁性随机存储装置区域(MRAM region)101以及逻辑区域(logic region)103。在本实施例中，磁性随机存储装置区域101例如是设置于逻辑区域103的至少一外侧，磁性随机存储装置区域101内设置多个磁隧穿结(MTJ)结构150，并且，磁性随机存储装置区域101以及逻辑区域103之间还另外设置一虚设磁性随机存储装置区域105，而虚设磁性随机存储装置区域105内则设置多个虚设磁隧穿结(dummy MTJ)结构160。换言之，本实施例的半导体装置100通过设置虚设磁性随机存储装置区域105隔开磁性随机存储装置区域101以及逻辑区域103。
该基底的磁性随机存储装置区域101进一步包括多个金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管120，其例如是平面型或非平面型(如鳍状结构晶体管)的晶体管元件。具体来说，金属氧化物半导体晶体管120包括多个掺杂区121以及横跨在掺杂区121上的多个栅极结构(例如是金属栅极)123，各掺杂区121相互平行地沿着一相同方向(例如X方向)延伸，使得位于各栅极结构123两侧的掺杂区121可分别作为各栅极结构123的源极/漏极(未绘示)。其中，平面型或非平面型晶体管元件等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
该基底上还设置一层间介电层(inter-layer dielectric layer,未绘示)覆盖金属氧化物半导体晶体管120，该层间介电层内进一步设置多个插塞131、133、135以及金属层(metal layer)141、143、145。在一实施例中，金属层141、143、145以及插塞131、133、135可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于该层间介电层中，单镶嵌制作工艺或双镶嵌制作工艺等均为本领域所熟知技术，在此不另加赘述。在本实施例中，金属层141、143、145是作为第一层金属内连线层(metal 1,M1)，而该第一层金属内连线层上方则可再设置其他的金属内连线层(未绘示)，然而，图1为了简化说明，仅绘出该第一层金属内连线层。
其中，插塞131以及金属层141是电连接金属氧化物半导体晶体管120的该源极，使得金属层141可作为一共享源极线(common source line)连接相邻的金属氧化物半导体晶体管120的该源极，该些源极可再通过后续设置的其他内连线层而共同连接至一外部电压。该其他内连线层例如包括设置在该第一层金属内连线层上方的第一层接触洞层(via 1,V1)、第二层金属内连线层(metal 2,M2)、第二层接触洞层(via 2,V2)以及第三层金属内连线层(metal 3,M3)等，但不以为限。插塞133以及金属层143则分别电连接金属氧化物半导体晶体管120的各该漏极，如图1所示。另一方面，插塞135以及金属层145则设置在逻辑区域103内，以电连接金属氧化物半导体晶体管120的栅极结构123，后续，可再通过前述该等内连线层将金属氧化物半导体晶体管120进一步连接至一字符线(word line,WL,未绘示)以及位线(bit line,BL,未绘示)，并分别接收来自于该字符线以及该位线的电压信号。
简言之，本实施例的半导体装置100是在磁性随机存储装置区域101与逻辑区域103之间额外设置虚设磁性随机存储装置区域105。举例来说，虚设磁性随机存储装置区域105内设有两排(row)错位排列的虚设磁隧穿结结构160，而逻辑区域103中则未设置任何磁隧穿结结构，包括磁隧穿结结构150或虚设磁隧穿结结构160。藉此，通过磁性随机存储装置区域101、虚设磁性随机存储装置区域105与逻辑区域103组成半导体装置100布局图案，避免上层金属内连线造成污染甚至造成漏电，进而改善装置效能。此外，前述虚设磁隧穿结结构160的设置排数仅为例示，本领域者应可理解虚设磁隧穿结结构160于虚设磁性随机存储装置区域105内的具体设置排数应可依据实际元件需求调整，而不以此为限。
本领域具有通常知识者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体装置也可能有其它态样，而不限于前述。举例来说，在前述实施例中，半导体装置100布局图案占据较大的空间，恐影响整体装置的运作效能。因此，根据本发明的另一实施例，可进一步提供另一种半导体装置，可有效整合虚设磁性随机存储装置区域105以及逻辑区域103，藉此大幅节省占据面积并提高装置效能。下文将进一步针对半导体装置的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图2至图4所示，其绘示本发明第二实施例中半导体装置300的示意图。图2为半导体装置300的俯视示意图，图3以及图4则分别为图2中沿着切线A-A’、切线B-B’的剖面示意图。半导体装置300同样例如为一磁性随机存储装置，其包括一基底310，其同样可由该半导体材料构成，并且，基底310上同样设置多个金属氧化物半导体晶体管120以及电连接金属氧化物半导体晶体管120的多个插塞131、133，相同之处容不再赘述。需注意的是，为了简化说明，图2中省略绘示半导体装置300的该第一层金属内连线层(即前述的金属层141、143、145)，而仅绘出设置在该第一层金属内连线层上方的第二层接触洞层(即金属内连线385)、第三层金属内连线层(即金属内连线386)以及磁隧穿结结构(包括磁隧穿结结构350与虚设磁隧穿结结构360)等，而图3与图4中则省略绘示半导体装置300的该第一层金属内连线层、金属氧化物半导体晶体管120以及插塞131、133，而仅绘出设置在该第一层金属内连线层上方的第二层金属内连线层(即金属内连线375)、该第二层接触洞层、该第三层金属内连线层以及该磁隧穿结结构等。
在本实施例中，基底310较佳定义有磁性随机存储装置区域301以及虚设磁性随机存储装置区域303。其中，虚设磁性随机存储装置区域303是整合前述实施例中的虚设磁性随机存储装置区域105以及逻辑区域103，即是将前述实施例中虚设磁性随机存储装置区域105内的虚设磁隧穿结结构以及逻辑区域103内的内连线层共同设置于同一区域(即虚设磁性随机存储装置区域303)内。具体来说，磁性随机存储装置区域301内同样设置多个磁隧穿结结构350，而虚设磁性随机存储装置区域303内则设置多个错位排列的虚设磁隧穿结结构360，其中，虚设磁隧穿结结构360可与一同设置在虚设磁性随机存储装置区域303内的多个金属内连线385按照一个虚设磁隧穿结结构360相邻一个金属内连线385的方式重复排列地设置，如图2所示。
如图3以及图4所示，基底310上还设置一停止层371、一金属间介电层(inter-metal dielectric layer)373以及多个金属内连线375。具体来说，停止层371与金属间介电层373依序覆盖在该第一层金属内连线层以其他设置于基底310内/基底310上的主动(有源)元件(未绘示)或被动(无源)元件(未绘示)等的上方，并环绕各金属内连线375。另外，多个插塞384以及位于虚设磁性随机存储装置区域303内的金属内连线385是进一步设置在金属间介电层373上，分别电连接下方的金属内连线375。而且，插塞384以及金属内连线385的上方设置磁隧穿结结构350、虚设磁隧穿结结构360及/或金属内连线386，并由一停止层381以及一金属间介电层382环绕插塞384与金属内连线385，同时由设置在金属间介电层382上方的另一金属间介电层383环绕磁隧穿结结构350、虚设磁隧穿结结构360以及金属内连线386。如此，金属内连线386即可通过金属内连线385而与金属内连线375彼此电连接。此外，基底310上还设置一另一停止层390，覆盖在磁隧穿结结构350、虚设磁隧穿结结构360、金属内连线386以及金属间介电层383的上方。
在本实施例中，前述的各金属内连线375、385、386等均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于各金属间介电层(如金属间介电层373、382、383)及/或各停止层(如停止层371、381)中并彼此电连接。其中，金属内连线375较佳包括一沟槽导体，以作为该第二层金属内连线层，金属内连线385较佳包括一接触洞导体，以作为该第二层接触洞层，而金属内连线386则较佳包括一沟槽导体，以作为该第三层金属内连线层，但不限于此。
此外，各金属内连线375、385、386分别包括依序沉积于该沟槽/该接触洞内的一阻障层(barrier layer,未绘示)以及一导电层(metal layer,未绘示)，其中，该阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而该导电层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，较佳包括铜，但并不限于此。另一方面，插塞384的材质则可选自由钨、铜、铝、钛铝合金、钴钨磷化物等所构成的群组，较佳是不同于该导电层的材质，但并不限于此。而在本实施例中，金属间介电层373、383较佳包括超低介电常数介电材料，金属间介电层382较佳包括四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、而停止层371、381、390则可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(siliconcarbon nitride,SiCN)等所构成的群组，但不限于此。
在本实施例中，各磁隧穿结结构350与各虚设磁隧穿结结构360可分别包含一下电极351、361，一上电极353、363，一磁隧穿结堆叠355、365以及一间隙壁357、367。具体来说，磁隧穿结结构350与虚设磁隧穿结结构360的下电极351、361是设置在插塞384或金属间介电层382上方，并在下电极351、361的上方依序堆叠磁隧穿结堆叠355、365与上电极353、363。再由间隙壁357、367整体覆盖在上电极353、363、磁隧穿结堆叠355、365与下电极351、361的顶面与侧壁上，其中，间隙壁357、367还可进一步延伸至金属间介电层382上而覆盖到插塞384与金属内连线385一部分的侧壁上，如图3及图4所示。其中，磁隧穿结堆叠355、365较佳包含由下而上依序堆叠的一固定层(pinned layer)355a、365a、一阻障层355b、365b以及一自由层(free layer)355c、365c。下电极351、361与上电极353、363较佳包含一导电材料，例如但不局限于钽、铂(Pt)、铜、金(Au)、铝；固定层355a、365a可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向；阻障层355b、365b可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)；自由层355c、365c可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)；而间隙壁357、367可包括一介电材质，较佳为氮化硅，但均不限于此。
需注意的是，以图3与图4的剖面结构来看，磁隧穿结结构350、虚设磁隧穿结结构360与该第三层金属内连线层(即金属内连线386)较佳一并设置于同一层金属间介电层383内，而插塞384与该第二层接触洞层(即金属内连线385)则较佳一并设置于金属间介电层382内。其中，磁隧穿结结构350的正下方设置插塞384，正上方则被停止层390覆盖；虚设磁隧穿结结构360的正下方则可选择同样设置插塞384(如图4左侧所示的虚设磁隧穿结结构360a)，或者是不设置任何金属内连线而直接接触金属间介电层382(如图4右侧所示的虚设磁隧穿结结构360b)，而虚设磁隧穿结结构360的正上方则进一步被金属内连线386覆盖。虚设磁隧穿结结构360a以及虚设磁隧穿结结构360b可选择在一方向(如图4中的切线B-B’方向)上依序交替地设置，也可选择其他的设置方式(如仅设置虚设磁隧穿结结构360a或虚设磁隧穿结结构360b)，但不以此为限。由于金属内连线386在形成时，会蚀刻部分的金属间介电层383以及部分的间隙壁367，所以，金属内连线386可直接接触虚设磁隧穿结结构360a的上电极363，再通过金属内连线385及/或插塞384而与下方的金属内连线375直接导通，造成短路。
此外，另需注意的是，在进行金属内连线386的制作工艺时，可依据实际元件需求来调整间隙壁367的蚀刻程度。举例来说，在一实施例中，在进行蚀刻制作工艺时，可选择完全移除间隙壁367覆盖在上电极363的部分，并且部分移除间隙壁367覆盖在磁隧穿结堆叠365与下电极361的部分，但不直接暴露出磁隧穿结堆叠365或下电极361的侧壁。如此，间隙壁367可被蚀刻成一阶梯状结构，暴露出虚设磁隧穿结结构360的上电极363，使得上方的金属内连线386可直接接触上电极363，如图4所示，但不以此为限。其中，虚设磁隧穿结结构360a的间隙壁367是环绕设置在磁隧穿结堆叠365、下电极361以及一部份插塞384的侧壁上，而虚设磁隧穿结结构360b的间隙壁367则可环绕设置在磁隧穿结堆叠365、下电极361以及一部份的金属间介电层382上，如图4所示。然而，在另一实施例中，也可选择在进行该蚀刻制作工艺时，完全移除该间隙壁覆盖在上电极363与磁隧穿结堆叠365的所有部分，形成仅设置在下电极361、插塞384及/或金属间介电层382上的间隙壁467，如图5以及图6所示。在此设置下，第二间隙壁467的一顶面可与磁隧穿结堆叠365的一底面齐平，使得金属内连线386可整体包覆设置在虚设磁隧穿结结构360的上电极363与磁隧穿结堆叠365上，如图6所示。
简言之，本实施例的半导体装置300是将金属内连线386以及插塞384分别设置在虚设磁隧穿结结构360的上方与下方，使得虚设磁隧穿结结构360a可进一步通过金属内连线385及/或插塞384而与下方的金属内连线375直接导通，造成短路。另一方面，虚设磁隧穿结结构360b也可选择直接设置在金属间介电层382，而形成断路。在此设置下，即可提供新的虚设磁隧穿结结构，包括虚设磁隧穿结结构360a以及虚设磁隧穿结结构360b，该虚设磁隧穿结结构可直接设置于一般磁性随机存储装置的逻辑区域(如前述实施中的逻辑区域103)内，利用该逻辑区域内的内连线层造成该虚设磁隧穿结结构的短路或断路。如此，本实施例的半导体装置300可整合一般磁性随机存储装置的逻辑区域以及虚设磁性随机存储装置区域，简化半导体装置300的布局图案。
整体来说，本发明是将虚设磁性随机存储装置直接设置于一般磁性随机存储装置的逻辑区域内，并利用该逻辑区域内设置的金属内连线层造成该磁隧穿结结构的短路或断路，构成虚设结构。如此，本发明的半导体装置可整合一般磁性随机存储装置的逻辑区域以及虚设磁性随机存储装置区域，有效缩小布局图案，使得该磁性随机存储装置在元件配置上的设计可大幅节省面积并改善漏电的情形。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (15)

1.一种半导体装置，其特征在于，包括：
基底；
第一介电层，设置在该基底上，该第一介电层环绕第一金属内连线；
第二介电层，设置在该第一介电层上，该第二介电层环绕插塞以及第二金属内连线，该第二金属内连线直接接触该第一金属内连线；以及
第三介电层，设置在该第二介电层上，该第三介电层环绕第一磁隧穿结结构以及第三金属内连线，该第三金属内连线直接接触该第一磁隧穿结结构以及该第二金属内连线，该第一磁隧穿结结构直接接触该插塞。
2.依据权利要求1所述的半导体装置，其特征在于，该第二金属内连线以及该第三金属内连线包括相同的导电材质。
3.依据权利要求1所述的半导体装置，其特征在于，该插塞以及该第二金属内连线包括不同的导电材质。
4.依据权利要求1所述的半导体装置，其特征在于，该第一磁隧穿结结构包括第一磁隧穿结堆叠以及第一间隙壁，该第一间隙壁环绕该第一磁隧穿结堆叠以及该插塞。
5.依据权利要求4所述的半导体装置，其特征在于，该第一间隙壁具有阶梯状结构。
6.依据权利要求4所述的半导体装置，其特征在于，该第一间隙壁还覆盖在该第二介电层上。
7.依据权利要求4所述的半导体装置，其特征在于，该第一间隙壁设置在该插塞的侧壁上。
8.依据权利要求1所述的半导体装置，其特征在于，还包括逻辑区域，多个该第一磁隧穿结结构以及多个该第二金属内连线相互交替地设置在该逻辑区域内。
9.依据权利要求1所述的半导体装置，其特征在于，该第一磁隧穿结结构包括虚设磁隧穿结结构。
10.依据权利要求1所述的半导体装置，其特征在于，该第三介电层还环绕第二磁隧穿结结构，该第二磁隧穿结结构的底面直接接触该第二介电层，该第三金属内连线直接接触该第二磁隧穿结结构以及该第二金属内连线。
11.依据权利要求10所述的半导体装置，其特征在于，该第二磁隧穿结结构包括虚设磁隧穿结结构。
12.依据权利要求10所述的半导体装置，其特征在于，该第二磁隧穿结结构包括第二磁隧穿结堆叠以及第二间隙壁，该第二间隙壁环绕该第二磁隧穿结堆叠以及部分的第二介电层。
13.依据权利要求11所述的半导体装置，其特征在于，该第二间隙壁具有阶梯状结构。
14.依据权利要求11所述的半导体装置，其特征在于，该第二间隙壁的顶面与该第二磁隧穿结堆叠的底面共平面。
15.依据权利要求11所述的半导体装置，其特征在于，还包括逻辑区域，多个该第一磁隧穿结结构、多个该第二磁隧穿结结构以及多个该第二金属内连线相互交替地设置在该逻辑区域内。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4053825B2 (ja) * 2002-01-22 2008-02-27 株式会社東芝 半導体集積回路装置
KR20160029529A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 전자장치 및 그 제조방법
US9343659B1 (en) * 2014-11-07 2016-05-17 Qualcomm Incorporated Embedded magnetoresistive random access memory (MRAM) integration with top contacts
US9698200B2 (en) * 2015-10-08 2017-07-04 Globalfoundries Singapore Pte. Ltd. Magnetism-controllable dummy structures in memory device
US10158072B1 (en) * 2017-05-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Step height reduction of memory element
US10361364B2 (en) * 2017-06-14 2019-07-23 International Business Machines Corporation Co-fabrication of magnetic device structures with electrical interconnects having reduced resistance through increased conductor grain size
US10243020B1 (en) * 2017-10-31 2019-03-26 International Business Machines Corporation Structures and methods for embedded magnetic random access memory (MRAM) fabrication
US10374005B2 (en) * 2017-12-29 2019-08-06 Globalfoundries Singapore Pte. Ltd. Density-controllable dummy fill strategy for near-MRAM periphery and far-outside-MRAM logic regions for embedded MRAM technology and method for producing the same
US10483461B2 (en) * 2018-04-19 2019-11-19 Globalfoundries Singapore Pte. Ltd. Embedded MRAM in interconnects and method for producing the same
US10790439B2 (en) * 2018-07-24 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell with top electrode via
CN111261773B (zh) * 2018-11-30 2023-05-12 联华电子股份有限公司 半导体存储器元件及其制作方法
CN117295388A (zh) * 2019-09-03 2023-12-26 联华电子股份有限公司 磁阻式随机存取存储器

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