CN111564468A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，其中该半导体元件包含一金属氧化物半导体晶体管设于一基底上，一层间介电层设于该金属氧化物半导体晶体管上，以及一磁性隧穿结(magnetic tunneling junction,MTJ)设于该层间介电层上，其中MTJ上表面包含一倒V形且MTJ上表面是电连接至金属氧化物半导体晶体管的一源极/漏极区域。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，行动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例公开一种半导体元件，其包含一金属氧化物半导体晶体管设于一基底上，一层间介电层设于该金属氧化物半导体晶体管上，以及一磁性隧穿结(magnetictunneling junction,MTJ)设于该层间介电层上，其中MTJ上表面包含一倒V形且MTJ上表面系电连接至金属氧化物半导体晶体管的一源极/漏极区域。
本发明另一实施例公开一种半导体元件，其包含一磁性隧穿结(magnetictunneling junction,MTJ)设于一基底上且MTJ上表面包含一倒V形，一第一间隙壁设于MTJ的第一侧壁以及一第二间隙壁设于该MTJ的第二侧壁，其中第一间隙壁及第二间隙壁相互不对称。
附图说明
图1至图6为本发明一实施例制作MRAM单元的方式示意图；
图7为本发明一实施例的一半导体元件的结构示意图；
图8为本发明一实施例的一半导体元件的结构示意图。
主要元件符号说明
12 基底 14 MTJ区域
16 逻辑区域 18 层间介电层
20 金属内连线结构 22 金属内连线结构
24 金属间介电层 26 金属内连线
28 停止层 30 金属间介电层
32 金属内连线 34 阻障层
36 金属层 38 MTJ堆叠结构
40 遮盖层 42 遮盖层
44 第一电极层 46 固定层
48 自由层 50 阻障层
52 第二电极层 54 图案化掩模
56 有机介电层 58 含硅硬掩模与抗反射层
60 图案化光致抗蚀剂 62 MTJ
64 第一倾斜侧壁 66 第二倾斜侧壁
68 衬垫层 70 第一间隙壁
72 金属间介电层 74 金属内连线
76 下电极 78 上电极
80 停止层 82 第二间隙壁
86 金属间介电层 88 金属内连线
90 金属内连线 92 阻障层
94 金属层 96 停止层
98 突出部
102 金属氧化物半导体晶体管 104 栅极结构
106 间隙壁 108 源极/漏极区域
110 接触插塞 114 金属内连线
116 金属内连线 118 金属内连线
120 沟槽导体 122 接触洞导体
124 沟槽导体 126 接触洞导体
128 接触洞导体 130 第一突出部
132 第二突出部
具体实施方式
请参照图1至图7，图1至图7为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1至图5所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一磁性隧穿结(magnetic tunneling junction,MTJ)区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管102等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中金属氧化物半导体晶体管102可包含栅极结构104(例如金属栅极)、间隙壁106、源极/漏极区域108、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖金属氧化物半导体晶体管102，且层间介电层18可具有至少一接触插塞110电连接金属氧化物半导体晶体管102的源极/漏极区域108。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于MTJ区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26、114、116镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及复数个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中，金属内连线结构20中的各金属内连线26、114、116较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MTJ区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32、114、116均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32、114、116可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺乃本领域所熟知技艺，在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen dopedcarbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着形成一MTJ堆叠结构38于金属内连线结构22上、一遮盖层40于MTJ堆叠结构38上以及另一遮盖层42于衬垫层40上。在本实施例中，形成MTJ堆叠结构38的方式可先依序形成一第一电极层44、一固定层(fixed layer)46、一自由层(free layer)48、一遮盖层(capping layer)50以及一第二电极层52。在本实施例中，第一电极层44以及第二电极层52较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层46可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。自由层48可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层48的磁化方向会受外部磁场而「自由」改变。遮盖层50可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。另外遮盖层40以及遮盖层42较佳包含不同材料，例如本实施例的遮盖层40较佳包含氮化硅而遮盖层42则较佳包含氧化硅，但不局限于此。
接着形成一图案化掩模54于遮盖层42上。在本实施例中，图案化掩模54可包含一有机介电层(organic dielectric layer,ODL)56、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层58以及一图案化光致抗蚀剂60。
如图2所示，随后利用图案化掩模54为掩模进行一道或一道以上蚀刻制作工艺去除部分遮盖层40、42、部分MTJ堆叠结构38以及部分金属间介电层30以形成MTJ 62于MTJ区域14，其中第一电极层44较佳于此阶段成为MTJ 62的下电极76而第二电极层52则成为MTJ62的上电极78，而遮盖层40、42可在蚀刻过程中被一同去除。值得注意的是，本实施例可先利用图案化掩模54进行一反应性离子蚀刻制作工艺(reactive ion etching,RIE)去除部分遮盖层40、42以及部分MTJ堆叠结构38，然后去除图案化掩模54，再利用图案化的遮盖层42为掩模以离子束蚀刻制作工艺(ion beam etching,IBE)以去除部分MTJ堆叠结构38以及部分金属间介电层30形成MTJ 62。由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 62的交界处形成第一倾斜侧壁64以及第二倾斜侧壁66。此外，本阶段利用离子束蚀刻制作工艺图案化MTJ堆叠结构38时较佳去除顶部较多的第二电极层52，使图案化的MTJ 62形成倾斜面。从细部来看，本阶段所形成的MTJ 62或更具体而言上电极78的顶部或上表面较佳包含一倒V形，而MTJ 62的左右两个侧壁则较佳为倾斜侧壁。
然后如图3所示，形成一衬垫层68于MTJ 62上并覆盖金属间介电层30表面。在本实施例中，衬垫层68较佳包含氧化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅。
如图4所示，接着进行一蚀刻制作工艺去除部分衬垫层68以形成第一间隙壁70及第二间隙壁82于MTJ 62侧壁，其中第一间隙壁70及第二间隙壁82较佳设于MTJ 62侧壁并同时覆盖并接触金属内连线32的第一倾斜侧壁64以及第二倾斜侧壁66。
之后如图5所示，先形成另一金属间介电层72于MTJ区域14以及逻辑区域16，再利用平坦化制作工艺如化学机械研磨(chemical mechanical polishing,CMP)制作工艺去除部分金属间介电层72使金属间介电层72上表面略高于MTJ 62上表面。随后进行一图案转移制作工艺，例如可利用一图案化掩模去除MTJ区域14内MTJ 62旁的部分金属间介电层72及逻辑区域16的部分金属间介电层72、部分金属间介电层30及部分停止层28以形成接触洞(图未示)暴露出下面的金属内连线26、114、116。然后于接触洞中填入所需的金属材料并再搭配进行另一平坦化制作工艺以形成金属内连线74、118或接触插塞于接触洞内，其中MTJ62旁的金属内连线118较佳连接下方的金属内连线114而逻辑区域16的金属内连线74则连接下方的金属内连线。
在本实施例中，各金属内连线74、118较佳包含一沟槽导体120以及一接触洞导体122，其中各金属内连线74、118均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层30、72以及/或停止层28中。例如各金属内连线74、118可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属层36较佳包含铜而金属间介电层72较佳包含氧化硅。
随后如图6所示，依序形成一停止层80以及另一金属间介电层86于MTJ 62上并覆盖金属间介电层72表面，进行一道或一道以上光刻及蚀刻制作工艺去除MTJ区域14及逻辑区域16的部分金属间介电层86及部分停止层80。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MTJ区域14以及逻辑区域16形成金属内连线88、90连接下方的金属内连线118、MTJ 62及金属内连线74，其中MTJ区域14的金属内连线88较佳直接接触设于下方的MTJ 62与金属内连线118而逻辑区域16的金属内连线90则接触下层的金属内连线74。然后再形成另一停止层96于金属间介电层86上并覆盖金属内连线88、90。
在本实施例中，停止层80可与停止层28包含相同或不同材料，例如两者均较可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线，设于金属间介电层86内的各金属内连线88、90均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层内。例如MTJ区域14内的金属内连线88较佳包含沟槽导体124以及二接触洞导体126、128设于沟槽导体124底部，其中二接触洞导体126、128分别连接沟槽导体124及MTJ 62。如前所述，各金属内连线88、90可更细部包含一阻障层92以及一金属层94，其中阻障层92可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
请再参照图6，图6另揭露本发明一实施例的一半导体元件的结构示意图。如图6所示，半导体元件主要包含至少一金属氧化物半导体晶体管102设于基底12上，层间介电层18设于金属氧化物半导体晶体管102上以及一MTJ 62设于层间介电层18上，其中MTJ 62上表面是电连接至金属氧化物半导体晶体管102的一源极/漏极区域108。
从细部来看，半导体元件又包含金属内连线32连接MTJ 62底部，金属间介电层30设于层间介电层18上并环绕金属内连线32，金属内连线118设于MTJ 62旁，金属间介电层72设于金属间介电层30上并环绕MTJ 62及金属内连线118，金属内连线26连接金属内连线32底部，金属内连线114连接金属内连线118底部及金属氧化物半导体晶体管102的源极/漏极区域108且源极/漏极区域108较佳不重叠MTJ 62，金属内连线88连接MTJ 62顶部及金属内连线118以及金属间介电层86设于金属间介电层72上并环绕金属内连线88。
此外，金属内连线88包含沟槽导体124以及接触洞导体126、128设于沟槽导体124底部，其中沟槽导体124上表面切齐金属间介电层86上表面，接触洞导体126较佳连接MTJ62旁的沟槽导体120而接触洞导体128则较佳连接MTJ 62，且沟槽导体120上表面切齐金属间介电层72上表面。需注意的是接触洞导体126底部包含一平坦表面而接触洞导体128底部则包含一倒V形直接接触MTJ 62上表面的倒V形。整体来看本实施例的MTJ 62较佳由顶部经由上方的金属内连线88电连接至MTJ 62左侧的金属内连线118，再经由接触插塞110电连接至金属氧化物半导体晶体管102的源极/漏极区域108，进而构成一反向记忆单元(reversecell)。
请再参照图7，图7另揭露本发明一实施例的一半导体元件的结构示意图。如图7所示，本实施例于图6利用光刻及蚀刻制作工艺于MTJ区域14形成金属内连线88时可选择调整光罩的位置使蚀刻制作工艺除了去除MTJ62正上方的停止层80与金属间介电层86之外又同时去除MTJ 62旁的部分金属间介电层72甚至部分第二间隙壁82，使所形成的金属内连线88与下方的MTJ 62形成错位。换句话说，除了部分金属内连线88底部直接接触MTJ62顶部外至少部分金属内连线88又同时接触部分MTJ 62侧壁。
从整体结构上来看，图7所揭露的半导体元件主要包含一MTJ 62设于基底12上的MTJ区域14，金属内连线74设于MTJ 62旁的逻辑区域16上，金属间介电层72环绕MTJ 62及金属内连线74，金属内连线32连接并接触MTJ 62底部，金属内连线88连接并接触MTJ 62顶部及部分侧壁，另一金属内连线90连接并接触金属内连线74，金属间介电层86环绕金属内连线88及金属内连线90，停止层80设于金属间介电层72与金属间介电层86之间，以及停止层96覆盖于MTJ 62、金属内连线90以及金属间介电层86上。
在本实施例中，MTJ 62较佳包含一下电极76、一固定层46、一自由层48、一阻障层50以及一上电极78，MTJ 62一侧设有第一间隙壁70而另一侧则设有第二间隙壁82，其中第一间隙壁70及第二间隙壁82较佳为不对称结构。从细部来看，第一间隙壁70底部直接接触第一倾斜侧壁64，第二间隙壁82底部直接接触第二倾斜侧壁66，第一间隙壁70上表面较佳切齐MTJ62上电极78的倒V形上表面，第二间隙壁82上表面则较佳低于上电极78倒V形上表面但又高于阻障层50或自由层48上表面。换句话说，第一间隙壁70与第二间隙壁82较佳包含不同高度。
从细部来看设于MTJ 62正上方的金属内连线88又较佳包含一突出部98设于接触洞导体128正下方并接触上电极78的一倾斜侧壁。由于第二间隙壁82并未完全遮蔽住MTJ62侧壁使部分MTJ 62侧壁裸露出来，因此突出部98较佳同时接触上电极78、第二间隙壁82以及金属间介电层72且突出部98下表面或最底部较佳高于阻障层50或自由层48上表面。值得注意的是，本实施例的MTJ 62顶部或上表面呈现倒V形而二侧侧壁较佳为倾斜侧壁，因此设于MTJ 62正上方的接触洞导体128底部较佳直接接触MTJ 62顶部的倒V形而突出部98则较佳接触MTJ 62或上电极78一侧的倾斜侧壁，其中接触洞导体128可依据制作工艺需求仅接触倒V形的其中一斜边或同时接触两个斜边。
另外又需注意的是，虽然本实施例是以金属内连线88偏向MTJ 62的右侧方向设置并使突出部98接触MTJ 62的右侧侧壁，但不局限于此设计，依据本发明其他实施例金属内连线88又可偏向MTJ 62的左侧方向设置并使突出部98接触MTJ 62的左侧侧壁，甚至如图8所示，接触洞导体128底部的两侧均可向下延伸形成第一突出部130及第二突出部132且两者分别接触MTJ 62的两侧侧壁，例如第一突出部130接触上电极78的左侧侧壁而第二突出部132则接触上电极78的右侧侧壁，这些变化形也属本发明所涵盖的范围。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体元件，其特征在于，包含：
金属氧化物半导体晶体管，设于基底上；
层间介电层，设于该金属氧化物半导体晶体管上；以及
磁性隧穿结(magnetic tunneling junction,MTJ)，设于该层间介电层上，其中该磁性隧穿结的上表面电连接至该金属氧化物半导体晶体管的源极/漏极区域。
2.如权利要求1所述的半导体元件，另包含：
第一金属内连线，连接该磁性隧穿结底部；
第一金属间介电层，设于该层间介电层上并环绕该第一金属内连线；
第二金属内连线，设于该磁性隧穿结旁；
第二金属间介电层，设于该第一金属间介电层上并环绕该磁性隧穿结及该第二金属内连线；
第三金属内连线，连接该第一金属内连线底部；
第四金属内连线，连接该第二金属内连线底部及该金属氧化物半导体晶体管的源极/漏极区域；
第五金属内连线，连接该磁性隧穿结顶部及该第二金属内连线；以及
第三金属间介电层，设于该第二金属间介电层上并环绕该第五金属内连线。
3.如权利要求2所述的半导体元件，其中该第二金属内连线包含：
第一沟槽导体；以及
第一接触洞导体连接该第一沟槽导体底部。
4.如权利要求3所述的半导体元件，其中该第一沟槽导体上表面切齐该第二金属间介电层上表面。
5.如权利要求3所述的半导体元件，其中该第五金属内连线包含：
第二沟槽导体；以及
第二接触洞导体以及第三接触洞导体，设于该第二沟槽导体底部，其中该第二接触洞导体连接该第一沟槽导体且该第三接触洞导体连接该磁性隧穿结。
6.如权利要求5所述的半导体元件，其中该第二沟槽导体上表面切齐该第三金属间介电层上表面。
7.如权利要求5所述的半导体元件，其中该第二接触洞导体底部包含一平坦表面。
8.如权利要求5所述的半导体元件，其中该第三接触洞导体底部包含一倒V形。
9.如权利要求1所述的半导体元件，其中该磁性隧穿结上表面包含一倒V形。
10.一种半导体元件，其特征在于，包含：
磁性隧穿结(magnetic tunneling junction,MTJ)，设于基底上，其中该磁性隧穿结上表面包含一倒V形；
第一间隙壁，设于该磁性隧穿结的第一侧壁；以及
第二间隙壁，设于该磁性隧穿结的第二侧壁，其中该第一间隙壁及该第二间隙壁相互不对称。
11.如权利要求10所述的半导体元件，另包含：
第一金属间介电层，设于该基底上；以及
第一金属内连线，连接该第一金属内连线底部并设于该第一金属间介电层内。
12.如权利要求11所述的半导体元件，其中该磁性隧穿结包含：
下电极，设于该第一金属内连线上；
自由层，设于该下电极上；以及
上电极，设于该自由层上。
13.如权利要求12所述的半导体元件，另包含第二金属间介电层，设于该第一金属间介电层上并环绕该磁性隧穿结。
14.如权利要求13所述的半导体元件，另包含第二金属内连线，设于该磁性隧穿结及该第二金属间介电层上，其中该第二金属内连线包含突出部，接触该上电极的侧壁。
15.如权利要求14所述的半导体元件，其中该突出部接触该上电极、该第二间隙壁以及该第二金属间介电层。
16.如权利要求14所述的半导体元件，其中该突出部下表面高于该自由层上表面。
17.如权利要求13所述的半导体元件，另包含第二金属内连线，设于该磁性隧穿结及该第二金属间介电层上，其中该第二金属内连线包含第一突出部以及第二突出部。
18.如权利要求17所述的半导体元件，其中该第一突出部接触该上电极的一侧壁且该第二突出部接触该上电极的另一侧壁。
19.如权利要求17所述的半导体元件，其中该第一突出部及该第二突出部的下表面高于该自由层上表面。
20.如权利要求10所述的半导体元件，其中该第一间隙壁及该第二间隙壁包含不同高度。
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