CN117295388A - 磁阻式随机存取存储器 - Google Patents

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王裕平
翁宸毅
谢晋阳
蔡锡翰
张哲维
张境尹
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Abstract

本发明公开一种磁阻式随机存取存储器,其中半导体元件主要包含一基底包含一磁性隧穿结(magnetic tunneling junction,MTJ)区域以及一逻辑区域;一第一MTJ设于该MTJ区域上;一第一金属内连线设于该逻辑区域上;以及一遮盖层由该第一MTJ一侧壁延伸至该第一金属内连线的一侧壁,其中设于该MTJ区域的该遮盖层以及设于该逻辑区域的该遮盖层包含不同厚度。

Description

磁阻式随机存取存储器
本申请是中国发明专利申请(申请号:201910827096.1,申请日:2019年09月03日,发明名称:磁阻式随机存取存储器)的分案申请。
技术领域
本发明涉及一种半导体元件,尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)。
背景技术
已知,磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应,其物理量的定义,是在有无磁场下的电阻差除上原先电阻,用以代表电阻变化率。目前,磁阻效应已被成功地运用在硬盘生产上,具有重要的商业应用价值。此外,利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点,还可以制成磁性随机存储器(MRAM),其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域,例如,移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件,用来提供使用者移动方位等资讯。目前,市场上已有各式的磁场感测技术,例如,各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而,上述现有技术的缺点通常包括:较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足,以及易受温度变化影响等等,而有必要进一步改进。
发明内容
本发明一实施例公开一种半导体元件,其主要包含一基底包含一磁性隧穿结(magnetic tunneling junction,MTJ)区域以及一逻辑区域;一第一MTJ设于该MTJ区域上;一第一金属内连线设于该逻辑区域上;以及一遮盖层由该第一MTJ一侧壁延伸至该第一金属内连线的一侧壁,其中设于该MTJ区域的该遮盖层以及设于该逻辑区域的该遮盖层包含不同厚度。
本发明另一实施例公开一种半导体元件,其主要包含:一基底包含一磁性隧穿结(magnetic tunneling junction,MTJ)区域以及一逻辑区域;一第一MTJ设于该MTJ区域;一第一上电极设于该第一MTJ上;以及一第一金属内连线设于该逻辑区域,其中该第一上电极上表面低于该第一金属内连线上表面。
附图说明
图1至图7为本发明一实施例制作一半导体元件的方式示意图;
图8至图9为本发明一实施例制作一半导体元件的方法示意图。
主要元件符号说明
12 基底 14 MTJ区域
16 逻辑区域 18 层间介电层
20 金属内连线结构 22 金属内连线结构
24 金属间介电层 26 金属内连线
28 停止层 30 金属间介电层
32 金属内连线 34 阻障层
36 金属层 38 MTJ堆叠结构
40 遮盖层 42 遮盖层
44 第一电极层 46 固定层
48 阻障层 50 自由层
52 第二电极层 54 图案化掩模
56 有机介电层 58 含硅硬掩模与抗反射层
60 图案化光致抗蚀剂 62 MTJ
64 第一倾斜侧壁 66 第二倾斜侧壁
68 遮盖层 72 MTJ
76 下电极 78 上电极
80 保护层 82 金属间介电层
84 金属内连线 86 停止层
88 金属间介电层 90 金属内连线
92 金属内连线 94 停止层
具体实施方式
请参照图1至图7,图1至图7为本发明一实施例制作一半导体元件,或更具体而言一MRAM单元的方式示意图。如图1至图7所示,首先提供一基底12,例如一由半导体材料所构成的基底12,其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组,且基底12上较佳定义有一磁性隧穿结(magnetic tunneling junction,MTJ)区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言,基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件,其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件,层间介电层18可设于基底12上并覆盖MOS晶体管,且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术,在此不另加赘述。
然后于MTJ区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞,其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中,金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中,金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor),金属内连线结构22中设于MTJ区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36,其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组,而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组,但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术,在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN),但不局限于此。
接着形成一MTJ堆叠结构38于金属内连线结构22上、一遮盖层40于MTJ堆叠结构38上以及另一遮盖层42于遮盖层40上。在本实施例中,形成MTJ堆叠结构38的方式可先依序形成一第一电极层44、一固定层(fixed layer)46、一阻障层(barrier layer)48、一自由层(free layer)50以及一第二电极层52。在本实施例中,第一电极层44以及第二电极层52较佳包含导电材料,例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层46可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者,例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等,用以固定或限制邻近层的磁矩方向。阻障层48可由包含氧化物的绝缘材料所构成,例如氧化铝(AlOx)或氧化镁(MgO),但均不局限于此。自由层50可以是由铁磁性材料所构成者,例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB),但不限于此。其中,自由层50的磁化方向会受外部磁场而「自由」改变。另外遮盖层40以及遮盖层42较佳包含不同材料,例如本实施例的遮盖层40较佳包含氮化硅而遮盖层42则较佳包含氧化硅,但不局限于此。
接着形成一图案化掩模54于遮盖层42上。在本实施例中,图案化掩模54可包含一有机介电层(organic dielectric layer,ODL)56、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层58以及一图案化光致抗蚀剂60。
如图2所示,随后利用图案化掩模54为掩模进行一道或一道以上蚀刻制作工艺去除部分遮盖层40、42、部分MTJ堆叠结构38以及部分金属间介电层30以形成MTJ 62、72于MTJ区域14,其中第一电极层44较佳于此阶段成为MTJ 62、72的下电极76,第二电极层52较佳成为MTJ 62、72的上电极78,而遮盖层40、42可在蚀刻过程中被一同去除。值得注意的是,本实施例可先利用图案化掩模54进行一反应性离子蚀刻制作工艺(reactive ion etching,RIE)去除部分遮盖层40、42以及部分MTJ堆叠结构38,然后去除图案化掩模54,再利用图案化的遮盖层42为掩模以离子束蚀刻制作工艺(ion beam etching,IBE)以去除部分MTJ堆叠结构38以及部分金属间介电层30形成MTJ 62、72。由于离子束蚀刻制作工艺的特性,剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是,本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32,使金属内连线32靠近MTJ 62、72的交界处形成第一倾斜侧壁64以及第二倾斜侧壁66。
然后如图3所示,形成一遮盖层68于MTJ 62、72上并覆盖金属间介电层30表面。在本实施例中,遮盖层68较佳包含氮化硅,但又可依据制作工艺需求选用其他介电材料,例如又可包含氧化硅、氮氧化硅或氮碳化硅。
随后如图4所示,进行一原子层沉积(atomic layer deposition,ALD)制作工艺以形成一保护层80于遮盖层68表面并完全覆盖MTJ 62、72,其中保护层80较佳包含氧化硅且保护层80顶部较佳完全高于MTJ 62、72的上电极78顶部。需注意的是,在此阶段设置于MTJ区域14以及逻辑区域16的遮盖层68厚度仍具有均一厚度,亦即设于MTJ区域14的遮盖层68厚度较佳等于逻辑区域16的遮盖层68厚度。
如图5所示,然后进行一回蚀刻制作工艺去除部分保护层80使剩余保护层80顶部约略切齐遮盖层68顶部。更具体而言,本阶段较佳在不形成任何图案化掩模的情况下直接利用保护层80与遮盖层68之间的选择比来同时去除部分保护层80与部分遮盖层68,其中被去除的保护层80包含MTJ区域14以及逻辑区域16的部分保护层80,而被去除的遮盖层68则包含设于上电极78正上方的部分遮盖层68以及设于逻辑区域16的部分遮盖层68但不包含设于MTJ 62、72侧壁的遮盖层68。由于设于MTJ区域14的部分遮盖层68于蚀刻过程中被去除而部分遮盖层68则未被去除,因此蚀刻制作工艺后剩余的遮盖层68至少包含两种以上厚度,例如设于逻辑区域16内或剩余保护层80两侧的遮盖层68最薄部位可包含第一厚度T1,设于上电极78正上方的遮盖层68可包含第二厚度T2,以及设于MTJ 62、72之间的遮盖层68可包含第三厚度T3。从细部来看,第一厚度T1可等于或不同于第二厚度T2,同时第一厚度T1与第二厚度T2又各自分别小于第三厚度T3,其中第一厚度T1以及/或第二厚度T2约略介于50~150埃而第三厚度T3则较佳介于50~250埃。
此外本阶段利用上述回蚀刻制作工艺去除部分保护层80的时候剩余的保护层80仍环绕MTJ 62、72两侧,其中设于MTJ 62与MTJ 72间的剩余保护层80上表面较佳包含一V形,V形低于上电极78上表面,且V形的夹角较佳大于100度但又可依据制作工艺需求小于100度。
接着如图6所示,先形成另一金属间介电层82于MTJ区域14以及逻辑区域16,利用平坦化制作工艺如CMP使金属间介电层82上表面切齐保护层80上表面,再进行一图案转移制作工艺,例如可利用一图案化掩模去除逻辑区域16的部分的金属间介电层82、部分遮盖层68、部分金属间介电层30以及部分停止层28以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料,例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺,例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线84于接触洞内电连接金属内连线26。
随后如图7所示,依序形成一停止层86以及另一金属间介电层88于MTJ 62、72上并覆盖金属间介电层82表面,进行一道或一道以上光刻暨蚀刻制作工艺去除MTJ区域14的部分金属间介电层88、部分停止层86、甚至MTJ 62、72旁的部分部分遮盖层68以及逻辑区域16的部分金属间介电层88与部分停止层86形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MTJ区域14以及逻辑区域16形成金属内连线90、92连接下方的上电极78及金属内连线84,其中MTJ区域14的金属内连线90较佳直接接触设于下方的上电极78而逻辑区域16的金属内连线92则接触下层的金属内连线84。接着再形成另一停止层94于金属间介电层86上并覆盖金属内连线90、92。
在本实施例中,停止层86可与停止层28包含相同或不同材料,例如两者均较可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线,设于金属间介电层88内的各金属内连线90、92均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层内。例如各金属内连线90、92可更细部包含一阻障层以及一金属层,其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组,而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组,但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术,在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
请再参照图7,图7另揭露本发明一实施例的半导体元件的结构示意图。如图7所示,半导体元件主要包含MTJ 62、72设于MTJ区域14,金属内连线84设于逻辑区域16上,金属内连线32分别设于MTJ 62、72正下方,金属间介电层30环绕金属内连线32,遮盖层68由MTJ72一侧壁延伸至金属内连线84的一侧壁,保护层80设于遮盖层68上并环绕MTJ 62、72,金属间介电层82设于遮盖层68上并环绕保护层80,另一金属间介电层88设于金属间介电层82上以及金属内连线90、92设于金属间介电层88内并分别连接下方的上电极78以及金属内连线84。
在本实施例中,设于MTJ区域14的遮盖层68及设于逻辑区域16的遮盖层68较佳包含不同厚度,或更具体而言设于逻辑区域16金属间介电层30上的遮盖层68厚度较佳小于MTJ 62、72之间金属间介电层30上方的遮盖层68厚度。从细部来看,设于逻辑区域16内或保护层80两侧的遮盖层68可包含第一厚度T1,设于上电极78正上方的遮盖层68可包含第二厚度T2,以及设于MTJ 62、72两侧的遮盖层68,包括设于各MTJ 62、72侧壁以及/或MTJ 62、72之间金属间介电层30正上方的遮盖层68可包含第三厚度T3,其中第一厚度T1可等于或不同于第二厚度T2,同时第一厚度T1与第二厚度T2又各自分别小于第三厚度T3。在本实施例中第一厚度T1以及/或第二厚度T2约略介于50~150埃而第三厚度T3则较佳介于50~250埃。此外金属间介电层82上表面较佳切齐保护层80、掩模层68以及金属内连线84上表面。从材料面来看,保护层80与金属间介电层82较佳包含不同材料,其中保护层80较佳包含氧化硅,而金属间介电层82则较佳包含一超低介电常数介电层,其可包含多孔性介电材料例如但不局限于氧碳化硅(silicon oxycarbide,SiOC)。
请再参照图8至图9,图8至图9为本发明一实施例制作半导体元件的方法示意图。如图8所示,本发明可先进行前述图1至图5的制作工艺先以回蚀刻制作工艺去除部分保护层80使剩余保护层80顶部约略切齐遮盖层68顶部,然后形成一金属间介电层82于MTJ区域14以及逻辑区域16,再利用平坦化制作工艺如CMP去除部分金属间介电层82。值得注意的是,相较于图6利用CMP去除部分金属间介电层82后剩余的金属间介电层82顶部约略切齐保护层80及遮盖层68顶部,本实施例利用CMP去除部分金属间介电层82的时候较佳控制剩余金属间介电层82与上电极78之间的高度,使剩余金属间介电层82上表面仍高于保护层80与遮盖层68上表面。
然后进行一图案转移制作工艺,例如可利用一图案化掩模去除逻辑区域16的部分的金属间介电层82、部分遮盖层68、部分金属间介电层30以及部分停止层28以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料,例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺,例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线84于接触洞内电连接金属内连线26。
随后如图9所示,依序形成一停止层86以及另一金属间介电层88于MTJ 62、72上并覆盖金属间介电层82表面,进行一道或一道以上光刻暨蚀刻制作工艺去除MTJ区域14的部分金属间介电层88、部分停止层86、部分金属间介电层82、甚至部分部分MTJ 62旁的遮盖层68以及逻辑区域16的部分金属间介电层88与部分停止层86形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MTJ区域14以及逻辑区域16形成金属内连线90、92连接下方的上电极78及金属内连线84,其中MTJ区域14的金属内连线90较佳直接接触设于下方的上电极78而逻辑区域16的金属内连线92则接触下层的金属内连线84。接着再形成另一停止层94于金属间介电层86上并覆盖金属内连线90、92。
请再参照图9,图9另揭露本发明一实施例的半导体元件的结构示意图。如图9所示,半导体元件主要包含MTJ 62、72设于MTJ区域14,金属内连线84设于逻辑区域16上,金属内连线32分别设于MTJ 62、72正下方,金属间介电层30环绕金属内连线32,遮盖层68由MTJ72一侧壁延伸至金属内连线84的一侧壁,保护层80设于遮盖层68上并环绕MTJ 62、72,金属间介电层82设于遮盖层68上并环绕保护层80,另一金属间介电层88设于金属间介电层82上以及金属内连线90、92设于金属间介电层88内并分别连接下方的上电极78以及金属内连线84。
在本实施例中,金属间介电层82上表面较佳切齐金属内连线84上表面,MTJ区域14内设于上电极78上方的遮盖层68上表面低于金属间介电层82上表面,保护层80上表面低于金属间介电层82上表面,遮盖层68上表面切齐保护层80上表面,且金属间介电层82直接接触遮盖层68上表面以及保护层80上表面。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (8)

1.一种半导体元件,其特征在于,包含:
基底,包含磁性隧穿结区域以及逻辑区域;
第一磁性隧穿结,设于该磁性隧穿结区域上;
第一金属内连线,设于该逻辑区域上;
遮盖层,由该第一磁性隧穿结一侧壁延伸至该第一金属内连线的一侧壁,其中设于该磁性隧穿结区域的该遮盖层以及设于该逻辑区域的该遮盖层包含不同厚度;以及
保护层,环绕该第一磁性隧穿结及该第二磁性隧穿结,其中设于该第一磁性隧穿结及该第二磁性隧穿结之间的该保护层包含V形。
2.如权利要求1所述的半导体元件,另包含:
第一金属间介电层,设于该基底上;以及
第二金属内连线以及第三金属内连线设于该磁性隧穿结区域,其中该第一磁性隧穿结设于该第二金属内连线上且该第二磁性隧穿结设于该第三金属内连线上。
3.如权利要求2所述的半导体元件,其中设于该第一磁性隧穿结及该第二磁性隧穿结间的该第一金属间介电层上方的该遮盖层以及设于该逻辑区域的该遮盖层包含不同厚度。
4.如权利要求3所述的半导体元件,其中设于该逻辑区域的该第一金属间介电层上的该遮盖层厚度小于该第一磁性隧穿结及该第二磁性隧穿结之间的该第一金属间介电层上的该遮盖层厚度。
5.如权利要求1所述的半导体元件,另包含第二金属间介电层设于该遮盖层上并环绕该保护层。
6.如权利要求5所述的半导体元件,其中该第二金属间介电层上表面切齐该保护层上表面。
7.如权利要求5所述的半导体元件,其中该第二金属间介电层上表面切齐该第一金属内连线上表面。
8.如权利要求1所述的半导体元件,其中设于该逻辑区域的该遮盖层厚度小于设于该磁性隧穿结区域的该遮盖层厚度。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447788B (zh) * 2019-09-03 2023-09-12 联华电子股份有限公司 磁阻式随机存取存储器
US11569442B2 (en) * 2020-06-17 2023-01-31 International Business Machines Corporation Dielectric retention and method of forming memory pillar
CN114361201A (zh) * 2020-10-13 2022-04-15 联华电子股份有限公司 半导体装置
US20220310907A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic random access memory and manufacturing method thereof
TW202239029A (zh) * 2021-03-29 2022-10-01 聯華電子股份有限公司 半導體記憶體元件及其製作方法
CN115377284A (zh) * 2021-05-18 2022-11-22 联华电子股份有限公司 半导体装置
US20230066036A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming memory device with physical vapor deposition system
CN116267013A (zh) * 2021-12-16 2023-06-20 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7772663B2 (en) 2007-02-21 2010-08-10 International Business Machines Corporation Method and apparatus for bitline and contact via integration in magnetic random access memory arrays
JP5695453B2 (ja) * 2011-03-07 2015-04-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9041146B2 (en) * 2013-03-15 2015-05-26 Intel Corporation Logic chip including embedded magnetic tunnel junctions
US9972775B2 (en) * 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US10199572B2 (en) 2015-05-27 2019-02-05 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device
US9502466B1 (en) 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
US10109674B2 (en) * 2015-08-10 2018-10-23 Qualcomm Incorporated Semiconductor metallization structure
US10270025B2 (en) * 2015-12-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having magnetic tunneling junction (MTJ) layer
US9711713B1 (en) * 2016-01-15 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure, electrode structure and method of forming the same
US9893120B2 (en) * 2016-04-15 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10134807B2 (en) 2016-12-13 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of integrated circuit structure
US10510802B2 (en) * 2017-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
KR102449605B1 (ko) * 2017-06-05 2022-10-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10763304B2 (en) * 2017-06-27 2020-09-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
KR102524612B1 (ko) * 2017-09-19 2023-04-24 삼성전자주식회사 정보 저장 소자 및 그 제조방법
US10818544B2 (en) * 2017-09-27 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method to enhance electrode adhesion stability
US10573687B2 (en) 2017-10-31 2020-02-25 International Business Machines Corporation Magnetic random access memory with permanent photo-patternable low-K dielectric
US10504958B2 (en) 2017-11-08 2019-12-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US10727272B2 (en) * 2017-11-24 2020-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US10490248B2 (en) * 2017-11-30 2019-11-26 Taiwan Semiconductor Manufacturing Company Ltd. Magnetic random access memory structure and manufacturing method of the same
US10644231B2 (en) 2017-11-30 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10475990B2 (en) * 2018-01-22 2019-11-12 Globalfoundries Singapore Pte. Ltd. Pillar contact extension and method for producing the same
CN112968036B (zh) * 2018-07-09 2023-08-15 联华电子股份有限公司 半导体元件及其制作方法
US10790439B2 (en) * 2018-07-24 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell with top electrode via
CN110890460B (zh) * 2018-09-07 2023-06-30 联华电子股份有限公司 半导体元件及其制作方法
US11075335B2 (en) * 2018-09-26 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode connection
US10957850B2 (en) * 2018-10-04 2021-03-23 International Business Machines Corporation Multi-layer encapsulation to enable endpoint-based process control for embedded memory fabrication
CN116583165A (zh) * 2018-10-08 2023-08-11 联华电子股份有限公司 半导体元件及其制作方法
CN111106235B (zh) * 2018-10-29 2023-07-11 联华电子股份有限公司 半导体元件及其制作方法
CN111146332B (zh) * 2018-11-05 2023-06-16 联华电子股份有限公司 半导体装置以及其制作方法
CN111435672B (zh) * 2019-01-14 2024-03-19 联华电子股份有限公司 磁阻式随机存取存储器结构及其制作方法
CN111564468B (zh) * 2019-02-14 2023-04-21 联华电子股份有限公司 半导体元件及其制作方法
US11430944B2 (en) * 2019-03-19 2022-08-30 Intel Corporation Interconnect structures for logic and memory devices and methods of fabrication
US11744083B2 (en) * 2019-04-12 2023-08-29 International Business Machines Corporation Fabrication of embedded memory devices utilizing a self assembled monolayer
CN117425353A (zh) * 2019-05-09 2024-01-19 联华电子股份有限公司 磁阻式随机存取存储器
CN112054115A (zh) * 2019-06-05 2020-12-08 联华电子股份有限公司 磁性存储器装置及其制作方法
TWI814864B (zh) * 2019-07-12 2023-09-11 聯華電子股份有限公司 磁穿隧接面裝置
TWI797357B (zh) * 2019-07-17 2023-04-01 聯華電子股份有限公司 半導體元件及其製作方法
CN112310144A (zh) * 2019-07-29 2021-02-02 联华电子股份有限公司 半导体结构及其制作方法
US11107859B2 (en) * 2019-08-05 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with unipolar selectors
CN112447788B (zh) * 2019-09-03 2023-09-12 联华电子股份有限公司 磁阻式随机存取存储器

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