CN113594087B - 半导体元件及其制作方法 - Google Patents

半导体元件及其制作方法 Download PDF

Info

Publication number
CN113594087B
CN113594087B CN202010361265.XA CN202010361265A CN113594087B CN 113594087 B CN113594087 B CN 113594087B CN 202010361265 A CN202010361265 A CN 202010361265A CN 113594087 B CN113594087 B CN 113594087B
Authority
CN
China
Prior art keywords
layer
metal
metal interconnect
inter
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010361265.XA
Other languages
English (en)
Other versions
CN113594087A (zh
Inventor
王慧琳
许博凯
张境尹
王裕平
陈宏岳
陈纬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202010361265.XA priority Critical patent/CN113594087B/zh
Priority to US16/882,783 priority patent/US11716860B2/en
Priority to EP20184796.9A priority patent/EP3905250B1/en
Publication of CN113594087A publication Critical patent/CN113594087A/zh
Priority to US18/207,654 priority patent/US12063792B2/en
Application granted granted Critical
Publication of CN113594087B publication Critical patent/CN113594087B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)

Abstract

本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一金属间介电层环绕MTJ，形成第一金属内连线于MTJ旁，形成一停止层于第一金属间介电层上，去除停止层以形成一开口，再形成一通道层于开口内并电连接MTJ以及第一金属内连线。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁性隧道结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例揭露一种制作半导体元件的方法。首先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一金属间介电层环绕MTJ，形成第一金属内连线于MTJ旁，形成一停止层于第一金属间介电层上，去除停止层以形成一开口，再形成一通道层于开口内并电连接MTJ以及第一金属内连线。
本发明另一实施例揭露一种半导体元件，其主要包含一磁性隧道结(magnetictunneling junction,MTJ)设于基底上，一第一金属间介电层环绕MTJ，一第一金属内连线设于MTJ旁，以及一通道层设于第一金属间介电层上并电连接MTJ以及第一金属内连线。
本发明又一实施例揭露一种半导体元件，其主要包含一第一金属内连线以及一第二金属内连线设于基底上，一第一金属间介电层环绕第一金属内连线以及第二金属内连线，一通道层设于第一金属间介电层、第一金属内连线以及第二金属内连线上，以及一磁性隧道结(magnetic tunneling junction,MTJ)设于通道层上。
附图说明
图1至图6为本发明一实施例制作MRAM单元的方式示意图；
图7为本发明一实施例的一MRAM单元的立体结构示意图；
图8为图7中沿着切线BB’的剖面示意图；
图9至图13为本发明一实施例制作MRAM单元的方式示意图。
主要元件符号说明
12:基底
14:MRAM区域
16:层间介电层
18:金属内连线结构
20:金属内连线结构
22:金属间介电层
24:金属内连线
26:停止层
28:金属间介电层
30:金属内连线
32:金属内连线
34:阻障层
36:金属层
38:停止层
40:开口
42:通道层
48:MTJ堆叠结构
50:硬掩模
52自由层
54:阻障层
56:固定层
58:MTJ
60:遮盖层
62:金属间介电层
64:停止层
66:金属间介电层
68:金属内连线
70:阻障层
72:金属层
74:停止层
82:基底
84:MRAM区域
86:逻辑区域
88:层间介电层
90:金属内连线结构
92:金属内连线结构
94:金属间介电层
96:金属内连线
98:停止层
100:金属间介电层
102:金属内连线
104:阻障层
106:金属层
108:MTJ堆叠结构
110:硬掩模
112:电极层
114:固定层
116:阻障层
118:自由层
120:MTJ
122:遮盖层
124:金属间介电层
126:金属内连线
128:停止层
130:阻障层
132:通道层
134:停止层
136:金属间介电层
138:金属内连线
140:停止层
具体实施方式
请参照图1至图6，图1至图6为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域(图未示)。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层16可设于基底12上并覆盖MOS晶体管，且层间介电层16可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于层间介电层16上依序形成金属内连线结构18、20电连接前述的接触插塞，其中金属内连线结构18包含一金属间介电层22以及金属内连线24镶嵌于金属间介电层22中，金属内连线结构20则包含一停止层26、一金属间介电层28以及多个金属内连线30、32镶嵌于停止层26与金属间介电层28中。
在本实施例中，金属内连线结构18中的各金属内连线24较佳包含一沟槽导体(trench conductor)，金属内连线结构20中的金属内连线30、32则包含接触洞导体(viaconductor)。另外各金属内连线结构18、20中的各金属内连线24、30、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层22、28以及/或停止层26中并彼此电连接。例如各金属内连线24、30、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属内连线24中的金属层36较佳包含铜、金属内连线30、32中的金属层36则较佳包含钨、金属间介电层22、28较佳包含氧化硅或超低介电常数介电层、而停止层26则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
然后形成一停止层38于金属间介电层28上，进行一光刻暨蚀刻制作工艺去除部分停止层38以形成一开口40暴露出金属内连线30、32及金属间介电层28。在本实施例中，停止层38较佳于后续用来设置一通道层因此其厚度较佳介于200埃至300埃，其中停止层38可包含二氧化硅、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)且最佳包含氮碳化硅，但不局限于此。
如图2所示，接着形成一通道层42于开口40内及停止层38上并填满开口40，然后进行一平坦化制作工艺例如化学机械研磨(chemical mechanical polishing,CMP)制作工艺去除部分通道层42，使剩余的通道层42顶部切齐停止层38顶部。在本实施例中，通道层42较佳作为一自旋轨道转矩式(spin orbit torque,SOT)MRAM的通道因此其材料可包含钽(Ta)、钨(W)、铂(Pt)、铪(Hf)、硒化铋(BixSe1-x)或其组合。
如图3所示，接着先形成一MTJ堆叠结构48于通道层42及介电层38上，再形成一图案化的硬掩模50于MTJ堆叠结构48上。在本实施例中，形成MTJ堆叠结构48的方式可先依序形成一自由层(free layer)52、一阻障层(barrier layer)54以及一固定层(pinnedlayer)56。在本实施例中，自由层52可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层52的磁化方向会受外部磁场而「自由」改变。阻障层54可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。固定层56可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。需注意的是，由于本实施例较佳用来制备自旋轨道转矩式(spin orbittorque,SOT)MRAM，因此自由层52较佳设于最底层并直接接触通道层42。另外图案化的硬掩模50较佳包含导电材料例如金属或金属氮化物，其中金属可包含钛而金属氮化物则可包含氮化钛。
如图4所示，接着进行一道或一道以上蚀刻制作工艺以图案化的硬掩模50为掩模去除部分MTJ堆叠结构48以形成MTJ 58于通道层42上，再形成一遮盖层60于硬掩模50、MTJ58、通道层42以及停止层38表面。在本实施例中，由于通道层42并未于图案化MTJ堆叠结构48过程中被蚀刻，因此其顶部较佳切齐周围的停止层38，而遮盖层60可包含但不局限于氮掺杂碳化物层(NDC)、氮化硅(SiN)或氮碳化硅(SiCN)且又更佳包含氮化硅。
如图5所示，然后依序形成一金属间介电层62以及一停止层64于遮盖层60表面，进行一平坦化制作工艺例如CMP去除部分停止层64及部分金属间介电层62，再形成另一金属间介电层66于停止层64上。在本实施例中，金属间介电层62、66较佳包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(silicon oxycarbide,SiOC)，而停止层64则可包含但不局限于氮掺杂碳化物层(NDC)、氮化硅(SiN)或氮碳化硅(SiCN)且又更佳包含氮化硅。
如图6所示，随后进行一道或一道以上光刻暨蚀刻制作工艺去除部分金属间介电层66、部分停止层64及部分金属间介电层62形成接触洞(图未示)。接着填入导电材料于接触洞内并搭配平坦化制作工艺如CMP以形成金属内连线68连接下方的硬掩模50，然后再形成另一停止层74于金属内连线68表面。如同前述所形成的金属内连线24，设于金属间介电层62、66内的金属内连线68可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层62、66内。例如各金属内连线68可更细部包含一阻障层70以及一金属层72，其中阻障层70可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层72可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组，但不局限于此。此外在本实例中金属内连线68中的金属层72较佳包含铜，而停止层74则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)且最佳包含氮碳化硅，但不局限于此。至此即完成本发明一实施例的半导体元件的制作。
请继续参照图6至图8，其中图7为本发明一实施例呈阵列排列且具有两颗MRAM单元的立体结构示意图，前述的图6为图7中沿着切线AA’的剖面示意图而图8则为图7中沿着切线BB’的剖面示意图。如图6至图8所示，MRAM单元主要包含金属内连线30及金属内连线32设于基底12上、金属间介电层28环绕金属内连线30及金属内连线32、通道层42设于金属间介电层28、金属内连线30及金属内连线32上并直接接触金属内连线30及金属内连线32、停止层38环绕通道层42以及MTJ 58设于通道层42上。
从细部来看，MTJ 58侧壁较佳具有一平坦表面，通道层42顶部与停止层38顶部均为平坦表面且通道层42顶部较佳切齐停止层38顶部，其中图6中通道层42的左右侧壁虽较佳重叠下方金属内连线30、32的侧壁，但不局限于此，依据本发明其他实施例又可于前述形成通道层42的时候调整通道层42所设置的位置，使通道层42的左右侧壁内缩仅重叠部分金属内连线30、32但不同时重叠所有金属内连线30、32、切齐金属内连线30、32侧壁或向左右延伸并同时重叠所有金属内连线30、32外又接触旁边金属间介电层28顶部，这些变化型均属本发明所涵盖的范围。另外相较于图6中的通道层42底部直接连接或接触金属内连线30、32，图8中的通道层42仅接触金属间介电层28，同时设于硬掩模50正上方的金属内连线68两侧除了设有金属间介电层62、66外还设有停止层64镶嵌于金属间介电层62、66内但不接触金属内连线68。
请参照图9至图13，图9至图13为本发明一实施例制作一MRAM单元的方式示意图。如图9至图13所示，首先提供一基底82，例如一由半导体材料所构成的基底82，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(galliumarsenide)等所构成的群组，且基底82上较佳定义有一MRAM区域84以及一逻辑区域86。
基底82上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动元件、被动元件、导电层以及例如层间介电层(interlayer dielectric,ILD)88等介电层覆盖于其上。更具体而言，基底82上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层88可设于基底82上并覆盖MOS晶体管，且层间介电层88可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于层间介电层88上依序形成金属内连线结构90、92电连接前述的接触插塞，其中金属内连线结构90包含一金属间介电层94以及金属内连线96镶嵌于金属间介电层94中，金属内连线结构92则包含一停止层98、一金属间介电层100以及金属内连线102镶嵌于停止层98与金属间介电层100中。
在本实施例中，金属内连线结构90中的各金属内连线96较佳包含一沟槽导体(trench conductor)，金属内连线结构92中设于MRAM区域84的金属内连线102则包含接触洞导体(via conductor)。另外各金属内连线结构90、92中的各金属内连线96、102均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层94、100以及/或停止层98中并彼此电连接。例如各金属内连线96、102可更细部包含一阻障层104以及一金属层106，其中阻障层104可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层106可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺乃本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线96中的金属层106较佳包含铜、金属内连线102中的金属层106较佳包含钨、金属间介电层94、100较佳包含氧化硅、而停止层98则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(siliconcarbon nitride,SiCN)，但不局限于此。
接着形成一MTJ堆叠结构108于金属内连线结构92上以及一图案化的硬掩模110于MTJ堆叠结构108上。在本实施例中，形成MTJ堆叠结构108的方式可先依序形成一电极层112、一固定层(pinned layer)114、一阻障层(barrier layer)116以及一自由层(freelayer)118。在本实施例中，电极层112及硬掩模110较佳包含导电材料，例如但不局限于钽(Ta)、氮化钽(TaN)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层114可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层116可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层118可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层118的磁化方向会受外部磁场而「自由」改变。
随后如图10所示，利用图案化的硬掩模110为掩模进行一道或一道以上蚀刻制作工艺去除部分MTJ堆叠结构108以及部分金属间介电层100以形成MTJ 120于MRAM区域84，其中电极层112较佳于此阶段成为MTJ 120的下电极。值得注意的是，本实施例于图案化上述MTJ堆叠结构120及金属间介电层100所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE)，由于离子束蚀刻制作工艺的特性，剩余的金属间介电层100上表面较佳略低于金属内连线102上表面且金属间介电层100上表面较佳呈现一弧形或曲面。然后形成一遮盖层122于MTJ120上并覆盖金属间介电层100表面。在本实施例中，遮盖层122较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。
接着如图11所示，依序形成一金属间介电层124以及一停止层(图未示)于遮盖层122表面，再进行一平坦化制作工艺例如CMP去除停止层及部分金属间介电层124甚至部分硬掩模110使金属间介电层124上表面切齐遮盖层122上表面。随后进行一图案转移制作工艺，例如可利用一图案化掩模去除MRAM区域84中MTJ 120旁以及逻辑区域86的部分的金属间介电层124、部分遮盖层122、部分金属间介电层100以及部分停止层98以形成接触洞(图未示)并暴露出下面的金属内连线96。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线126于接触洞内电连接金属内连线96。
之后再形成一停止层128于金属间介电层124与金属内连线126上。在本实施例中，停止层128较佳于后续用来设置一通道层因此其厚度较佳介于200埃至300埃，此外停止层128可包含二氧化硅、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)且最佳包含氮碳化硅，但不局限于此。
如图12所示，然后进行一光刻暨蚀刻制作工艺去除部分停止层128以形成一开口(图未示)同时暴露出MTJ 120正上方的硬掩模110及MTJ 120旁的金属内连线126。接着依序形成一阻障层130以及一通道层132于开口内及停止层128上并填满开口，然后进行一平坦化制作工艺例如CMP去除部分通道层132及部分阻障层130，使剩余的阻障层130及通道层132顶部切齐停止层128顶部。在本实施例中，通道层132较佳作为一自旋轨道转矩式(spinorbit torque,SOT)MRAM的通道因此其材料可包含钽(Ta)、钨(W)、铂(Pt)、铪(Hf)、硒化铋(BixSe1-x)或其组合，其中本实施例的阻障层130较佳包含钽或氮化钽而通道层132则包含钨。
随后如图13所示，依序形成一停止层134以及另一金属间介电层136于通道层132上并覆盖停止层128表面，进行一道或一道以上光刻暨蚀刻制作工艺去除MRAM区域84的部分金属间介电层136及部分停止层134以及逻辑区域86的部分金属间介电层136、部分停止层134以及部分停止层128形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MRAM区域84以及逻辑区域86形成金属内连线138连接下方的通道层132及金属内连线126，其中MRAM区域84的金属内连线138较佳直接接触设于下方的通道层132而逻辑区域86的金属内连线138则接触下层的金属内连线126。接着再形成另一停止层140于金属间介电层136上并覆盖金属内连线138。
在本实施例中，停止层128较佳与停止层140包含相同材料但与停止层134包含不同材料，其中三者均较可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(silicon carbon nitride,SiCN)所构成的群组，而本实施例中的停止层128、140较佳包含氮碳化硅而停止层134则较佳包含氧化硅或氮化硅。如同前述所形成的金属内连线，设于金属间介电层136内的金属内连线138可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层内。例如金属内连线138可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
请再参照图13，图13另揭露本发明一实施例的半导体元件的结构示意图。如图13所示，半导体元件主要包含MTJ 120设于基底82上、金属内连线126设于MRAM区域84的MTJ120旁、金属间介电层124环绕MTJ 120及金属内连线126、通道层132与阻障层130设于金属间介电层124上并同时电连接或接触MTJ 120上方的硬掩模110及金属内连线126以及金属内连线102设于MTJ 120正下方且金属内连线102底部切齐MTJ 120旁的金属内连线126底部。此外半导体元件另包含一停止层128环绕阻障层130与通道层132，其中通道层132顶部切齐停止层128顶部，通道层132与金属内连线126较佳包含不同材料，MRAM区域84与逻辑区域86的金属内连线126较佳与下方的金属内连线96同样由铜所构成，而通道层132则可包含钽(Ta)、钨(W)、铂(Pt)、铪(Hf)、硒化铋(BixSe1-x)或其组合。
综上所述，相较于现行MRAM元件采用自旋转矩移转(Spin Torque Transfer,STT)的方式来翻转磁矩，本发明揭露一种制备自旋轨道转矩式(spin orbit torque,SOT)MRAM的方法，其主要利用自旋轨道转矩(SOT)效应来翻转MTJ中自由层的磁矩，或更具体而言于写入电流时依靠与自由层平行邻接的通道层材料中流过的电流来带动二者界面上的自旋轨道作用所产生的转矩，用以翻转自由层的磁矩。在实际制作工艺上，本发明主要利用镶嵌制作工艺的方式来设置通道层，其中通道层可如图1至图6的实施例般连接MTJ的底部或如图9至图13的实施例般连接MTJ的顶部，其中通道层可包含重金属材料如钽(Ta)、钨(W)、铂(Pt)、铪(Hf)或其组合或拓扑绝缘体例如硒化铋(BixSe1-x)。
由于SOT的翻转不需要电流本身来给予，而是通过自旋电流影响自由层的磁矩，因此执行写入动作时不会发生铁磁层的矫顽力(coercivity)差距下降、电流加热整个MTJ的现象，也不会持续性的穿隧绝缘层。此外自旋电流是一次性的给予整个磁性膜层相同的等校磁场，翻转与否几乎只取决于给予电流脉冲的大小，因此相较于STT可以加速电流脉冲的给予速度，使得写入速度增快许多。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (12)

1.一种在基底上制作半导体元件的方法，其特征在于，该基底包含磁阻式随机存取存储器区域以及逻辑区域，该方法包含：
形成磁性隧道结(magnetic tunneling junction,MTJ)于该磁阻式随机存取存储器区域上；
形成第一金属间介电层环绕该磁性隧道结；
在该第一金属间介电层中形成第一金属内连线于该磁阻式随机存取存储器区域上以及第三金属内连线于该逻辑区域上，其中该第一金属内连线在该磁性隧道结旁；
形成停止层于该第一金属间介电层上；
去除该停止层以形成开口在该磁阻式随机存取存储器区域上；
形成通道层于该开口内并电连接该磁性隧道结以及该第一金属内连线；
形成第三金属间介电层于该停止层以及该通道层上；以及
形成第四金属内连线于该第三金属间介电层中，其中一部分的该第四金属内连线直接接触该通道层，且另一部分的该第四金属内连线贯穿该停止层并且直接接触该第三金属内连线。
2.如权利要求1所述的方法，其中该方法另包含：
形成第二金属间介电层于该基底上；
形成第二金属内连线于该第二金属间介电层内且于该磁阻式随机存取存储器区域上；
形成该磁性隧道结于该第二金属内连线上；
形成该第一金属间介电层环绕该磁性隧道结。
3.如权利要求2所述的方法，另包含于形成该第三金属间介电层前平坦化该通道层。
4.如权利要求2所述的方法，其中该磁性隧道结包含：
固定层，设于该第二金属内连线上；
阻障层，设于该固定层上；以及
自由层，设于该阻障层上。
5.如权利要求1所述的方法，其中该通道层以及该第一金属内连线包含不同材料。
6.如权利要求1所述的方法，其中该通道层包含金属。
7.一种半导体元件，其特征在于，包含：
基底，包含磁阻式随机存取存储器区域以及逻辑区域；
磁性隧道结(magnetic tunneling junction,MTJ)，设于该磁阻式随机存取存储器区域上；
第一金属间介电层，环绕该磁性隧道结；
在该第一金属间介电层中，第一金属内连线设于该磁阻式随机存取存储器区域上以及第三金属内连线设于该逻辑区域上，其中该第一金属内连线设于该磁性隧道结旁；
停止层，设于该第一金属间介电层上；
通道层，设于该磁阻式随机存取存储器区域上以及该第一金属间介电层上并电连接该磁性隧道结以及该第一金属内连线；
第三金属间介电层，设于该停止层以及该通道层上；以及
第四金属内连线，设于该第三金属间介电层中，其中一部分的该第四金属内连线直接接触该通道层，且另一部分的该第四金属内连线贯穿该停止层并且直接接触该第三金属内连线。
8.如权利要求7所述的半导体元件，另包含第二金属内连线设于该磁性隧道结下方，其中该第一金属内连线底表面切齐该第二金属内连线底表面。
9.如权利要求8所述的半导体元件，其中该磁性隧道结包含：
固定层，设于该第二金属内连线上；
阻障层，设于该固定层上；以及
自由层，设于该阻障层上。
10.如权利要求9所述的半导体元件，其中该通道层顶表面切齐该停止层顶表面。
11.如权利要求7所述的半导体元件，其中该通道层以及该第一金属内连线包含不同材料。
12.如权利要求7所述的半导体元件，其中该通道层包含金属。
CN202010361265.XA 2020-04-30 2020-04-30 半导体元件及其制作方法 Active CN113594087B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202010361265.XA CN113594087B (zh) 2020-04-30 2020-04-30 半导体元件及其制作方法
US16/882,783 US11716860B2 (en) 2020-04-30 2020-05-26 Semiconductor device and method for fabricating the same
EP20184796.9A EP3905250B1 (en) 2020-04-30 2020-07-08 Semiconductor device and method for fabricating the same
US18/207,654 US12063792B2 (en) 2020-04-30 2023-06-08 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010361265.XA CN113594087B (zh) 2020-04-30 2020-04-30 半导体元件及其制作方法

Publications (2)

Publication Number Publication Date
CN113594087A CN113594087A (zh) 2021-11-02
CN113594087B true CN113594087B (zh) 2023-08-15

Family

ID=71574939

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010361265.XA Active CN113594087B (zh) 2020-04-30 2020-04-30 半导体元件及其制作方法

Country Status (3)

Country Link
US (2) US11716860B2 (zh)
EP (1) EP3905250B1 (zh)
CN (1) CN113594087B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231670A (zh) * 2016-12-15 2018-06-29 联华电子股份有限公司 半导体元件及其制作方法
CN109994500A (zh) * 2017-11-24 2019-07-09 台湾积体电路制造股份有限公司 半导体结构及用于制造半导体结构的方法
CN110085737A (zh) * 2018-01-26 2019-08-02 联华电子股份有限公司 磁阻式随机存取存储器及其制作方法
US10446745B1 (en) * 2018-06-07 2019-10-15 United Microelectronics Corp. Method of manufacturing magnetoresistive random access memory cell
CN110581213A (zh) * 2018-06-08 2019-12-17 联华电子股份有限公司 半导体元件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104704564B (zh) 2012-08-06 2017-05-31 康奈尔大学 磁性纳米结构中基于自旋霍尔扭矩效应的电栅控式三端子电路及装置
US9548333B2 (en) 2014-09-25 2017-01-17 Qualcomm Incorporated MRAM integration with low-K inter-metal dielectric for reduced parasitic capacitance
US20160300999A1 (en) * 2015-04-07 2016-10-13 Ge Yi Magnetoresistive Random Access Memory Cell
US9583167B2 (en) * 2015-04-29 2017-02-28 Globalfoundries Singapore Pte. Ltd. Low power memory cell with high sensing margin
KR102406722B1 (ko) * 2015-09-25 2022-06-09 삼성전자주식회사 자기 메모리 장치 및 그 제조 방법
US10068945B2 (en) * 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure integrated with magnetic tunneling junction and manufacturing method thereof
EP3427312A4 (en) * 2016-03-07 2019-10-30 INTEL Corporation APPROACHES FOR INTEGRATING STT-MRAM STORAGE ARRAYS IN A LOGIC PROCESSOR AND RESULTING STRUCTURES
US10032828B2 (en) * 2016-07-01 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory device and method for fabricating the same
CN110707122B (zh) 2018-07-09 2022-03-29 联华电子股份有限公司 半导体元件及其制作方法
US11594575B2 (en) * 2018-08-31 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US11522009B2 (en) * 2019-07-30 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device having self-aligned shunting layer
US11289143B2 (en) * 2019-10-30 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. SOT-MRAM with shared selector

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231670A (zh) * 2016-12-15 2018-06-29 联华电子股份有限公司 半导体元件及其制作方法
CN109994500A (zh) * 2017-11-24 2019-07-09 台湾积体电路制造股份有限公司 半导体结构及用于制造半导体结构的方法
CN110085737A (zh) * 2018-01-26 2019-08-02 联华电子股份有限公司 磁阻式随机存取存储器及其制作方法
US10446745B1 (en) * 2018-06-07 2019-10-15 United Microelectronics Corp. Method of manufacturing magnetoresistive random access memory cell
CN110581213A (zh) * 2018-06-08 2019-12-17 联华电子股份有限公司 半导体元件

Also Published As

Publication number Publication date
EP3905250B1 (en) 2024-08-21
US12063792B2 (en) 2024-08-13
US20230329006A1 (en) 2023-10-12
US20210343786A1 (en) 2021-11-04
EP3905250A1 (en) 2021-11-03
CN113594087A (zh) 2021-11-02
US11716860B2 (en) 2023-08-01

Similar Documents

Publication Publication Date Title
CN111969103B (zh) 半导体元件及其制作方法
CN112447788B (zh) 磁阻式随机存取存储器
CN110890460B (zh) 半导体元件及其制作方法
CN111564468B (zh) 半导体元件及其制作方法
CN110707122B (zh) 半导体元件及其制作方法
CN111916472B (zh) 磁阻式随机存取存储器
CN111106235B (zh) 半导体元件及其制作方法
CN111129289B (zh) 半导体元件及其制作方法
CN112466901A (zh) 半导体元件及其制作方法
CN114447023A (zh) 半导体元件及其制作方法
CN112018146B (zh) 磁阻式随机存取存储器
CN111009606B (zh) 半导体元件及其制作方法
CN115440881A (zh) 半导体元件及其制作方法
CN113594086B (zh) 半导体元件及其制作方法
CN113809117B (zh) 半导体元件及其制作方法
CN113471244B (zh) 半导体元件及其制作方法
CN112420918B (zh) 半导体元件及其制作方法
CN111477738B (zh) 一种制作半导体元件的方法
CN113594087B (zh) 半导体元件及其制作方法
CN113539943B (zh) 半导体元件及其制作方法
CN112768601B (zh) 磁阻式随机存取存储器
CN116267013A (zh) 半导体元件及其制作方法
CN116867349A (zh) 半导体元件及其制作方法
CN116133510A (zh) 一种制作半导体元件的方法
CN115440880A (zh) 磁阻式随机存取存储器元件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant