CN110707122B - 半导体元件及其制作方法 - Google Patents
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Abstract
本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一第一金属间介电层于一基底上，然后形成一磁性隧穿接面(magnetic tunneling junction,MTJ)于第一金属间介电层上，接着形成一衬垫层于该MTJ以及第一金属间介电层上，去除部分衬垫层以形成一间隙壁于该MTJ旁，之后再形成一第二金属间介电层于第一金属间介电层上。
Description
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬碟生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿接面(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例揭露一种制作半导体元件的方法。首先形成一第一金属间介电层于一基底上，然后形成一磁性隧穿接面(magnetic tunneling junction,MTJ)于第一金属间介电层上，接着形成一衬垫层于该MTJ以及第一金属间介电层上，去除部分衬垫层以形成一间隙壁于该MTJ旁，之后再形成一第二金属间介电层于第一金属间介电层上。
本发明另一实施例揭露一种半导体元件，其主要包含：一第一金属间介电层设于一基底上；一磁性隧穿接面(MTJ)设于第一金属间介电层上；一金属内连线设于该MTJ下方并位于第一金属间介电层内，其中金属内连线包含一第一倾斜侧壁以及一第二倾斜侧壁；以及一间隙壁设于该MTJ周围以及该第一倾斜侧壁以及该第二倾斜侧壁上。
附图说明
图1至图5为本发明一实施例制作一半导体元件的方式示意图；
图6至图9为本发明一实施例制作一半导体元件的方式示意图。
主要元件符号说明
12 基底 14 MTJ区域
16 逻辑区域 18 层间介电层
20 金属内连线结构 22 金属内连线结构
24 金属间介电层 26 金属内连线
28 停止层 30 金属间介电层
32 金属内连线 34 阻障层
36 金属层 38 MTJ堆叠结构
40 遮盖层 42 遮盖层
44 第一电极层 46 固定层
48 自由层 50 遮盖层
52 第二电极层 54 图案化掩模
56 有机介电层 58 含硅硬掩模与抗反射层
60 图案化光致抗蚀剂 62 MTJ
64 第一倾斜侧壁 66 第二倾斜侧壁
68 衬垫层 70 间隙壁
72 金属间介电层 74 接触插塞
76 第三倾斜侧壁 78 第四倾斜侧壁
具体实施方式
请参照图1至图5，图1至图5为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1至图5所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一磁性隧穿接面(magnetic tunneling junction,MTJ)区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动元件(有源元件)、被动元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于MTJ区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟渠导体(trench conductor)，金属内连线结构22中设于MTJ区域14的的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着形成一MTJ堆叠结构38于金属内连线结构22上、一遮盖层40于MTJ堆叠结构38上以及另一遮盖层42于衬垫层40上。在本实施例中，形成MTJ堆叠结构38的方式可先依序形成一第一电极层44、一固定层(fixed layer)46、一自由层(free layer)48、一遮盖层(capping layer)50以及一第二电极层52。在本实施例中，第一电极层44以及第二电极层52较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层46可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。自由层48可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层48的磁化方向会受外部磁场而「自由」改变。遮盖层50可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。另外遮盖层40以及遮盖层42较佳包含不同材料，例如本实施例的遮盖层40较佳包含氮化硅而遮盖层42则较佳包含氧化硅，但不局限于此。
接着形成一图案化掩模54于遮盖层42上。在本实施例中，图案化掩模54可包含一有机介电层(organic dielectric layer,ODL)56、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层58以及一图案化光致抗蚀剂60。
如图2所示，随后利用图案化掩模54为掩模进行一道或一道以上蚀刻制作工艺去除部分遮盖层40、42、部分MTJ堆叠结构38以及部分金属间介电层30以形成MTJ 62于MTJ区域14，其中遮盖层40、42可在蚀刻过程中被一同去除。值得注意的是，本实施例可先利用图案化掩模54进行一反应性离子蚀刻制作工艺(reactive ion etching,RIE)去除部分遮盖层40、42以及部分MTJ堆叠结构38，然后去除图案化掩模54，再利用图案化的遮盖层42为掩模以离子束蚀刻制作工艺(ion beam etching,IBE)以去除部分MTJ堆叠结构38以及部分金属间介电层30形成MTJ 62。由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 62的交界处形成第一倾斜侧壁64以及第二倾斜侧壁66，其中第一倾斜侧壁64以及第二倾斜侧壁66又可各别包含一曲面或平坦表面。
然后如图3所示，形成一衬垫层68于MTJ 62上并覆盖金属间介电层30表面。在本实施例中，衬垫层68较佳包含氧化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅。
如图4所示，接着进行一蚀刻制作工艺去除部分衬垫层68以形成一间隙壁70于各MTJ 62旁，其中间隙壁70较佳设于各MTJ 62侧壁并同时覆盖并接触金属内连线32的第一倾斜侧壁64以及第二倾斜侧壁66。
之后如图5所示，先形成另一金属间介电层72于MTJ区域14以及逻辑区域16，利用平坦化制作工艺如CMP使金属间介电层72上表面切齐MTJ62上表面，再进行一图案转移制作工艺，例如可利用一图案化掩模去除逻辑区域16的部分的金属间介电层72以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞74于接触洞内电连接金属内连线26。至此即完成本发明一实施例的半导体元件的制作。
请再参照图5，图5另揭露本发明一实施例的一半导体元件的结构示意图。如图5所示，半导体元件主要包含至少一MTJ 62设于金属间介电层30上、一金属内连线32设于MTJ62下方并位于金属间介电层30内以及一间隙壁70设于MTJ 62周围，其中金属内连线32包含第一倾斜侧壁64以及第二倾斜侧壁66且间隙壁70是同时跨在并接触第一倾斜侧壁64以及第二倾斜侧壁66。在本实施例中，第一倾斜侧壁64以及第二倾斜侧壁66虽各别呈现约略弧形，但第一倾斜侧壁64以及第二倾斜侧壁66又可依据制作工艺需求呈现平坦表面，此变化形也属本发明所涵盖的范围。
从更细部来看，金属内连线32除了包含第一倾斜侧壁64以及第二倾斜侧壁66之外又包含一第三倾斜侧壁76连接第一倾斜侧壁64以及一第四倾斜侧壁78连接第二倾斜侧壁66，其中第一倾斜侧壁64与第三倾斜侧壁76一同构成一V形，而第二倾斜侧壁66也与第四倾斜侧壁78构成另一V形。需注意的是，本实施例中间隙壁70的外侧侧壁虽较佳切齐金属内连线32的第三倾斜侧壁76与第四倾斜侧壁78，但不局限于此设计，依据本发明其他实施例间隙壁70的外侧侧壁又可选择不切齐金属内连线32的第三倾斜侧壁76与第四倾斜侧壁78，例如可内缩切齐阻障层34的内侧壁或是向外延伸跨过金属内连线32并接触金属内连线32两侧的金属间介电层30，这些变化型均属本发明所涵盖的范围。
请继续参照图6至图9，图6至图9为本发明一实施例制作一MRAM单元的方式示意图。如图6所示，首先可依据图1的制作工艺于金属内连线结构22上形成MTJ堆叠结构38、遮盖层40、42以及图案化掩模54，接着再利用反应性离子蚀刻制作工艺去除部分遮盖层40、42以及部分MTJ堆叠结构38形成MTJ 62并停在金属间介电层30表面。需注意的是，由于本实施例暴露出金属间介电层30表面之前是以反应性离子蚀刻制作工艺去除部分MTJ堆叠结构38而非离子束蚀刻制作工艺，因此所暴露出的金属间介电层30表面较佳为一平坦表面而非曲面。
然后如图7所示，形成一衬垫层68于MTJ 62上并覆盖金属间介电层30表面。如同前述实施例，衬垫层68较佳包含氧化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅。
接着如图8所示，进行一蚀刻制作工艺去除部分衬垫层68以形成一间隙壁70于MTJ62旁。值得注意的是，本阶段所进行的蚀刻制作工艺除了去除设于金属间介电层30表面的衬垫层68外可同时去除部分金属间介电层30，使剩余的金属间介电层30表面形成曲面，另外由于本实施例的金属内连线32未被蚀刻去除形成倾斜侧壁，因此间隙壁70底部较佳切齐MTJ 62底部。
如图9所示，随后比照图5形成另一金属间介电层72于MTJ区域14以及逻辑区域16，再进行接触插塞制作工艺去除部分金属间介电层72以于逻辑区域16形成一接触插塞74连接下面的金属内连线26。至此即完成本发明一实施例的半导体元件的制作。
综上所述，本发明主要先形成至少一MTJ于金属间介电层上，然后形成一衬垫层覆盖MTJ及金属间介电层表面，去除部分衬垫层以形成间隙壁于MTJ侧壁，形成另一金属间介电层于MTJ周围，再进行接触插塞制作工艺以于逻辑区域形成接触插塞。由于一般于逻辑区域形成接触插塞时需额外进行一道蚀刻制作工艺打开衬垫层，本发明较佳于形成接触插塞之前先去除位于逻辑区域的部分衬垫层，如此在后续制作接触插塞时便可省略一道蚀刻制作工艺进而节省成本。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (12)
1.一种制作半导体元件的方法，其特征在于，包含：
形成第一金属间介电层于一基底上；
形成金属内连线于该第一金属间介电层内；
形成磁性隧穿接面堆叠结构于该第一金属间介电层以及该金属内连线上；
去除部分该磁性隧穿接面堆叠结构、部分该第一金属间介电层以及部分该金属内连线以形成磁性隧穿接面于该金属内连线正上方，其中该磁性隧穿接面两侧的第一金属间介电层上表面包含曲面，该磁性隧穿接面位于该第一金属间介电层上；
形成衬垫层于该磁性隧穿接面以及该第一金属间介电层上；
去除部分该衬垫层以形成间隙壁于该磁性隧穿接面旁；以及
形成第二金属间介电层于该第一金属间介电层上。
2.如权利要求1所述的方法，另包含进行一离子束蚀刻制作工艺以去除部分该磁性隧穿接面堆叠结构。
3.如权利要求2所述的方法，另包含进行该离子束蚀刻制作工艺去除部分该第一金属间介电层以及部分该金属内连线并使该第一金属间介电层上表面低于该金属内连线上表面。
4.如权利要求3所述的方法，另包含进行该离子束蚀刻制作工艺去除部分该金属内连线以形成第一倾斜侧壁以及第二倾斜侧壁。
5.如权利要求4所述的方法，另包含形成该衬垫层于该磁性隧穿接面、该第一倾斜侧壁以及该第二倾斜侧壁上。
6.如权利要求5所述的方法，另包含去除部分该衬垫层以形成该间隙壁于该第一倾斜侧壁以及该第二倾斜侧壁上。
7.一种半导体元件，其特征在于，包含：
第一金属间介电层，设于基底上；
磁性隧穿接面，设于该第一金属间介电层上；
金属内连线，设于该磁性隧穿接面下方并位于该第一金属间介电层内，其中该金属内连线包含第一倾斜侧壁以及第二倾斜侧壁；以及
间隙壁，设于该磁性隧穿接面周围以及该第一倾斜侧壁以及该第二倾斜侧壁上，其中该间隙壁直接接触该第一倾斜侧壁以及该第二倾斜侧壁。
8.如权利要求7所述的半导体元件，其中该第一金属间介电层上表面包含曲面。
9.如权利要求7所述的半导体元件，另包含第二金属间介电层，设于该第一金属间介电层上并环绕该间隙壁。
10.如权利要求7所述的半导体元件，其中该金属内连线包含第三倾斜侧壁，连接该第一倾斜侧壁；以及第四倾斜侧壁，连接该第二倾斜侧壁。
11.如权利要求10所述的半导体元件，其中该第一倾斜侧壁以及该第三倾斜侧壁包含一V形。
12.如权利要求10所述的半导体元件，其中该第二倾斜侧壁以及该第四倾斜侧壁包含一V形。
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