CN107039581A

CN107039581A - 半导体结构、电极结构及其形成方法

Info

Publication number: CN107039581A
Application number: CN201611046742.3A
Authority: CN
Inventors: 周仲彦; 宋福庭; 张耀文; 刘世昌
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2016-01-15
Filing date: 2016-11-23
Publication date: 2017-08-11
Anticipated expiration: 2036-11-23
Also published as: US20210367145A1; US10468587B2; TW201732895A; US20170288135A1; US20200066971A1; TWI702639B; US20170207385A1; US9711713B1; US20230200254A1; CN107039581B; US11581484B2; US11114610B2

Abstract

本发明实施例提供一种半导体结构、电极结构及其形成方法，该半导体结构包含：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一底部电极材料沉积，其位于所述扩散势垒层上方；第二底部电极材料沉积，其位于所述第一底部电极材料沉积上方；磁性隧穿结MTJ层，其位于所述第二底部电极材料沉积上方；顶部电极，其位于所述MTJ层上方；及第(N+1)金属层，其位于所述顶部电极上方；其中所述扩散势垒层及所述第一底部电极材料沉积与电介质层横向地接触，所述第一底部电极材料沉积将所述扩散势垒层与所述第二底部电极材料沉积间隔开，且N为大于或等于1的整数。还揭露相关联电极结构及方法。

Description

半导体结构、电极结构及其形成方法

技术领域

本发明实施例提供一种半导体结构。

背景技术

半导体用于集成电路中以用于电子应用，包含无线电、电视、移动电话及个人计算装置。一种类型的众所周知的半导体装置是半导体存储装置，例如动态随机存取存储器(DRAM)或快闪存储器，所述DRAM及所述快闪存储器两者均使用电荷来存储信息。

半导体存储器装置的较新发展涉及将半导体技术与磁性材料及装置组合的自旋电子学。使用电子的自旋极化而非电子的电荷来指示状态“1”或“0”。一种此类自旋电子装置是自旋扭矩转移(STT)磁性隧穿结(MTJ)装置。

MTJ装置包含自由层、隧穿层及钉扎层。自由层的磁化方向可通过经由隧穿层施加电流而反向，此致使自由层内的所注入极化电子对自由层的磁化施加所谓的自旋扭矩。钉扎层具有固定磁化方向。当电流沿从自由层到钉扎层的方向流动时，电子沿反向方向流动(也就是说，从钉扎层到自由层)。在电子通过钉扎层、流动穿过隧穿层且接着流动到自由层中并在所述自由层中积累之后，所述电子极化为与钉扎层相同的磁化方向。最终，自由层的磁化平行于钉扎层的磁化，且MTJ装置将处于低电阻状态。由电流引起的电子注入称为主要注入。

当施加从钉扎层流动到自由层的电流时，电子沿从自由层到钉扎层的方向流动。具有与钉扎层的磁化方向相同的极化的电子能够流动穿过隧穿层且流动到钉扎层中。相反地，具有与钉扎层的磁化不同的极化的电子将由钉扎层反射(阻挡)且将在自由层中积累。最终，自由层的磁化反平行于钉扎层的磁化，且MTJ装置将处于高电阻状态。由电流引起的相应电子注入称为次要注入。

发明内容

本发明实施例提供一种半导体结构，其包括：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一电极材料沉积，其位于所述扩散势垒层上方；第二电极材料沉积，其位于所述第一电极材料沉积上方；磁性隧穿结MTJ层，其位于所述第二电极材料沉积上方；顶部电极，其位于所述MTJ层上方；及第(N+1)金属层，其位于所述顶部电极上方；其中所述扩散势垒层及所述第一电极材料沉积与电介质层横向地接触，所述第一电极材料沉积将所述扩散势垒层与所述第二电极材料沉积间隔开，且N为大于或等于1的整数。

附图说明

依据与附图一起阅读的以下详细描述来最佳地理解本揭露的方面。应注意，根据工业中的标准实践，各种构件未按比例绘制。实际上，为论述清晰起见，可任意地增加或减小各种构件的尺寸。

图1到21是根据本揭露的一些实施例的在各种阶段处制作的半导体结构的剖面。

具体实施方式

以下揭露提供用于实施本揭露的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且并非打算为限制性的。举例来说，在以下描述中第一构件在第二构件上方或所述第二构件上形成可包含其中第一构件与第二构件直接接触地形成的实施例且还可包含其中额外构件可形成于第一构件与第二构件之间使得第一构件与第二构件征可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简单及清晰目的且并非本质上指示所论述的各种实施例及/或配置之间的关系。

此外，可在本文中为易于描述而使用空间相对术语(例如“下面”、“下方”、“下部”、“上面”、“上部”等等)来描述一个元件或构件与另一元件或构件的关系，如各图中所图解说明。所述空间相对术语打算囊括在使用或操作中的装置的除图中所描绘的定向之外的不同定向。设备可以其它方式定向(旋转90度或以其它定向)且可因此同样地理解本文中所使用的空间相对描述语。

尽管陈述本揭露的宽广范围的数值范围及参数为近似值，但在特定实例中陈述的数值尽可能精确地报告。然而，任何数值固有地含有必然由相应测试测量中存在的标准偏差所引起的特定误差。此外，如本文中所使用，术语“约”通常意指在给定值或范围的10％、5％、1％或0.5％内。替代地，在由所属领域的技术人员进行考虑时，术语“约”意指在可接受平均值标准误差内。除了在操作/工作实例中之外，或除非另外明确规定，否则所有数值范围、量、值及百分比(例如针对材料数量、持续时间、温度、操作条件、量的比率及本文中所揭露的其类似物)应被理解为在所有实例中均由术语“约”修饰。因此，除非指示相反情形，否则本揭露及所附权利要求书中所陈述的数值参数为可按需要而变化的近似值。最低限度地，每一数值参数应至少鉴于所报告有效数字的数目且通过应用普通舍入技术而解释。范围可在本文中表达为从一个端点到另一端点或介于两个端点之间。本文中所揭露的所有范围均包含端点，除非另外规定。

在CMOS结构中的嵌入式磁阻随机存取存储器(MRAM)单元已持续地发展。具有嵌入式MRAM单元的半导体电路包含MRAM单元区域及与MRAM单元区域分离的逻辑区域。举例来说，MRAM单元区域可位于前述半导体电路的中心处而逻辑区域可位于半导体电路的外围处。注意，先前陈述并不打算为限制性的。关于MRAM单元区域及逻辑区域的其它布置涵盖于本揭露的预期范围内。

在MRAM单元区域中，晶体管结构可放置于MRAM结构下方。在一些实施例中，MRAM单元嵌入于在后段(BEOL)操作中制备的金属层中。举例来说，在一些实施例中，MRAM单元区域及逻辑区域中的晶体管结构放置于在前段操作中制备的共同半导体衬底中且在前述两个区域中为基本上相同的。MRAM单元可嵌入于金属层的任何位置中(举例来说，在平行于半导体衬底的表面而水平分布的邻近金属线层之间)。举例来说，嵌入式MRAM可位于MRAM单元区域中的第4金属线层与第5金属线层之间。水平移位到逻辑区域，第4金属线层通过第4金属通路而连接到第5金属线层。换句话说，将MRAM单元区域及逻辑区域考虑在内，嵌入式MRAM占据第5金属线层及第4金属通路的至少一部分的厚度。本文中针对金属线层所提供的数字并非限制性的。一般来说，所属领域的技术人员可理解，MRAM位于第N金属线层与第(N+1)金属线层之间，其中N为大于或等于1的整数。

嵌入式MRAM包含由铁磁性材料构成的磁性隧穿结(MTJ)。底部电极及顶部电极电耦合到MTJ以用于讯号/偏置输送。在先前所提供实例之后，底部电极进一步连接到第N金属线层，而顶部电极进一步连接到第(N+1)金属线层。

本揭露提供MTJ的电极。在一些实施例中，所述电极为底部电极。底部电极为无缝的且具有将与MTJ的底部表面接触的基本平坦表面。换句话说，MTJ与底部电极之间的界面为基本平坦的。另外，底部电极的顶部表面包含单个材料。当观看底部电极的剖面时，梯形形状展示于底部电极通路(BEVA)的上部部分处，且两个层放置于BEVA中。两个层中的底部层形成BEVA的下部部分，且底部层不延伸到底部电极的顶部表面。两个层中的上部层完全覆盖底部层且形成BEVA的上部部分。请注意，虽然本揭露中所图解说明的实施例涉及MRAM单元，但新颖BEVA结构还可适用于其它类型RAM单元，例如相变RAM(PCRAM)及导电桥RAM(CBRAM)。

图1到21是根据本揭露的一些实施例的在各种阶段处制作的MRAM单元区域结构的剖面。在图1中，提供预定MRAM单元区域100A。在一些实施例中，在半导体衬底(图1中未展示)中预形成晶体管结构。集成电路装置可经历进一步CMOS或MOS技术处理以形成此项技术中已知的各种构件。举例来说，还可形成一或多个接点插头(例如硅化物区域)。接点构件可耦合到源极及漏极。接点构件包含硅化物材料，例如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其它适合导电材料及/或其组合。在一实例中，通过自对准硅化物(salicide，self-aligned silicide)工艺而形成接点构件。

在晶体管结构上方的电介质层135中图案化第N金属线121'。在一些实施例中，第N金属线121'可由电镀操作形成，其中Cu晶种层沉积于经图案化电介质层135上方。在其它实施例中，第N金属线121'可通过多种技术而形成，例如无电式电镀、高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。执行平面化操作以暴露第N金属线121'的顶部表面及电介质层135的顶部表面。

在图2中，以包含第一碳化硅(SiC)层141、正硅酸四乙酯(TEOS)/富硅氧化物(SRO)层142及第二SiC层143的堆叠层形式的电介质层140在MRAM单元区域100A中毯覆沉积于第N金属线121'的顶部表面及电介质层135的顶部表面上方。电介质层140可通过多种技术而形成，例如化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅镀及物理气相沉积(PVD)、热生长等等。

在图3中，通过光刻工艺而在堆叠层上方图案化光致抗蚀剂层(未展示)以暴露MTJ结构的底部电极区域。如图3中所展示，通过适合干法蚀刻操作而在电介质层140中形成底部电极通路(BEVA)孔131'。在一些实施例中，当前操作中的干法蚀刻包含采用含氟气体的反应性离子蚀刻(RIE)。在一些实施例中，当前干法蚀刻操作可为常规CMOS技术的用以在金属结构中形成通路沟槽的任何适合电介质蚀刻。如图3中可见，BEVA孔131'具有楔形结构，其具有与电介质层135的平面基底成约40度到约60度的楔角。以此方式，梯形形状展示于BEVA孔131'的上部部分处。楔形结构帮助松弛BEVA孔131'的临界尺寸。楔形结构有利于后续BEVA填充操作。

在图4中，扩散势垒层161在MRAM单元区域100A中毯覆沉积于电介质层140及BEVA孔131'上方。在一些实施例中，扩散势垒层161可由金属氮化物材料(举例来说，氮化钽(TaN))构成。在一个实施例中，扩散势垒层161的形成包含物理气相沉积(PVD)或其它适合技术。在一些实施例中，扩散势垒层161的厚度为BEVA孔131'的深度的约一半(举例来说，在约200埃到约500埃的范围内)。

随后，将具有流动性的材料(例如以液体或凝胶形式的材料)供应到扩散势垒层161上以便形成具有流动性的膜162(下文中简单地称为可流动膜)，如图5中所展示。所述膜还填充BEVA孔131'的延伸到势垒层161中的剩余空白空间132'。接着，在约80摄氏度到约200摄氏度下执行退火或烘焙操作以便使包含于在扩散势垒层161上形成的可流动膜162中的溶剂的一部分或大部分蒸发。退火通常指定为预烘焙，且预烘焙的温度可经设定使得可流动膜162的流动性可在随后执行的转移工艺中得以保持。具体来说，可根据用于供应具有流动性的材料的溶剂的特性(例如沸点)来设定所述温度，且可在一些情形中省略预烘焙。

举例来说，可流动膜162可为底部抗反射涂层(BARC)、有机膜、无机膜、有机-无机膜(有机-无机混合膜)、通过用光辐照而固化的光固性树脂膜、光敏树脂膜(例如抗蚀剂膜)、其中具有大量孔隙(其具有大约1nm到10nm的直径)的多孔膜等等。

用于形成可流动膜162的方法可为旋涂方法、微观喷涂方法、旋转辊方法等等，取决于所采用方法而以不同方式调整可流动膜162的厚度，且可通过选择用于形成可流动膜162的方法而调整膜厚度。

在图6中，执行可流动膜主蚀刻操作以均匀且水平地蚀刻掉可流动膜162直到暴露扩散势垒层161为止。用于可流动膜主蚀刻操作中的蚀刻气体包含一或多种氟碳气体，例如CF₄、C₂F₆、C₂F₈、C₃F₈、C₄F₁₀、C₄F₈、CHF₃等，其中较通常使用CF₄或CF₄/CHF₃组合。可流动膜主蚀刻操作中的蚀刻气体可进一步包含惰性气体，例如氦、氩、氖、氙及氪，其中较通常使用氩。如图6中可见，可流动膜主蚀刻操作蚀刻掉可流动膜162在扩散势垒层161的顶部上的全部或大部分，只有在BEVA孔131'的剩余空白空间132'中的可流动膜除外。在一些实施例中，可流动膜主蚀刻操作在预定时间周期之后终止。在一些实施例中，可流动膜主蚀刻操作通过常规光学端点测量技术而终止。在此实施例中，剩余可流动膜162被有意地留在剩余空白空间132'中且为用以移除扩散势垒层161的一部分的后续蚀刻操作提供硬掩模。

在图7中，使用扩散势垒层蚀刻操作来移除扩散势垒层161的在剩余空白空间132'中所剩余的一部分。在此实施例中，采用选择性蚀刻操作来以比剩余可流动膜162快的速率移除扩散势垒层161。在一些实施例中，扩散势垒层161包含TaN，且使用具有高TaN蚀刻选择性的等离子体蚀刻操作。在一些实施例中，可采用具有蚀刻选择性的其它适合蚀刻操作(举例来说，干法蚀刻操作)。蚀刻经控制以在其中经暴露扩散势垒层161的表面与在BEVA孔131'中被剩余可流动膜162覆盖的底部扩散势垒层161的水平面大约齐平的点处停止。在一些实施例中，扩散势垒层蚀刻操作在预定时间周期之后终止。

取决于扩散势垒层161及可流动膜162的材料，使用适合蚀刻气体及蚀刻条件来提供扩散势垒层161的比可流动膜162的蚀刻速率快得多的充足蚀刻速率。如图7中可见，当扩散势垒层蚀刻操作完成时，仍剩余可流动膜162的一部分。

在图8中，采用选择性蚀刻操作来移除剩余的可流动膜162。在一些实施例中，在可流动膜162包含BARC的情况下，主要蚀刻气体通过等离子体激发而产生用作主要蚀刻剂种类的自由基或离子。举例来说，可将产生氧自由基的氧气(O₂)用作BARC蚀刻中的主要蚀刻气体。

在图9中，第一电极材料沉积131A经进行以毯覆形成于扩散势垒层161及电介质层140上方。在一些实施例中，第一电极材料沉积131A可用于底部电极中，如图9中所图解说明。在其它实施例中，可使用本文中的所揭露方法来获得需要平坦表面的电极。第一经沉积底部电极材料131A可通过多种技术而形成，例如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。在一些实施例中，第一经沉积底部电极材料131A由金属氮化物(例如氮化钛(TiN))构成。由于BEVA孔131'的楔形结构及BEVA孔131'的底部中的扩散势垒层161的存在，因此松弛BEVA孔131'的剩余空白空间133'(展示于图8中)的临界尺寸(CD)。替代地陈述，与不具有楔形结构且不具有放置于其底部处的厚扩散势垒层161的BEVA孔相比，BEVA孔131'的纵横比减小。前述结构有利于到剩余空白空间133'中的后续无缝沉积。

在图10中，第一经沉积底部电极材料131A接着经平面化以与电介质层140的顶部表面相齐。在此实施例中，当平面化第一经沉积底部电极材料131A时，也移除第二SiC层143且电介质层140的顶部表面展示SRO层142。在一些实施例中，还移除SRO层142的一部分。在此实施例中，平面化操作包含化学机械抛光(CMP)。在一些实施例中，当第一经沉积底部电极材料131A剩余从约100埃到约300埃的厚度时，CMP终止。由于BEVA的顶部表面仅包含第一经沉积底部电极材料131A，因此在本揭露中不存在对于不同材料的抛光速率的差异。在其中势垒扩散层161以衬层形式放置于BEVA孔131'的底部及侧壁上方的常规BEVA中，则抛光速率在势垒扩散层161与底部电极材料之间可为不同的。因此，BEVA的不均匀顶部表面尤其在后续形态敏感MTJ堆叠形成中再现各种问题。通过采用本文中所揭露的电极结构，可避免由CMP抛光速率差异诱发的顶部表面的不均匀性。如图10中所展示，扩散势垒层161及第一电极材料沉积131A与电介质层140横向地接触。扩散势垒层161的顶部表面低于电介质层140的顶部表面。在一些实施例中，第一电极材料沉积131A及扩散势垒层161由不同材料构成，使得可在BEVA孔131'内观察到其间的界面(即，所述界面低于电介质层140的顶部表面)。

在图11中，第二底部电极材料沉积131B毯覆形成于第一经沉积底部电极材料131A及电介质层140上方。第二经沉积底部电极材料131B可通过多种技术而形成，例如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。第二经沉积底部电极材料131B接着经薄化到预定厚度T3，如图12中所图解说明。在一些实施例中，回蚀操作包含CMP。在一些实施例中，第二经沉积底部电极材料131B由金属氮化物(例如TiN)构成。

在图13中，MTJ 135以多个材料堆叠形式沉积于底部电极131B上方。在一些实施例中，MTJ 135具有从约150埃到约250埃的厚度。MTJ 135可通过多种技术而形成，例如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。在一些实施例中，MTJ 135可包含铁磁性层、间隔件及封盖层。封盖层形成于铁磁性层上。铁磁性层中的每一者可包含铁磁性材料，所述铁磁性材料可为金属或金属合金(举例来说，Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi等等)。间隔件可包含非铁磁性金属(举例来说，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru等等)。另一间隔件还可包含绝缘体(举例来说，Al₂O₃、MgO、TaO、RuO等等)。封盖层可包含非铁磁性材料，所述非铁磁性材料可为金属或绝缘体(举例来说，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al₂O₃、MgO、TaO、RuO等等)。封盖层可减小其相关联MRAM单元的写入电流。铁磁性层可用作自由层，所述自由层的磁极性或磁性定向可在其相关联MRAM单元的写入操作期间改变。铁磁性层及间隔件可用作固定或钉扎层，所述固定或钉扎层的磁性定向可在其相关联MRAM单元的操作期间不改变。根据其它实施例，预期MTJ 135可包含反铁磁性层。在MTJ 135的形成之后，顶部电极层133沉积于MTJ 135上方。顶部电极层133可通过多种技术而形成，例如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。在一些实施例中，顶部电极层133由TiN构成。

在图14中，掩模层(未展示)形成于顶部电极133上方以用于随后MTJ结构形成。掩模层可具有多层结构，所述多层结构可包含(举例来说)氧化物层、高级图案化膜(APF)层及氧化物层。氧化物层、APF层及氧化物层中的每一者可通过多种技术而形成，例如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。在一些实施例中，掩模层经配置以图案化MTJ 135、顶部电极133及第二经沉积底部电极131B。举例来说，根据所要MTJ直径而确定掩蔽区域的宽度。在一些实施例中，MTJ 135及顶部电极133通过RIE而形成为具有梯形形状(从剖面观看)。如图14中所展示，第一电极材料沉积131A将扩散势垒层161与第二电极材料沉积131B间隔开。换句话说，扩散势垒层161与第二电极材料沉积131B不以任何形式接触。

在图15中，保护层127保形地形成于MTJ 135及顶部电极133上方。在一些实施例中，保护层127拥有从约50埃到约300埃的厚度。注意，MTJ 135的侧壁及第二经沉积底部电极131B的侧壁由保护层127环绕以防止氧化或其它污染。随后，电介质层129(例如TEOS层)保形地沉积于保护层127上方。在一些实施例中，将根据电介质层129的顶部表面相对于顶部电极133的顶部表面的水平面而确定电介质层129的厚度。在图16中，对电介质层129执行平面化操作，使得电介质层129的顶部表面跨越MRAM单元区域100A为基本上平坦的。如图16中所展示，在平面化操作之后，顶部电极133的顶部表面从电介质层129暴露。注意，顶部电极133的顶部表面应由TiN构成，无论所述顶部电极是单个材料层还是复合材料层。

在图17中，形成电介质层低介电系数层复合物180以覆盖MRAM单元区域100A。在图18中，执行回蚀操作以用于随后在MRAM单元区域100A中的沟槽形成。在图19中，在经平面化电介质表面上方图案化光致抗蚀剂(未展示)以形成金属线及金属通路的沟槽。举例来说，在MRAM单元区域100A中，第(N+1)金属线沟槽123A形成于MTJ结构130上方，从而暴露MTJ结构130的顶部电极133的顶部表面。如果顶部电极133由具有高氧化速率的材料(例如TaN)构成，那么可在顶部电极133的顶部表面上观察到相当厚氧化物层，这是因为所述顶部表面在金属线沟槽123A的形成之后被暴露。按惯例，使用氧化物轰击操作来移除氧化物层。如果顶部电极133由具有低氧化速率的材料(例如TiN)构成，那么可在顶部电极133的顶部表面上观察到极少或甚至无氧化物层。就此来说，不需要氧化物轰击操作来移除此氧化物层且可保持第N金属通路沟槽及第(N+1)金属线沟槽123B的侧壁/底部完整性。

在图20及图21中，导电金属通过(举例来说)常规双镶嵌操作而填充金属线沟槽/金属通路沟槽(下文中“沟槽”)。通过电镀操作而用导电材料填充经图案化沟槽，且使用化学机械抛光(CMP)操作、蚀刻操作或其组合来从表面移除导电材料的过量部分。下文提供电镀沟槽的细节。第(N+1)金属线123'可由W形成，且更优选地由铜(Cu)形成，包含AlCu(共同地，Cu)。在一个实施例中，使用镶嵌操作(其为所属领域的技术人员所熟悉的)来形成第(N+1)金属线123'。首先，穿过低介电系数层蚀刻沟槽。此工艺可由等离子体蚀刻操作(例如电感耦合等离子体(ICP)蚀刻)来执行。接着可在沟槽侧壁上沉积电介质衬层(未展示)。在实施例中，衬层材料可包含可通过等离子体沉积工艺(例如物理气相沉积(PVD)或化学气相沉积(CVD)，包含等离子体增强化学气相沉积(PECVD))而形成的氧化硅(SiO_x)或氮化硅(SiN_x)。接下来，在沟槽中镀覆Cu晶种层。注意，Cu晶种层可镀覆于顶部电极133的顶部表面上方。接着在沟槽中沉积铜层，后续接着(例如通过化学机械抛光(CMP))将铜层向下平面化到低介电系数层的顶部表面。经暴露铜表面可与电介质层为共面的。

后续处理可进一步包含在衬底上方形成经配置以连接集成电路装置的各种构件或结构的各种接点/通路/线及多层互连构件(例如，金属层及层间电介质)。额外构件可提供与包含所形成金属栅极结构的装置的电互连。举例来说，多层互连包含垂直互连件(例如常规通路或接点)及水平互连件(例如金属线)。各种互连构件可实施各种导电材料(包含铜、钨及/或硅化物)。在一个实例中，使用镶嵌及/或双镶嵌工艺来形成铜相关多层互连结构。

本揭露的一些实施例提供一种半导体结构，其包含：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一电极材料沉积，其位于所述扩散势垒层上方；第二电极材料沉积，其位于所述第一电极材料沉积上方；磁性隧穿结(MTJ)层，其位于所述第二电极材料沉积上方；顶部电极，其位于所述MTJ层上方；及第(N+1)金属层，其位于所述顶部电极上方；其中所述扩散势垒层及所述第一电极材料沉积与电介质层横向地接触，所述第一电极材料沉积将所述扩散势垒层与所述第二电极材料沉积间隔开，且N为大于或等于1的整数。

前述内容概述数个实施例的构件，使得所属领域的技术人员可较好地理解本揭露的方面。所属领域的技术人员应了解，其可容易地使用本揭露作为设计或修改用于实施与本文中介绍的实施例相同的目的及/或实现与所述实施例相同的优点的其它工艺及结构的基础。所属领域的技术人员还应认识到，此类等效构造并不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下在本文中做出各种改变、替换及更改。

Claims

1.一种半导体结构，其包括：

第N金属层；

扩散势垒层，其位于所述第N金属层上方；

第一电极材料沉积，其位于所述扩散势垒层上方；

第二电极材料沉积，其位于所述第一电极材料沉积上方；

磁性隧穿结MTJ层，其位于所述第二电极材料沉积上方；

顶部电极，其位于所述MTJ层上方；及

第(N+1)金属层，其位于所述顶部电极上方；

其中所述扩散势垒层及所述第一电极材料沉积与电介质层横向地接触，所述第一电极材料沉积将所述扩散势垒层与所述第二电极材料沉积间隔开，且N为大于或等于1的整数。