TWI702639B - 半導體結構、電極結構以及相關製造方法 - Google Patents

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宋福庭
張耀文
劉世昌
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Abstract

一種半導體結構包含：第N金屬層；擴散阻障層，其位於該第N金屬層上方；第一底部電極材料沈積，其位於該擴散阻障層上方；第二底部電極材料沈積，其位於該第一底部電極材料沈積上方；磁性穿隧接面(MTJ)層，其位於該第二底部電極材料沈積上方；頂部電極，其位於該MTJ層上方；及第(N+1)金屬層，其位於該頂部電極上方；其中該擴散阻障層及該第一底部電極材料沈積與介電層橫向地接觸，該第一底部電極材料沈積將該擴散阻障層與該第二底部電極材料沈積間隔開，且N係大於或等於1之整數。亦揭露相關聯電極結構及方法。

Description

半導體結構、電極結構以及相關製造方法
本揭露所屬技術領域係相關於半導體，尤指一種半導體結構、電極結構以及相關製造方法。
半導體用於積體電路中以用於電子應用，包含無線電、電視、行動電話及個人計算裝置。一種類型之眾所周知之半導體裝置係半導體儲存裝置，諸如動態隨機存取記憶體(DRAM)或快閃記憶體，該DRAM及該快閃記憶體兩者皆使用電荷來儲存資訊。
半導體記憶體裝置之較新發展涉及將半導體技術與磁性材料及裝置組合之自旋電子學。使用電子之自旋極化而非電子之電荷來指示狀態「1」或「0」。一種此自旋電子裝置係自旋轉矩轉移(STT)磁性穿隧接面(MTJ)裝置。
MTJ裝置包含自由層、穿隧層及釘紮層。自由層之磁化方向可藉由透過穿隧層施加電流而反向，此致使自由層內之所注入極化電子對自由層之磁化施加所謂的自旋轉矩。釘紮層具有固定磁化方向。當電流沿自自由層至釘紮層之方向流動時，電子沿反向方向流動(亦即，自釘紮層至自由層)。在電子通過釘紮層、流動穿過穿隧層且然後流動至自由層中並在該 自由層中累積之後，該等電子極化為與釘紮層相同之磁化方向。最終，自由層之磁化平行於釘紮層之磁化，且MTJ裝置將處於低電阻狀態。由電流引起之電子注入稱為主要注入。
當施加自釘紮層流動至自由層之電流時，電子沿自自由層至釘紮層之方向流動。具有與釘紮層之磁化方向相同之極化之電子能夠流動穿過穿隧層且流動至釘紮層中。相反地，具有與釘紮層之磁化不同之極化之電子將由釘紮層反射(阻擋)且將在自由層中累積。最終，自由層之磁化反平行於釘紮層之磁化，且MTJ裝置將處於高電阻狀態。由電流引起之各別電子注入稱為次要注入。
依據本揭露的實施例，提出一種半導體結構，包括：第N金屬層；擴散阻障層，其位於該第N金屬層上方；第一電極材料沈積，其位於該擴散阻障層上方；第二電極材料沈積，其位於該第一電極材料沈積上方；磁性穿隧接面(MTJ)層，其位於該第二電極材料沈積上方；頂部電極，其位於該MTJ層上方；及第(N+1)金屬層，其位於該頂部電極上方；其中該擴散阻障層及該第一電極材料沈積與介電層橫向地接觸，該第一電極材料沈積將該擴散阻障層與該第二電極材料沈積間隔開，且N係大於或等於1之整數。
100A:預定磁阻隨機存取記憶體單元區域/磁阻隨機存取記憶體單元區域
121':第N金屬線
123':第(N+1)金屬線
123A:第(N+1)金屬線溝槽/金屬線溝槽
127:保護層
129:介電層
130:MTJ結構
131':底部電極通路孔
131A:第一電極材料沈積/第一經沈積底部電極材料
131B:第二底部電極材料沈積/第二經沈積底部電極材料/底部電極/第二經沈積底部電極/第二電極材料沈積
132':剩餘空白空間
133:頂部電極層/頂部電極
133':剩餘空白空間
135:介電層/經圖案化介電層/磁性穿隧接面
140:介電層
141:第一碳化矽層
142:正矽酸四乙酯/富矽氧化物層
143:第二碳化矽層
161:擴散阻障層/阻障層
162:膜/可流動膜/剩餘可流動膜
180:介電層(低介電係數層)複合物
T3:預定厚度
依據與附圖一起閱讀之以下詳細說明來最佳地理解本揭露之態樣。應注意，根據工業中之標準實踐，各種構件未按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。
圖1至圖21係根據本揭露之某些實施例之在各種階段處製作之半導體結構之剖面。
以下揭露提供用於實施本揭露之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並非意欲為限制性的。舉例而言，在以下說明中第一構件在第二構件上方或該第二構件上製造可包含其中第一構件與第二構件直接接觸地製造之實施例，且亦可包含其中額外構件可製造於第一構件與第二構件之間使得第一構件與第二構件徵可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且並非本質上指示所論述之各種實施例及/或組態之間的關係。
此外，可在本文中為易於闡述而使用空間相對術語(諸如「下面」、「下方」、「下部」、「上面」、「上部」及諸如此類)來闡述一個元件或構件與另一元件或構件之關係，如各圖中所圖解說明。該等空間相對術語意欲囊括在使用或操作中之裝置之除圖中所繪示之定向之外的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)且可因此同樣地理解本文中所使用之空間相對描述語。
儘管陳述本揭露之寬廣範圍之數值範圍及參數為近似值，但在特定實例中陳述之數值儘可能精確地報告。然而，任何數值固有地含有必然由各別測試量測中存在之標準偏差所引起之特定誤差。而且，如本文中所使用，術語「約」通常意指在給定值或範圍之10%、5%、1%或0.5%內。替代地，在由熟習此項技術者考量時，術語「約」意指在可接受平均值標準誤差內。除了在操作/工作實例中之外，或除非另外明確規定，否則所有數值範圍、量、值及百分比(諸如針對材料數量、持續時間、溫度、操作條件、量之比率及本文中所揭露之其類似物)應被理解為在所有例項中 皆由術語「約」修飾。因此，除非指示相反情形，否則本揭露及隨附申請專利範圍中所陳述之數值參數係可按需要而變化之近似值。最低限度地，每一數值參數應至少鑒於所報告有效數字之數目且藉由應用普通拾入技術而解釋。範圍可在本文中表達為自一個端點至另一端點或介於兩個端點之間。本文中所揭露之所有範圍皆包含端點，除非另外規定。
在CMOS結構中之嵌入式磁阻隨機存取記憶體(MRAM)單元已持續地發展。具有嵌入式MRAM單元之半導體電路包含MRAM單元區域及與MRAM單元區域分離之邏輯區域。舉例而言，MRAM單元區域可位於前述半導體電路之中心處，而邏輯區域可位於半導體電路之周邊處。注意，先前陳述並非意欲為限制性的。關於MRAM單元區域及邏輯區域之其他配置涵蓋於本揭露之預期範疇內。
在MRAM單元區域中，電晶體結構可放置於MRAM結構下方。在某些實施例中，MRAM單元嵌入於在後段製程(BEOL)操作中製備之金屬層中。舉例而言，在某些實施例中，MRAM單元區域及邏輯區域中之電晶體結構放置於在前段製程操作中製備之共同半導體基板中且在前述兩個區域中為實質上相同。MRAM單元可嵌入於金屬層之任何位置中(舉例而言，在平行於半導體基板之表面而水平分佈之毗鄰金屬線層之間)。舉例而言，嵌入式MRAM可位於MRAM單元區域中之第4金屬線層與第5金屬線層之間。水平移位至邏輯區域，第4金屬線層透過第4金屬通路而連接至第5金屬線層。換言之，將MRAM單元區域及邏輯區域考量在內，嵌入式MRAM佔據第5金屬線層及第4金屬通路之至少一部分之厚度。本文中針對金屬線層所提供之數字並非限制性的。一般而言，熟習此項技術者可理解，MRAM位於第N金屬線層與第(N+1)金屬線層之間，其中N係大於或 等於1之整數。
嵌入式MRAM包含由鐵磁性材料構成之磁性穿隧接面(MTJ)。底部電極及頂部電極電耦合至MTJ以用於訊號/偏壓輸送。在先前所提供實例之後，底部電極進一步連接至第N金屬線層，而頂部電極進一步連接至第(N+1)金屬線層。
本揭露提供MTJ之電極。在某些實施例中，該電極係底部電極。底部電極係無縫的且具有將與MTJ之底部表面接觸之實質平坦表面。換言之，MTJ與底部電極之間的界面為實質平坦的。另外，底部電極之頂部表面包含單個材料。當觀看底部電極之剖面時，梯形形狀展示於底部電極通路(BEVA)之上部部分處，且兩個層放置於BEVA中。兩個層中之底部層製造BEVA之下部部分，且底部層不延伸至底部電極之頂部表面。兩個層中之上部層完全覆蓋底部層且製造BEVA之上部部分。請注意，雖然本揭露中所圖解說明之實施例係關於MRAM單元，但新穎BEVA結構亦可適用於其他類型RAM單元，諸如相變RAM(PCRAM)及導電橋RAM(CBRAM)。
圖1至圖21係根據本揭露之某些實施例之在各種階段處製作之MRAM單元區域結構之剖面。在圖1中，提供預定MRAM單元區域100A。在某些實施例中，在半導體基板(圖1中未展示)中預製造電晶體結構。積體電路裝置可經歷進一步CMOS或MOS技術處理以製造此項技術中已知之各種構件。舉例而言，亦可製造一或多個接點插頭(諸如矽化物區域)。接點構件可耦合至源極及汲極。接點構件包含矽化物材料，諸如矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、其他適合導電材料及/或其組合。在一實例中，藉由自對準矽化物(salicide， self-aligned silicide)製程而製造接點構件。
在電晶體結構上方之介電層135中圖案化第N金屬線121'。在某些實施例中，第N金屬線121'可由電鍍操作製造，其中Cu晶種層沈積於經圖案化介電層135上方。在其他實施例中，第N金屬線121'可藉由多種技術而製造，例如無電式電鍍、高密度離子化金屬電漿(IMP)沈積、高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強化學氣相沈積(PECVD)及諸如此類。執行平坦化操作以暴露第N金屬線121'之頂部表面及介電層135之頂部表面。
在圖2中，以包含第一碳化矽(SiC)層141、正矽酸四乙酯(TEOS)/富矽氧化物(SRO)層142及第二SiC層143之堆疊層形式之介電層140在MRAM單元區域100A中毯覆沈積於第N金屬線121'之頂部表面及介電層135之頂部表面上方。介電層140可藉由多種技術而製造，例如化學氣相沈積(CVD)、低壓CVD(LPCVD)、電漿增強CVD(PECVD)、濺鍍及物理氣相沈積(PVD)、熱生長及諸如此類。
在圖3中，藉由微影製程而在堆疊層上方圖案化光阻劑層(未展示)以暴露MTJ結構之底部電極區域。如圖3中所展示，藉由適合乾式蝕刻操作而在介電層140中製造底部電極通路(BEVA)孔131'。在某些實施例中，當前操作中之乾式蝕刻包含採用含氟氣體之反應性離子蝕刻(RIE)。在某些實施例中，當前乾式蝕刻操作可為習用CMOS技術之用以在金屬結構中製造通路溝槽之任何適合介電質蝕刻。如圖3中可見，BEVA孔131'具有楔形結構，其具有與介電層135之平坦基底成約40度至約60度之楔角。以此方式，梯形形狀展示於BEVA孔131'之上部部分處。楔形結構幫助鬆弛 BEVA孔131'之臨界尺寸。楔形結構有利於後續BEVA填充操作。
在圖4中，擴散阻障層161在MRAM單元區域100A中毯覆沈積於介電層140及BEVA孔131'上方。在某些實施例中，擴散阻障層161可由金屬氮化物材料(舉例而言，氮化鉭(TaN))構成。在一個實施例中，擴散阻障層161之製造包含物理氣相沈積(PVD)或其他適合技術。在某些實施例中，擴散阻障層161之厚度係BEVA孔131'之深度之約一半(舉例而言，在約200埃至約500埃之範圍內)。
隨後，將具有流動性之材料(諸如以液體或凝膠形式之材料)供應至擴散阻障層161上以便製造具有流動性之膜162(下文中簡單地稱為可流動膜)，如圖5中所展示。該膜亦填充BEVA孔131'之延伸至阻障層161中之剩餘空白空間132'。然後，在約攝氏80度至約攝氏200度下執行退火或烘焙操作以便使包含於在擴散阻障層161上製造之可流動膜162中之溶劑之一部分或大部分蒸發。退火通常指定為預烘焙，且預烘焙之溫度可經設定使得可流動膜162之流動性可在隨後執行之轉移製程中得以保持。具體而言，可根據用於供應具有流動性之材料之溶劑之特性(例如沸點)來設定該溫度，且可在某些情形中省略預烘焙。
舉例而言，可流動膜162可為底部抗反射塗層(BARC)、有機膜、無機膜、有機-無機膜(有機-無機混合膜)、透過用光輻照而固化之光固性樹脂膜、光敏樹脂膜(諸如抗蝕劑膜)、其中具有大量孔隙(其具有大約1nm至10nm之直徑)之多孔膜或諸如此類。
用於製造可流動膜162之方法可為旋塗方法、微觀噴塗方法、旋轉輥方法或諸如此類，取決於所採用方法而以不同方式調整可流動膜162之厚度，且可藉由選擇用於製造可流動膜162之方法而調整膜厚度。
在圖6中，執行可流動膜主蝕刻操作以均勻且水平地蝕刻掉可流動膜162直至暴露擴散阻障層161為止。用於可流動膜主蝕刻操作中之蝕刻氣體包含一或多種氟碳氣體，諸如CF4、C2F6、C2F8、C3F8、C4F10、C4F8、CHF3等，其中較通常使用CF4或CF4/CHF3組合。可流動膜主蝕刻操作中之蝕刻氣體可進一步包含惰性氣體，諸如氦、氬、氖、氙及氪，其中較通常使用氬。如圖6中可見，可流動膜主蝕刻操作蝕刻掉可流動膜162在擴散阻障層161之頂部上之全部或大部分，惟在BEVA孔131'之剩餘空白空間132'中之可流動膜除外。在某些實施例中，可流動膜主蝕刻操作在預定時間週期之後終止。在某些實施例中，可流動膜主蝕刻操作藉由習用光學端點量測技術而終止。在此實施例中，剩餘可流動膜162被有意地留在剩餘空白空間132'中且為用以移除擴散阻障層161之一部分之後續蝕刻操作提供硬遮罩。
在圖7中，使用擴散阻障層蝕刻操作來移除擴散阻障層161之在剩餘空白空間132'中所剩餘之一部分。在此實施例中，採用選擇性蝕刻操作來以比剩餘可流動膜162快之速率移除擴散阻障層161。在某些實施例中，擴散阻障層161包含TaN，且使用具有高TaN蝕刻選擇性之電漿蝕刻操作。在某些實施例中，可採用具有蝕刻選擇性之其他適合蝕刻操作(舉例而言，乾式蝕刻操作)。蝕刻經控制以在其中經暴露擴散阻障層161之表面與在BEVA孔131'中被剩餘可流動膜162覆蓋之底部擴散阻障層161之水平面大約齊平之點處停止。在某些實施例中，擴散阻障層蝕刻操作在預定時間週期之後終止。
取決於擴散阻障層161及可流動膜162之材料，使用適合蝕刻氣體及蝕刻條件來提供擴散阻障層161之比可流動膜162之蝕刻速率快得多之充 足蝕刻速率。如圖7中可見，當擴散阻障層蝕刻操作完成時，仍剩餘可流動膜162之一部分。
在圖8中，採用選擇性蝕刻操作來移除剩餘之可流動膜162。在某些實施例中，在可流動膜162包含BARC之情況下，主要蝕刻氣體藉由電漿激發而產生用作主要蝕刻劑種類之自由基或離子。舉例而言，可將產生氧自由基之氧氣(O2)用作BARC蝕刻中之主要蝕刻氣體。
在圖9中，第一電極材料沈積131A經進行以毯覆製造於擴散阻障層161及介電層140上方。在某些實施例中，第一電極材料沈積131A可用於底部電極中，如圖9中所圖解說明。在其他實施例中，可使用本文中之所揭露方法來獲得需要平坦表面之電極。第一經沈積底部電極材料131A可藉由多種技術而製造，例如高密度離子化金屬電漿(IMP)沈積、高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強化學氣相沈積(PECVD)及諸如此類。在某些實施例中，第一經沈積底部電極材料131A由金屬氮化物(諸如氮化鈦(TiN))構成。由於BEVA孔131'之楔形結構及BEVA孔131'之底部中之擴散阻障層161之存在，因此鬆弛BEVA孔131'之剩餘空白空間133'(展示於圖8中)之臨界尺寸(CD)。替代地陳述，與不具有楔形結構且不具有放置於其底部處之厚擴散阻障層161之BEVA孔相比，BEVA孔131'之縱橫比減小。前述結構有利於至剩餘空白空間133'中之後續無縫沈積。
在圖10中，第一經沈積底部電極材料131A然後經平坦化以與介電層140之頂部表面相齊。在此實施例中，當平坦化第一經沈積底部電極材料131A時，亦移除第二SiC層143且介電層140之頂部表面展示SRO層142。 在某些實施例中，亦移除SRO層142之一部分。在此實施例中，平坦化操作包含化學機械拋光(CMP)。在某些實施例中，當第一經沈積底部電極材料131A剩餘自約100埃至約300埃之厚度時，CMP終止。由於BEVA之頂部表面僅包含第一經沈積底部電極材料131A，因此在本揭露中不存在對於不同材料之拋光速率之差異。在其中阻障擴散層161以襯層形式放置於BEVA孔131'之底部及側壁上方之習用BEVA中，則拋光速率在阻障擴散層161與底部電極材料之間可為不同的。因此，BEVA之不均勻頂部表面尤其在後續形態敏感MTJ堆疊製造中再現各種問題。藉由採用本文中所揭露之電極結構，可避免由CMP拋光速率差異誘發之頂部表面之不均勻性。如圖10中所展示，擴散阻障層161及第一電極材料沈積131A與介電層140橫向地接觸。擴散阻障層161之頂部表面低於介電層140之頂部表面。在某些實施例中，第一電極材料沈積131A及擴散阻障層161由不同材料構成，使得可在BEVA孔131'內觀察到其間之界面(亦即，該界面低於介電層140之頂部表面)。
在圖11中，第二底部電極材料沈積131B毯覆製造於第一經沈積底部電極材料131A及介電層140上方。第二經沈積底部電極材料131B可藉由多種技術而製造，例如高密度離子化金屬電漿(IMP)沈積、高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強化學氣相沈積(PECVD)及諸如此類。第二經沈積底部電極材料131B然後經薄化至預定厚度T3，如圖12中所圖解說明。在某些實施例中，回蝕操作包含CMP。在某些實施例中，第二經沈積底部電極材料131B由金屬氮化物(諸如TiN)構成。
在圖13中，MTJ 135以多個材料堆疊形式沈積於底部電極131B上 方。在某些實施例中，MTJ 135具有自約150埃至約250埃之厚度。MTJ 135可藉由多種技術而製造，例如高密度離子化金屬電漿(IMP)沈積、高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強化學氣相沈積(PECVD)及諸如此類。在某些實施例中，MTJ 135可包含鐵磁性層、間隔件及封蓋層。封蓋層製造於鐵磁性層上。鐵磁性層中之每一者可包含鐵磁性材料，該鐵磁性材料可為金屬或金屬合金(舉例而言，Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi或諸如此類)。間隔件可包含非鐵磁性金屬(舉例而言，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru或諸如此類)。另一間隔件亦可包含絕緣體(舉例而言，Al2O3、MgO、TaO、RuO或諸如此類)。封蓋層可包含非鐵磁性材料，該非鐵磁性材料可為金屬或絕緣體(舉例而言，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2O3、MgO、TaO、RuO或諸如此類)。封蓋層可減小其相關聯MRAM單元之寫入電流。鐵磁性層可用作自由層，該自由層之磁極性或磁性定向可在其相關聯MRAM單元之寫入操作期間改變。鐵磁性層及間隔件可用作固定或釘紮層，該固定或釘紮層之磁性定向可在其相關聯MRAM單元之操作期間不改變。根據其他實施例，預期MTJ 135可包含反鐵磁性層。在MTJ 135之製造之後，頂部電極層133沈積於MTJ 135上方。頂部電極層133可藉由多種技術而製造，例如高密度離子化金屬電漿(IMP)沈積、高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強化學氣相沈積(PECVD)及諸如此類。在某些實施例中，頂部電極層133由 TiN構成。
在圖14中，遮罩層(未展示)製造於頂部電極133上方以用於隨後MTJ結構製造。遮罩層可具有多層結構，該多層結構可包含(舉例而言)氧化物層、高級圖案化膜(APF)層及氧化物層。氧化物層、APF層及氧化物層中之每一者可藉由多種技術而製造，例如高密度離子化金屬電漿(IMP)沈積、高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強化學氣相沈積(PECVD)及諸如此類。在某些實施例中，遮罩層經組態以圖案化MTJ 135、頂部電極133及第二經沈積底部電極131B。舉例而言，根據所要MTJ直徑而確定遮蔽區域之寬度。在某些實施例中，MTJ 135及頂部電極133藉由RIE而製造為具有梯形形狀(自剖面觀看)。如圖14中所展示，第一電極材料沈積131A將擴散阻障層161與第二電極材料沈積131B間隔開。換言之，擴散阻障層161與第二電極材料沈積131B不以任何形式接觸。
在圖15中，保護層127保形地製造於MTJ 135及頂部電極133上方。在某些實施例中，保護層127擁有自約50埃至約300埃之厚度。注意，MTJ 135之側壁及第二經沈積底部電極131B之側壁由保護層127環繞以防止氧化或其他污染。隨後，介電層129(諸如TEOS層)保形地沈積於保護層127上方。在某些實施例中，將根據介電層129之頂部表面相對於頂部電極133之頂部表面之水平面而確定介電層129之厚度。在圖16中，對介電層129執行平坦化操作，使得介電層129之頂部表面跨越MRAM單元區域100A為實質上平坦的。如圖16中所展示，在平坦化操作之後，頂部電極133之頂部表面自介電層129暴露。注意，頂部電極133之頂部表面應由TiN構成，無論該頂部電極是單個材料層還是複合材料層。
在圖17中，製造介電層(低介電係數層)複合物180以覆蓋MRAM單元區域100A。在圖18中，執行回蝕操作以用於隨後在MRAM單元區域100A中之溝槽製造。在圖19中，在經平坦化介電質表面上方圖案化光阻劑(未展示)以製造金屬線及金屬通路之溝槽。舉例而言，在MRAM單元區域100A中，第(N+1)金屬線溝槽123A製造於MTJ結構130上方，從而暴露MTJ結構130之頂部電極133之頂部表面。若頂部電極133由具有高氧化速率之材料(諸如TaN)構成，則可在頂部電極133之頂部表面上觀察到相當厚氧化物層，此乃因該頂部表面在金屬線溝槽123A之製造之後被暴露。習用地，使用氧化物轟擊操作來移除氧化物層。若頂部電極133由具有低氧化速率之材料(諸如TiN)構成，則可在頂部電極133之頂部表面上觀察到極少或甚至無氧化物層。就此而言，不需要氧化物轟擊操作來移除此氧化物層且可保持第N金屬通路溝槽及第(N+1)金屬線溝槽123A之側壁/底部完整性。
在圖20及圖21中，導電金屬透過(舉例而言)習用雙鑲嵌操作而填充金屬線溝槽/金屬通路溝槽(下文中「溝槽」)。藉由電鍍操作而用導電材料填充經圖案化溝槽，且使用化學機械拋光(CMP)操作、蝕刻操作或其組合來自表面移除導電材料之過量部分。下文提供電鍍溝槽之細節。第(N+1)金屬線123'可由W製造，且更佳地由銅(Cu)製造，包含AlCu(共同地，Cu)。在一個實施例中，使用鑲嵌操作(其應為熟習此項技術者所熟悉的)來製造第(N+1)金屬線123'。首先，穿過低介電係數層蝕刻溝槽。此製程可由電漿蝕刻操作(諸如電感耦合電漿(ICP)蝕刻)來執行。然後可在溝槽側壁上沈積介電襯層(未展示)。在實施例中，襯層材料可包含可藉由電漿沈積製程(諸如物理氣相沈積(PVD)或化學氣相沈積(CVD)，包含電漿增強 化學氣相沈積(PECVD))而製造之氧化矽(SiOx)或氮化矽(SiNx)。接下來，在溝槽中鍍覆Cu晶種層。注意，Cu晶種層可鍍覆於頂部電極133之頂部表面上方。然後在溝槽中沈積銅層，後續接著(諸如藉由化學機械拋光(CMP))將銅層向下平坦化至低介電係數層之頂部表面。經暴露銅表面可與介電層為共面的。
後續處理可進一步包含在基板上方製造經組態以連接積體電路裝置之各種構件或結構之各種接點/通路/線及多層互連構件(例如，金屬層及層間介電質)。額外構件可提供與包含所製造金屬閘極結構之裝置之電互連。舉例而言，多層互連包含垂直互連件(諸如習用通路或接點)及水平互連件(諸如金屬線)。各種互連構件可實施各種導電材料(包含銅、鎢及/或矽化物)。在一個實例中，使用鑲嵌及/或雙鑲嵌製程來製造銅相關多層互連結構。
本揭露之某些實施例提供一種半導體結構，其包含：第N金屬層；擴散阻障層，其位於該第N金屬層上方；第一電極材料沈積，其位於該擴散阻障層上方；第二電極材料沈積，其位於該第一電極材料沈積上方；磁性穿隧接面(MTJ)層，其位於該第二電極材料沈積上方；頂部電極，其位於該MTJ層上方；及第(N+1)金屬層，其位於該頂部電極上方；其中該擴散阻障層及該第一電極材料沈積與介電層橫向地接觸，該第一電極材料沈積將該擴散阻障層與該第二電極材料沈積間隔開，且N係大於或等於1之整數。
前述內容概述數個實施例之構件，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施與本文中介紹之實施例相同之目的及/或實現與該等實 施例相同之優點之其他製程及結構之基礎。熟習此項技術者亦應認識到，此類等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
100A‧‧‧預定磁阻隨機存取記憶體單元區域/磁阻隨機存取記憶體單元區域
121'‧‧‧第N金屬線
123'‧‧‧第(N+1)金屬線
127‧‧‧保護層
129‧‧‧介電層
131A‧‧‧第一電極材料沈積/第一經沈積底部電極材料
131B‧‧‧第二底部電極材料沈積/第二經沈積底部電極材料/底部電極/第二經沈積底部電極/第二電極材料沈積
133‧‧‧頂部電極層/頂部電極
135‧‧‧介電層/經圖案化介電層/磁性穿隧接面
140‧‧‧介電層
141‧‧‧第一碳化矽層
142‧‧‧正矽酸四乙酯/富矽氧化物層
161‧‧‧擴散阻障層/阻障層
180‧‧‧介電層(低介電係數層)複合物

Claims (10)

  1. 一種半導體結構，其包括：第N金屬層；擴散阻障層，其位於該第N金屬層上方；第一電極材料沈積，其位於該擴散阻障層上方；第二電極材料沈積，其位於該第一電極材料沈積上方；磁性穿隧接面(MTJ)層，其位於該第二電極材料沈積上方；頂部電極，其位於該MTJ層上方；及第(N+1)金屬層，其位於該頂部電極上方；其中該擴散阻障層及該第一電極材料沈積與介電層橫向地接觸，該第一電極材料沈積將該擴散阻障層與該第二電極材料沈積間隔開，且N係大於或等於1之整數；且其中該擴散阻障層之頂部表面為不均勻的且該頂部表面之中心區域高於該頂部表面之外圍區域。
  2. 如請求項1之半導體結構，其中該第一電極材料沈積以及該擴散阻障層之一部分形成朝向該第N金屬層漸縮之楔形結構。
  3. 如請求項1之半導體結構，其中該擴散阻障層包含金屬氮化物材料。
  4. 如請求項1之半導體結構，其中該半導體結構為磁性隨機存取記憶體(MRAM)單元。
  5. 一種半導體結構，其包括：第N金屬層；介電層，其位於該第N金屬層上方；擴散阻障層，其放置於該介電層中，其中該擴散阻障層位於該第N金屬層上方且耦合至該第N金屬層；底部電極，其位於該擴散阻障層上方；磁性穿隧接面(MTJ)層，其位於該底部電極上方；頂部電極，其位於該MTJ層上方；及第(N+1)金屬層，其位於該頂部電極上方；其中該擴散阻障層之頂部表面低於該介電層之頂部表面，且N係大於或等於1之整數；其中該擴散阻障層之該頂部表面為不均勻的且該頂部表面之中心區域高於該頂部表面之外圍區域。
  6. 如請求項5之半導體結構，其中該介電層包含碳化矽(SiC)層。
  7. 如請求項6之半導體結構，其中該介電層進一步包含位於該SiC層上方之富矽氧化物(SRO)層。
  8. 一種半導體結構，其包括：第N金屬層；介電層，其位於該第N金屬層上方； 擴散阻障層，其放置於該介電層中，其中該擴散阻障層位於該第N金屬層上方且耦合至該第N金屬層；保護層，其位於該介電層上方；底部電極，其位於該擴散阻障層上方；磁性穿隧接面(MTJ)層，其位於該底部電極上方；頂部電極，其位於該MTJ層上方；及第(N+1)金屬層，其位於該頂部電極上方；其中該底部電極之下部部分放置於該介電層中，且該MTJ層以及該底部電極之上部部分放置於該保護層中；且該擴散阻障層以及該底部電極之該下部部分與該介電層橫向地接觸，且N係大於或等於1之整數；其中該擴散阻障層之頂部表面為不均勻的且該頂部表面之中心區域高於該頂部表面之外圍區域。
  9. 如請求項8之半導體結構，其中該擴散阻障層之該頂部表面低於該介電層之頂部表面達約100埃至約300埃。
  10. 一種用於製造半導體結構之方法，其包括：在金屬層之頂部表面上方沈積介電層；在該介電層中形成具有楔形結構之底部電極通路(BEVA)孔；在該介電層上方且向該BEVA孔中沈積擴散阻障層；在該擴散阻障層上方施加可流動膜且對該可流動膜執行退火；移除該可流動膜之一部分且選擇性地蝕刻掉該擴散阻障層之一部分， 直至該擴散阻障層之頂部表面低於該介電層之頂部表面為止；及移除剩餘之可流動膜且在該擴散阻障層上方沈積電極。
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