TWI614923B - 半導體結構及製造其之方法 - Google Patents

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Abstract

本揭露提供一種半導體結構，其包括一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+M)金屬層，在該第N金屬層上方。N以及M係正整數。該第(N+M)金屬層環繞該頂部電極的一側壁的一部份。也提供一種形成該半導體結構的製造方法。

Description

半導體結構及製造其之方法
本揭露係關於一種半導體結構及一種製造其之方法。
半導體係用於電子應用包括收音機、電視機、手機、及個人運算裝置之積體電路中。一種眾所周知的半導體裝置是半導體儲存裝置，諸如動態隨機存取記憶體(dynamic random access memory，DRAM）、或快閃記憶體，這二者都使用電荷來儲存資料。 在半導體記憶體裝置中，一更近期的發展涉及自旋電子學，其組合半導體技術與磁性材料及裝置。係使用電子的自旋極化而非電子的電荷來表示"1"或"0"之狀態。一個此種自旋電子裝置係自旋力矩轉移(spin torque transfer，STT)磁性穿隧接面(magnetic tunneling junction，MTJ)裝置。 MTJ裝置包括自由層、穿隧層、以及釘扎層。自由層的磁化方向可藉由下列反轉：施加電流通過穿隧層，其造成自由層內所注入之經極化電子在自由層的磁化上使出所謂的自旋力矩。釘扎層具有固定的磁化方向。當電流以自自由層往釘扎層的方向流動時，電子以反方向流動，亦即自釘扎層往自由層。在穿過釘扎層之後，電子極化成相同於釘扎層的極化方向；流動通過穿隧層；以及接著進入到並累積在自由層中。最終，自由層的磁化平行於釘扎層所具者，且MTJ裝置將是在低電阻狀態。此由電流所造成的電子注入被稱為主要注入。 當施加自釘扎層往自由層流動之電流時，電子以自自由層往釘扎層之方向流動。具有相同於釘扎層磁化方向之極化的電子係能夠流動通過穿隧層並進入到釘扎層中。相反地，具有與釘扎層的磁化不同之極化的電子將被釘扎層反射(阻擋)且將累積在自由層中。最終，自由層的磁化變成反平行於釘扎層所具者，且MTJ裝置將是在高電阻狀態。此由電流所造成的相應電子注入被稱為次要注入。
優先權請求以及交叉參考案 本申請案請求其對2016年1月29日申請之美國臨時專利申請案第62/288,793號的優先權。 根據本揭露的一些實施例，一種半導體結構係具備一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+M)金屬層，在該第N金屬層上方。N以及M係正整數。該第(N+M)金屬層環繞該頂部電極的一側壁的一部份。該頂部電極包括一凹槽區以及一隔離區。該凹槽區被該第(N+M)金屬層環繞，而該隔離區被定義成從該MTJ的一頂部表面至該凹槽區的一底部表面且被一介電層環繞之區。該凹槽區的一厚度與該隔離區的一厚度的一比值係大於約0.5。 根據本揭露的一些實施例，一種半導體結構係具備一邏輯區以及一記憶體區。該記憶體區包括一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+1)金屬層，在該頂部電極上方。N係一正整數。該頂部電極的一厚度係大於約300 Å。 根據本揭露的一些實施例，提供一種本文中所述之該半導體結構的製造方法。 本揭露的一些實施例係提供一種半導體結構。該半導體結構包括一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+M)金屬層，在該第N金屬層上方。N以及M係正整數。該第(N+M)金屬層環繞該頂部電極的一側壁的一部份。 本揭露的一些實施例係提供一種半導體結構。該半導體結構包括一邏輯區以及一記憶體區。該記憶體區包括一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+1)金屬層，在該頂部電極上方。N係一正整數。該頂部電極的一厚度係大於約300 Å。 本揭露的一些實施例係提供一種用於製造一半導體結構的方法。該方法包括形成一底部電極在一第N金屬層上方；形成一磁性穿隧接面(MTJ)層在該底部電極上方；形成一頂部電極層在該MTJ上方；圖案化該頂部電極層以及該MTJ層以形成一頂部電極以及一MTJ；形成一第一介電層環繞該頂部電極的一頂部表面以及一側壁；形成一第二介電層環繞該頂部電極的該頂部表面以及該側壁；以及選擇性移除該第一介電層的一部份以及該第二介電層的一部分並暴露出該頂部電極的該頂部表面以及該側壁。
下列揭露提供許多用於實施所提供標的之不同特徵的不同實施例、或實例。為了簡化本揭露，於下描述組件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特徵在第二特徵上方或上可包括其中第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在第一與第二特徵之間而使得第一及第二特徵不可直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。 再者，空間相關詞彙，諸如“在...之下”、“下面”、“下”、“上面”、“上”和類似詞彙，可為了使說明書便於描述如圖式繪示的一個元件或特徵與另一個（或多個）元件或特徵的相對關係而使用於本文中。除了圖式中所畫的方位外，這些空間相對詞彙也意圖用來涵蓋裝置在使用中或操作時的不同方位。該設備可以其他方式定向(旋轉90度或於其它方位)，據此在本文中所使用的這些空間相關說明符可以類似方式加以解釋。 儘管用以闡述本揭露寬廣範疇的數值範圍和參數係近似值，但是係盡可能精確地報告在具體實例中所提出的數值。然而，任何數值固有地含有某些必然自相應測試測量中發現的標準偏差所導致的誤差。亦，如本文中所使用，詞彙“約”一般意指在距給定值或範圍的10%、5%、1%、或0.5%內。替代地，詞彙“約”意指在本技術領域具有通常知識者所認知之平均值的可接受標準誤差內。除操作/工作實例外，或除非有另行具體指明，否則在所有情況下，所有的數值範圍、量、值、及百分比，諸如本文中所揭示之用於材料數量、時間持續期間、溫度、操作條件、量的比、及類似者的那些，應理解成以詞彙“約”所修飾者。據此，除非有相反指示，否則本揭露及所附申請專利範圍中所提出之數值參數係可依所欲變化之近似值。最少，各數值參數應至少按照所報告之有效位數之數目且藉由施加習知四捨五入技術而解釋。本文中，範圍可表示成從一個端點至另一個端點或在兩個端點之間。除非有另行指明，否則本文揭露的所有範圍係包含端點。 已持續開發在互補式金屬氧化物半導體 (complementary metal-oxide semiconductor，CMOS)結構中之嵌入式磁性隨機存取記憶體(magnetic random access memory，MRAM)單元。具有嵌入式MRAM單元之半導體電路係包括MRAM單元區，以及與MRAM單元區分開之邏輯區。例如，MRAM單元區可位在前述半導體電路的中心，而邏輯區可位在半導體電路的週邊。請注意，前一宣稱不意圖為限制性。關於MRAM單元區及邏輯區的其它配置係包括在本揭露所涵蓋之範疇中。 在MRAM單元區中，電晶體結構可放置在MRAM結構下。在一些實施例中，MRAM單元係嵌入至在後端製程(back-end-of-line，BEOL)操作中所製備之金屬化層中。例如，在MRAM單元區中之電晶體結構及在邏輯區中之電晶體結構係放置在共同半導體基板中，該共同半導體基板係在前端製程操作中所製備；且在一些實施例中，在前述兩區中之該等電晶體結構係實質上完全相同。MRAM單元可嵌入至金屬化層的任何位置中，例如，在平行於半導體的基板的表面水平地分佈之相鄰金屬線層之間。舉例來說，嵌入式MRAM可位在MRAM單元區中之第四金屬線層與第五金屬線層之間。水平地移動到邏輯區，第四金屬線層係透過第四金屬通路連接至第五金屬線層。換句話說，考慮MRAM單元區與邏輯區，嵌入式MRAM佔據了係至少第五金屬線層的一部份與第四金屬通路的厚度。本文中為金屬線層所提供之數目係非限制性者。一般，本技術領域具有通常知識者可理解該MRAM係位在第N金屬線層與第(N+1)金屬線層之間，其中N是大於或等於1之整數。 嵌入式MRAM係包括由鐵磁材料所構成的磁性穿隧接面(MTJ)。為了訊號/偏壓輸送，底部電極以及頂部電極係電耦合到MTJ。在前面所提供的實例之後，底部電極進一步連接至第N金屬線層，而頂部電極進一步連接至第(N+1)金屬線層。 MRAM的習用頂部電極係以非選擇性方式製造。MRAM的頂部電極係接觸第(N+1)金屬線層。在MTJ層以及頂部電極層被圖案化之後，氮化物蝕刻停止層係共形地形成在經圖案化MTJ以及經圖案化頂部電極上方。接著形成層間介電質(inter-layer dielectric，ILD)以環繞MRAM，之後回蝕以均一地移除移除ILD、氮化物蝕刻停止層以及頂部電極的頂部部分直到在回蝕操作之後確保頂部電極會被暴露。前述回蝕係非限制性回蝕，其均一地移除ILD、氮化物蝕刻停止層以及頂部電極，給出前述三種材料之實質上平整表面。 在非選擇性回蝕操作期間，CF4 氣體及由C、H、以及F所構成的其它蝕刻氣體被採用在反應性離子蝕刻(reactive ion etch，RIE)中。頂部電極係在主要蝕刻階段中被實質上薄化以確保頂部電極之完全暴露。在這方面，在形成第(N+1)金屬線以接觸頂部電極的頂部表面之後，第(N+1)金屬線與MTJ之間的距離(後文中"隔離距離")係太短而沒有適當的隔離效果可被給出的程度。例如，當從俯視圖視角，MTJ具有1000Å之直徑以及其之隔離距離係小於約200Å時，第(N+1)金屬線以及MTJ被認為是短的，影響MRAM的數據儲存性能。 另一方面，在主要蝕刻之後，後續蝕刻停止層以及低k介電層被形成以供第(N+1)金屬線鍍覆之製備。在使用光微影操作形成第(N+1)金屬線溝槽之後，進行過蝕刻。係進行過蝕刻以暴露在頂部電極與第(N+1)金屬線之間的接觸介面，以茲電耦合這兩者而不會犧牲頂部電極所提供的隔離效果。頂部電極的頂部表面與接觸頂部電極側壁之第(N+1)金屬線的最低部分之間的距離(後文中"凹槽距離")應夠厚以給出充分之用於降低串聯電阻的接觸介面，但應夠薄以保留適當之用以防止第(N+1)金屬線與MTJ之間電短路的隔離距離。 採用習用非選擇性回蝕操作將不可避免地薄化頂部電極的總厚度。在此種情況下，隔離距離和凹槽距離可以是相互之權衡因子，其中隔離距離的增加係以凹槽距離為代價，因此給出不充分接觸介面；且凹槽距離的增加係以隔離距離為代價，因此在第(N+1)金屬線與MTJ之間給出電短路。 本揭露提供一種半導體結構，其具有MRAM。MRAM的頂部電極的厚度係藉由採用不會消耗頂部電極以及ILD之選擇性蝕刻而被保留。 根據本揭露的一些實施例，一種半導體結構係具備一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+M)金屬層，在該第N金屬層上方。N以及M係正整數。該第(N+M)金屬層環繞該頂部電極的一側壁的一部份。該頂部電極包括一凹槽區以及一隔離區。該凹槽區被該第(N+M)金屬層環繞，而該隔離區被定義成從該MTJ的一頂部表面至該凹槽區的一底部表面且被一介電層環繞之區。該凹槽區的一厚度與該隔離區的一厚度的一比值係大於約0.5。 根據本揭露的一些實施例，一種半導體結構係具備一邏輯區以及一記憶體區。該記憶體區包括一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+1)金屬層，在該頂部電極上方。N係一正整數。該頂部電極的一厚度係大於約300 Å。 根據本揭露的一些實施例，提供一種本文中所述之該半導體結構的製造方法。 參考圖1A，圖1A係根據本揭露的一些實施例的半導體結構10的截面。半導體結構10包括電晶體結構101以及金屬化結構101'。在一些實施例中，電晶體結構101的半導體基板100可以是但不限於，例如矽基板。在一實施例中，基板100係半導體基板，諸如矽基板，雖然其可包括其他半導體材料，諸如矽鍺、碳化矽、砷化鎵、或類似物。在本實施例中，半導體基板100係包含矽的p-型半導體基板(P-基板)或n型半導體基板(N-基板)。替代地，基板100包括另一元素型半導體，諸如鍺；化合物半導體，其包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，其包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs，GaInP、及/或GaInAsP；或其組合。在又另一替代實施例中，半導體基板100係絕緣體上半導體(semiconductor on insulator，SOI)。在其他替代實施例中，半導體基板100可包括摻雜磊晶層、梯度半導體層、及/或在不同種類的另一半導體層上方之半導體層，諸如在矽鍺層上之矽層。半導體基板100可包括或可不包括摻雜區，諸如p-井、n-井、或其組合。 半導體基板100進一步包括重摻雜區諸如源極103以及汲極105至少部分地在半導體基板100中。閘極107係置放在半導體基板100的頂部表面上方並在源極103與汲極107之間。接觸插塞108係形成在層間介電質(ILD)109中，且可電耦合至電晶體結構101。在一些實施例中，ILD 109係形成在半導體基板100上。ILD 109可藉由各種用於形成此等層之技術形成，如化學氣相沉積(chemical vapor deposition，CVD)、低壓CVD(low-pressure CVD，LPCVD)、電漿增強CVD(plasma-enhanced CVD，PECVD)、濺鍍及物理氣相沉積(physical vapor deposition，PVD)、熱生長、及類似物。在半導體基板100上面的ILD 109可自各種介電材料形成且可以是例如，氧化物(如Ge氧化物)、氧氮化物(如GaP氧氮化物)、二氧化矽(SiO2 )、攜氮氧化物(如攜氮SiO2 )、摻雜氮之氧化物(如植入N2 之SiO2 )、矽氧氮化物(Six Oy Nz )、及類似物。 圖1顯示平面電晶體，其具有摻雜區在半導體基板100中。然而，本揭露不限於此。任何非平面電晶體，諸如鰭式場效電晶體(fin field-effect transistor，FinFET)結構可具有升高之摻雜區。 在一些實施例中，提供淺溝渠隔離(shallow trench isolation，STI)111，以定義並電氣隔離相鄰電晶體。有許多STI 111形成在半導體基板100中。可提供係可由合適的介電材料所形成之STI 111，以將電晶體與鄰接半導體裝置諸如其他電晶體電氣隔離。STI 111可包括例如，氧化物(如Ge氧化物)、氧氮化物(如GaP氧氮化物)、二氧化矽(SiO2 )、攜氮氧化物(如攜氮SiO2 )、摻雜氮之氧化物(如植入N2 之SiO2 )、矽氧氮化物(Six Oy Nz )、及類似物。STI 111也可由任何合適的“高介電常數”或“高K”材料所形成，其中K係大於或等於約8，諸如鈦氧化物(Tix Oy ，如TiO2 )、鉭氧化物(Tax Oy ，如Ta2 O5 )、鈦酸鋇鍶(BST，BaTiO3 /SrTiO3 )、及類似物。替代地，STI 111也可由任何合適的“低介電常數”或“低K”材料所形成，其中K係小於或等於約4。 參考圖1，金屬化結構101'係放置在電晶體結構101上面。因為第N金屬層121'可能不是在電晶體結構101上方的第一金屬層，所省略之金屬化結構101'的一部份係以點代表。MRAM結構(132、131、135、133)係放置在第N金屬線121'與第(N+1)金屬線123'之間。互連件結構包括複數個金屬層，也就是M1 、M2 ...MN 。在整個說明書中，詞彙"金屬層"係指在相同層中之該等金屬線的集合。金屬層M1 至MN 係形成在金屬間介電質(inter-metal dielectric，IMD)125中，IMD可以是由氧化物諸如未摻雜矽酸鹽玻璃(un-doped Silicate Glass，USG)、氟化矽酸鹽玻璃(Fluorinated Silicate Glass，FSG)、低k介電材料、或類似物所形成。低k介電材料可具有k值低於3.8，雖然IMD 125的介電材料也可接近3.8。在一些實施例中，低k介電材料的k值係低於約3.0、以及可低於約2.5。第N金屬通路122可以藉由各種技術形成，如電鍍、無電式電鍍、高密度離子化金屬電漿(ionized metal plasma，IMP)沉積、高密度電感耦合電漿(inductively coupled plasma，ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。 在圖1中，MRAM結構(132、131、135、133)至少包括底部電極通路(bottom electrode via，BEVA)132、底部電極131、頂部電極133、以及MTJ 135。BEVA 132係在第N金屬線121'上。在一些實施例中，可對BEVA 132的頂部表面施加平坦化操作，諸如化學機械研磨(chemical mechanical polishing，CMP)操作。在一些實施例中，BEVA 132溝槽具備被介電堆疊體140環繞的梯形凹槽，該介電堆疊體140包括SiC以及富含矽之氧化物(silicon-rich oxide，SRO)。替代地，SRO可經原矽酸四乙酯(tetraethyl orthosilicate，TEOS)置換或與TEOS組合。在一些實施例中，BEVA 132可包括導電材料，諸如金屬。底部電極131可包含TiN、TaN、W、Al、Ni、Co、Cu、或其組合。在一些實施例中，可對底部電極131的頂部表面施加平坦化操作，諸如CMP操作。在一些實施例中，底部電極131的材料係不同於BEVA 132所具者。在一些實施例中，底部電極131的厚度係在自約100埃(Å)至約400 Å之範圍。 MTJ 135係在底部電極131上。如圖1所顯示，MTJ 135的側壁係被介電層127諸如氮化物層保護。頂部電極133係放置在MTJ 135上。在一些實施例中，頂部電極133可包括氮化物，諸如TiN、TaN、Ta、或Ru。在一些實施例中，頂部電極133及底部電極131係由相同材料所製。在一些實施例中，頂部電極133的材料係與BEVA 132以及底部電極131所具者不同。 在圖1中，第(N+1)金屬線123'除了被IMD 125環繞，還被介電層127環繞。在一些實施例中，介電層127包括矽氮化物。在一些實施例中，介電層127包括SRO層以及SiC層，環繞第(N+1)金屬線123'。如圖1所顯示，介電層127包括第一介電層127A、第二介電層127B、以及第三介電層127C。第一、第二、以及第三介電層可由相同材料諸如矽氮化物所構成。由於第一、第二、以及第三介電層係在不同沉積操作形成，可觀察到在該等介電層之各者之間的介面。 在一些實施例中，MRAM結構的BEVA 132係與摻雜區電耦合。在一些實施例中，摻雜區係汲極105或源極103。在其它實施例中，MRAM結構130的BEVA 132係與閘極107電耦合。在一些實施例中，半導體結構10的閘極107可以是多晶矽閘極或金屬閘極。 如圖1所顯示，第(N+1)金屬線123'係接觸頂部表面133A以及頂部電極133的側壁133b的一部分。在一些實施例中，頂部電極131包括凹槽區，係自頂部表面133A延伸至第(N+1)金屬層123'的最低點且具備凹槽距離R。頂部電極131也包括隔離區，係自凹槽區的底部至MTJ 135的頂部表面135A且具備隔離距離I。在一些實施例中，凹槽距離R與隔離距離I的比值係大於約0.5。亦即，凹槽厚度R係至少隔離距離I的一半。鑑於上面討論，與習用頂部電極相比，半導體結構10的凹槽距離R的增加並不影響隔離區所提供的隔離效果。 在一些實施例中，凹槽距離R係在自約50Å至約150Å之範圍。傳統上，在上述範圍中的凹槽距離R會在第(N+1)金屬線與MTJ之間給出不充分隔離，此係因為傳統上所製備之頂部電極的總厚度係薄於使用本文中所述之該製造方法所具者。例如，頂部電極的總厚度，亦即隔離距離I與凹槽距離R之加總，係大於約300Å。在一些實施例中，鑒於從在圖15C中所顯示俯視圖視角，MTJ 135的直徑D係約1000Å，隔離距離I係至少約200Å。換句話說，本揭露的一些實施例的直徑D與隔離距離I之比值係約5。此比值在第(N+1)金屬線與MTJ之間產生適當隔離。較佳地，前述D/I比值係小於約5。 參考圖1，金屬間介電質(IMD)或介電層129進一步環繞介電層127。在一些實施例中，介電層129係由與介電層127之氮化物不同的氧化物所構成。在一些實施例中，介電層129包括TEOS。如圖1所顯示，介電層129的頂部表面129A高於頂部電極133的頂部表面133A。與對於頂部電極133之非選擇性主要蝕刻相比，本揭露中所提供之半導體結構10採用選擇性過蝕刻以暴露頂部電極133的頂部表面133A。選擇性蝕刻劑實質上不消耗介電層129以及頂部電極133之任一者。因此，介電層129以及頂部電極133可保留所沉積之其之原始厚度。在這方面，介電層129具備頂部表面129A，其高於頂部電極133所具者。 參考圖2，半導體結構20可以是半導體電路，其包括MRAM單元區100A以及邏輯區100B。MRAM單元區100A以及邏輯區100B之各者係具有電晶體結構101在半導體基板100中。在一些實施例中，在MRAM單元區100A中與在邏輯區100B中之該等電晶體結構101係實質上完全相同。MRAM單元區100A的細節可參見圖1A以及圖1B之說明。在邏輯區100B中，第N金屬線121'係藉由第N金屬層121的第N金屬通路122連接至第(N+1)金屬線123'。在一些實施例中，金屬線及金屬通路係以導電材料，如銅、金、或另一合適金屬或合金填充，以形成多個導電通路。在不同金屬層中之金屬線及金屬通路係形成互連件結構，其係由實質上純的銅(例如，具有大於約90百分比、或大於約95百分比的重量百分比的銅)、或銅合金所構成，且係可使用單一及/或雙鑲嵌操作形成。金屬線及金屬通路可以是、或可以不是實質上不含鋁。比較MRAM單元區100A與邏輯區100B，MRAM結構130的厚度係實質上等於第N金屬通路122之厚度T2與第(N+1)金屬線123'的一部份之厚度T1的總和。在一些實施例中，金屬線123'可以是第(N+M)金屬線123'，其中M可以是任何大於1之整數。在一些實施例中，第N金屬線121'係第四金屬線且第(N+M)金屬線係123'係第五金屬線。 圖3至圖15B以及圖16係根據本揭露的一些實施例之在各種操作成形加工之半導體結構的截面圖。在圖3中，提供半導體結構，其具有預定MRAM單元區100A以及邏輯區100B。在一些實施例中，電晶體結構係預形成在半導體基板(圖3中未顯示)中。積體電路裝置可歷經進一步之CMOS或MOS技術加工，以形成本技術領域中已知的各種特徵。例如，也可形成一或多個接觸插塞，諸如矽化物區。該等接觸件特徵可耦合至源極及汲極。接觸件特徵係包含矽化物材料，諸如矽化鎳(NiSi)、鎳鉑矽化物(NiPtSi)、鎳鉑鍺矽化物(NiPtGeSi)、鎳鍺矽化物(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、其它合適的導電材料、及/或其組合。在一實例中，接觸件特徵係藉由金屬矽化物(自對準矽化物)操作所形成。 第N金屬線121'係圖案化在介電層125中，該介電層125係在電晶體結構上方。在一些實施例中，第N金屬線121'可由下列形成：具有Cu晶種層沉積在經圖案化介電層125上方的電鍍操作。在其它實施例中，第N金屬線121'可以藉由各種技術形成，如無電式電鍍、高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。實施平坦化操作以暴露第N金屬線121'的頂部表面以及介電層125的頂部表面。 在圖4中，在MRAM單元區100A及邏輯區100B中，整片沉積介電層140在第N金屬線121'的頂部表面以及介電層125的頂部表面上方，該介電層140係呈包括SiC層141、TEOS/SRO層142、以及SiC層141的介電堆疊體形式。介電層140可藉由各種技術形成，如化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿增強CVD(PECVD)、濺鍍及物理氣相沉積(PVD)、熱生長、及類似物。 在圖5中，光阻層(未顯示)係圖案化在介電層140上方，以暴露出MRAM結構的BEVA孔132'。如圖5所顯示，兩個BEVA孔132'係藉由合適的乾式蝕刻操作形成在介電層140中。在一些實施例中，本操作中之乾式蝕刻包括採用含氟氣體之反應性離子蝕刻(RIE)。在一些實施例中，此乾式蝕刻操作可以是任何合適的介電質蝕刻，以形成通路溝槽在習用CMOS技術的金屬化結構中。參考如圖5所顯示之邏輯區100B，介電層140係被光阻層(未顯示)保護，而使得與在MRAM單元區100A中之對應處相反，第N金屬層121'的頂部表面不被暴露。 在圖6中，襯墊層161係整片內襯在MRAM單元區100A中之BEVA孔132'上方以及在邏輯區100B中的介電層140上方。之後，在圖7中，進行BEVA材料132的沉積，使BEVA材料132放置在襯墊層161及介電層140上方。在一些實施例中，係進行BEVA材料132的過度填充。過度填充BEVA孔132'的部分可以是MRAM的底部電極131。在一些實施例中，BEVA材料132包括藉由各種技術沉積之TiN、TaN、W、Al、Ni、Ta、Ru、Co、Cu或其組合，該技術如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。 在圖中8，沉積MTJ層，其係呈多個材料堆疊體(未在圖8中繪示)在底部電極131上方的形式。在一些實施例中，MTJ層具有厚度係在自約150 Å至約250 Å之範圍。MTJ層可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。在一些實施例中，MTJ 135可包括鐵磁層、間隔件、以及帽蓋層。帽蓋層係形成在該鐵磁層上。該等鐵磁層之各者可包括鐵磁材料，其可以是金屬或金屬合金，例如Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi、或類似物。間隔件可包括非鐵磁金屬，例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、或類似物。另一間隔件也可包括絕緣體，例如Al2 O3 、MgO、TaO、RuO、或類似物。帽蓋層可包括非鐵磁材料，其可以是金屬或絕緣體，例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2 O3 、MgO、TaO、RuO、或類似物。帽蓋層可減少其之相關MRAM單元的寫入電流。鐵磁層可作為自由層，其之磁極性或磁性取向可在其之相關MRAM單元的寫入操作期間被改變。鐵磁層及間隔件可作為固定或釘扎層，其之磁性取向不可在其之相關MRAM單元的操作期間被改變。根據其它實施例，可預期到MTJ層可包括抗鐵磁層。 在MTJ層形成後，頂部電極層係沉積在MTJ層上方。頂部電極層可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。在一些實施例中，頂部電極層係包括TiN、TaN、Ta、或Ru。 參考圖8，為了接下來的MRAM結構的形成，遮罩層(未顯示)係形成在頂部電極層上方。遮罩層可具有多層結構，其可包括，例如氧化物層、進階圖案化膜(advanced patterning film，APF)層、以及氧化物層。氧化物層、APF層、以及氧化物層之各者可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。在一些實施例中，遮罩層係用以圖案化MTJ層以形成MTJ 135、圖案化頂部電極層以形成頂部電極133。在一些實施例中，MTJ 135及頂部電極133係藉由RIE形成以具有從截面觀看的梯形形狀。 之後，第一介電層127A係具備厚度自約50 Å至約300 Å，且係形成在MTJ 135以及頂部電極133上方。請注意，MTJ 135的側壁及頂部電極133的側壁被第一介電層127A環繞，以避免氧化或其他汙染。接著，如圖9所顯示，第一介電層127A被圖案化以暴露出頂部電極133的頂部表面以及底部電極131的一部分。底部電極131被蝕刻以及圖案化以使得兩個相鄰MRAM去電耦合。 在圖10中，第二介電層127B係共形地沉積在第一介電層127A、頂部電極133、以及襯墊層161上方。在一些實施例中，第二介電層127B係由與第一介電層127A相同之材料諸如氮化物所構成。係進一步形成介電層129以共形地覆蓋第二介電層127B。視需要地，抗反射層130被整平在介電層129上方以促進後續光微影操作。 在圖11中，平坦化操作係在抗反射層130以及介電層129上實施，而使得橫跨MRAM單元區100A及邏輯區100B，介電層129的頂部表面係實質上平坦。如圖11所顯示，採用非選擇性蝕刻以使用CFy 系蝕刻劑化學移除介電層129、抗反射層130、以及第二介電層127B。y係正整數。例如，CFy 系蝕刻劑化學包括CFy 以及由C、H、以及F所構成之其它蝕刻氣體。在一些實施例中，CFy 系蝕刻劑化學具有Cn Hl Fm : CFy 體積比值在自0至約0.1之範圍。在一些實施例中，非選擇性蝕刻係在相對於總氣體流有0%至5%的氧氣流下進行。非選擇性蝕刻係藉由終點偵測模式實施，以便在第二介電層127B暴露時停止。替代地說，在非選擇性蝕刻完成時，頂部電極133的頂部表面133A未被暴露。 圖12B係圖12A之半導體結構的一放大部份的截面。在圖12A中，採用選擇性蝕刻以使用Cn Hl Fm 系蝕刻劑化學移除第二介電層127B的一部份以及第一介電層127A的一部分。n、l、m係正整數。例如，Cn Hl Fm 系蝕刻劑化學包括Cn Hl Fm 以及由C及F所構成之其它蝕刻氣體。在一些實施例中，Cn Hl Fm 系蝕刻劑化學具有CFy : Cn Hl Fm 體積比值在自0至約0.1之範圍。在一些實施例中，選擇性蝕刻係在相對於總氣體流有0%至10%的氧氣流下進行。在一些實施例中，Cn Hl Fm 包括CH2 F2 、CHF3 ,、以及CH3 F。在圖12B中，放大第一介電質層127A以及第二介電層127B之選擇性移除的結果。在選擇性蝕刻之後，頂部電極133以及介電層129保留它們的原始厚度，因為選擇性蝕刻化學以非常低的速率消耗前述兩個材料。 請注意，頂部電極133的頂部表面133A以及側壁133B係在選擇性蝕刻之後暴露。然而，選擇性蝕刻經控制成不會暴露MTJ 135的側壁。請注意，在圖11以及圖12A中，在邏輯區100B中的介電堆疊體係藉由適當的光微影操作移除。 圖13B係圖13A之半導體結構的一放大部份的截面。在圖13A中，係形成第三介電層127C以填充在前述選擇性蝕刻中所產生的凹槽。第三介電層127C也覆蓋介電層129的頂部表面。如圖13A所顯示，第三介電層127C覆蓋頂部電極133的頂部表面以及側壁。係形成IMD或低k介電層125在MRAM單元區100A以及邏輯區100B上方。可在圖13A中觀察到階梯差181，因此，可視需要地實施回蝕操作，以獲得實質上平坦頂部表面以供後續在MRAM單元區100A以及邏輯區100B二者中之溝槽形成。係刻意保持低k介電層125以作為用於後續溝槽形成的保護層。低k介電層125可在光阻剝除操作期間防止酸性溶液傷害低k介電層。 在圖13B中，為了進一步描述，放大在選擇性蝕刻之後第三介電層127C之沉積。如圖13B所顯示，可從截面觀察到在第一介電層127A與第二介電層127B之間的介面，以及在前述兩個介電層與第三介電層127C之間的介面，此係因為這些介電層係在不同操作中沉積。頂部電極133的頂部表面133A以及側壁133B的一部份再次被介電層(亦即，第三介電層127C)覆蓋，之後是低k介電層125的形成。 在圖14中，光阻(未顯示)係圖案化在經平坦化介電表面上方，以形成用於金屬線及金屬通路的溝槽。例如，在MRAM單元區100A中，第(N+1)金屬線溝槽123A係形成在MRAM結構130上方，暴露出MRAM的頂部電極133的頂部表面以及側壁的一部份。在邏輯區100B中，第N金屬通路溝槽以及第(N+1)金屬線溝槽(組合稱123B)係形成在第N金屬線121'上方，暴露出N金屬線121'的頂部表面。 在圖15B中，為了進一步描述放大在圖15A中之MRAM結構。如圖15A所顯示，導電金屬係透過例如習用雙鑲嵌操作而填充金屬線溝槽/金屬通路溝槽(後文中"溝槽")。經圖案化溝槽係藉由電鍍操作而以導電材料填充，且使用化學機械研磨(CMP)操作、蝕刻操作、或其組合將導電材料的過量部分從表面移除。電鍍溝槽的細節係於下面提供。第(N+1)金屬線123'係可自W形成，且更佳地自銅(Cu)，包括AlCu(統稱Cu)形成。在一個實施例中，第(N+1)金屬線123'係使用雙鑲嵌操作形成，該雙鑲嵌操作應為本技術領域中具有通常知識者所熟習者。首先，溝槽係蝕刻貫穿低k介電層。此操作可藉由電漿蝕刻操作實施，諸如電感耦合電漿(ICP)蝕刻。接著可沉積介電襯墊(未顯示)在溝槽側壁上。在實施例中，襯墊材料可包括矽氧化物(SiOx )或矽氮化物(SiNx )，其可藉由電漿沉積操作形成，諸如物理氣相沉積(PVD)、或化學氣相沉積(CVD)，包括電漿增強化學氣相沈積(PECVD)。接下來，Cu晶種層係鍍覆在溝槽中。請注意，Cu晶種層可鍍覆在頂部電極133的頂部表面上方。接著，銅層係沉積在溝槽中，之後平坦化該銅層，諸如藉由化學機械研磨(CMP)，而低至低k介電層的頂部表面。暴露的銅表面以及介電層可以是共平面。 在圖15B中，第(N+1)金屬線123'係接觸頂部電極133的頂部表面133A以及靠近頂部表面133A之側壁的一部份。在第(N+1)金屬線123'之形成之後，其中第(N+1)金屬線123'、介電層127、以及頂部電極133相會之三相點T被形成。如先前在圖1中所描述者，係在本操作中定義出具有凹槽距離R的凹槽區以及具有隔離距離I的隔離區。在一些實施例中，頂部電極133的總厚度TE係大於約300Å。在圖15B中的其它特徵可參考在圖1中所提供的那些。 圖15C係沿著圖15B中線AA'剖開之表面的俯視圖。其顯示MTJ 135的直徑D，在一些實施例中，D係約1000Å。在此等情況下，等於或大於約200Å的隔離距離I係足以在頂部電極133與MTJ 135之間起到隔離目的。為了清楚起見，第一介電層127A、以及第二介電層127B、以及介電層129或IMD都沿著線AA'在圖15C中顯示。在一些實施例中，MTJ 135的直徑D越小，需要越薄的隔離距離I。 參考圖15B以及圖15C，由於上述選擇性蝕刻劑化學不會以可注意到的方式消耗頂部電極133以及介電層129，頂部電極133以及介電層129的厚度可視為與其之原始厚度完全相同。因此，與藉由習用方法之非選擇性蝕刻所獲得的那些相比，頂部電極133以及介電層129的厚度一致性被改善。頂部電極133以及介電層129的較佳厚度一致性導致更一致之第(N+1)金屬線123'的電阻(亦即，較小電阻變化)，此係由於第(N+1)金屬線123'的厚度可經由CMP操作有效控制之事實所致。替代地說，可採用較廣CMP工作窗以獲得所欲之第(N+1)金屬線123'的電阻一致性。此係不可能藉由其中非選擇性蝕刻會同時改變頂部電極133以及介電層129的厚度之習用方法達成。 參考圖16，在如圖15A所繪示之平坦化操作移除導電金屬的過度多的部分之後，在MRAM單元區100A以及邏輯區100B二者中的第(N+1)金屬線123'以及在邏輯區100B中的第N金屬通路122被形成。後續加工可進一步包括形成各種接觸件/通路/線以及多層互連特徵(如金屬層以及層間介電質)在基板上方，其等係用以連接積體電路裝置的各種特徵或結構。該等額外特徵可對裝置包括所形成之金屬閘極結構提供電氣互連。例如，多層互連包括垂直互連件，諸如習用通路或接觸件；以及水平互連件，諸如金屬線。各種互連特徵可應用各種導電材料，包括銅、鎢、及/或矽化物。在一個實例中，鑲嵌及/或雙鑲嵌操作係用於形成銅相關多層互連結構。 本揭露的一些實施例係提供一種半導體結構。該半導體結構包括一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+M)金屬層，在該第N金屬層上方。N以及M係正整數。該第(N+M)金屬層環繞該頂部電極的一側壁的一部份。 本揭露的一些實施例係提供一種半導體結構。該半導體結構包括一邏輯區以及一記憶體區。該記憶體區包括一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+1)金屬層，在該頂部電極上方。N係一正整數。該頂部電極的一厚度係大於約300 Å。 本揭露的一些實施例係提供一種用於製造一半導體結構的方法。該方法包括形成一底部電極在一第N金屬層上方；形成一磁性穿隧接面(MTJ)層在該底部電極上方；形成一頂部電極層在該MTJ上方；圖案化該頂部電極層以及該MTJ層以形成一頂部電極以及一MTJ；形成一第一介電層環繞該頂部電極的一頂部表面以及一側壁；形成一第二介電層環繞該頂部電極的該頂部表面以及該側壁；以及選擇性移除該第一介電層的一部份以及該第二介電層的一部分並暴露出該頂部電極的該頂部表面以及該側壁。 前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解他們可輕易地使用本揭露作為用以設計或修改其他操作及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等構造不會悖離本揭露之精神及範疇，以及它們可在不悖離本揭露之精神及範疇下做出各種改變、取代、或替代。 再者，不意圖將本申請案的範疇限制於說明書中所描述之製程、機器、製造、物質的組成物、手段、方法、及步驟的具體實施例。從本發明之揭露，本技術領域中具有通常知識者將輕易地了解到，可根據本發明利用目前存在或待於日後開發出之實施如本文中所述之相應實施例實質上相同功能或達成如本文中所述之相應實施例實質上相同結果的製程、機器、製造、物質的組成物、手段、方法、或步驟。據此，隨附之申請專利範圍係意圖於它們的範疇中包括此等製程、機器、製造、物質的組成物、手段、方法、或步驟。
10、20‧‧‧半導體結構
100‧‧‧半導體基板/基板
100A‧‧‧MRAM單元區
100B‧‧‧邏輯區
101‧‧‧電晶體結構
101'‧‧‧金屬化結構
103‧‧‧源極
105‧‧‧汲極
107‧‧‧閘極/汲極
108‧‧‧接觸插塞
109‧‧‧層間介電質/ILD
111‧‧‧淺溝渠隔離/STI
121‧‧‧第N金屬層
121'‧‧‧第N金屬線/第N金屬層
122‧‧‧第N金屬通路
123A‧‧‧第(N+1)金屬線溝槽
123B‧‧‧第N金屬通路溝槽以及第(N+1)金屬線溝槽
123'‧‧‧第(N+1)金屬線/金屬線/第(N+M)金屬線
125‧‧‧金屬間介電質/IMD/介電層/低k介電層
127、129‧‧‧介電層
127A‧‧‧第一介電層
127B‧‧‧第二介電層
127C‧‧‧第三介電層
129A、133A、135A‧‧‧頂部表面
130‧‧‧MRAM結構/抗反射層
(132、131、135、133)‧‧‧MRAM結構
131‧‧‧底部電極
132‧‧‧底部電極通路/BEVA/BEVA材料
132'‧‧‧BEVA孔
133‧‧‧頂部電極
133b、133B‧‧‧側壁
135‧‧‧MTJ
140‧‧‧介電堆疊體/介電層
141‧‧‧SiC層
142‧‧‧TEOS/SRO層
161‧‧‧襯墊層
181‧‧‧階梯差
R‧‧‧凹槽距離/凹槽厚度
I‧‧‧隔離距離
D‧‧‧直徑
T‧‧‧三相點
TE‧‧‧總厚度
AA'‧‧‧線
本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意，根據業界標準作法，各種特徵未依比例繪製。事實上，為了使討論內容清楚，各種特徵的尺寸可刻意放大或縮小。 圖1係根據本揭露的一些實施例之半導體結構的截面。 圖2係根據本揭露的一些實施例之半導體結構的截面。 圖3至圖12A係根據本揭露的一些實施例之在各種依序操作中成形加工之半導體結構的截面。 圖12B係根據本揭露的一些實施例之圖12A之半導體結構的一放大部份的截面。 圖13A係根據本揭露的一些實施例之在一個操作中成形加工之半導體結構的截面。 圖13B係根據本揭露的一些實施例之圖13A之半導體結構的一放大部份的截面。 圖14至圖15A係根據本揭露的一些實施例之在各種依序操作中成形加工之半導體結構的截面。 圖15B係根據本揭露的一些實施例之圖15A之半導體結構的一放大部份的截面。 圖15C係根據本揭露的一些實施例之圖15B之半導體結構的一放大部份的俯視圖。 圖16係根據本揭露的一些實施例之在一個操作中成形加工之半導體結構的截面。
10‧‧‧半導體結構
100‧‧‧半導體基板/基板
101‧‧‧電晶體結構
101'‧‧‧金屬化結構
103‧‧‧源極
105‧‧‧汲極
107‧‧‧閘極/汲極
108‧‧‧接觸插塞
109‧‧‧層間介電質/ILD
111‧‧‧淺溝渠隔離/STI
121'‧‧‧第N金屬線/第N金屬層
123'‧‧‧第(N+1)金屬線/金屬線/第(N+M)金屬線
125‧‧‧金屬間介電質/IMD/介電層/低k介電層
127、129‧‧‧介電層
127A‧‧‧第一介電層
127B‧‧‧第二介電層
127C‧‧‧第三介電層
129A、133A、135A‧‧‧頂部表面
131‧‧‧底部電極
132‧‧‧底部電極通路/BEVA/BEVA材料
133‧‧‧頂部電極
133B‧‧‧側壁
135‧‧‧MTJ
R‧‧‧凹槽距離/凹槽厚度
I‧‧‧隔離距離
T‧‧‧三相點

Claims (9)

  1. 一種半導體結構，其包含：一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(magnetic tunneling junction，MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+M)金屬層，在該第N金屬層上方，N以及M係正整數，其中該第(N+M)金屬層環繞該頂部電極的一側壁的一部份，及其中該頂部電極包含：一凹槽區，被該第(N+M)金屬層環繞；以及一隔離區，係自該MTJ的一頂部表面至該凹槽區的一底部，且被一介電層環繞，其中該第(N+M)金屬層之底部位於該隔離區之上。
  2. 如請求項1之半導體結構，其中該凹槽區的一厚度與該隔離區的一厚度的一比值係大於約0.5。
  3. 如請求項2之半導體結構，其中該凹槽區的一厚度係自約50埃(Å)至約150Å。
  4. 如請求項2之半導體結構，其中從一俯視圖視角之該MTJ的一直徑與從一截面圖之該隔離區的一厚度的一比值係小於約5。
  5. 一種半導體結構，其包含：一邏輯區；以及一記憶體區，其包含：一第N金屬層；一底部電極，在該第N金屬層上方；一磁性穿隧接面(MTJ)，在該底部電極上方；一頂部電極，在該MTJ上方；以及一第(N+1)金屬層，在該頂部電極上方，N係一正整數，其中該頂部電極的一厚度係大於約300Å，該頂部電極包含：一凹槽區，被該第(N+1)金屬層環繞；以及一隔離區，係自該MTJ的一頂部表面至該凹槽區的一底部，且被一介電層環繞，其中該第(N+1)金屬層之底部位於該隔離區之上。
  6. 一種用於製造一半導體結構之方法，該方法包含：形成一底部電極層在一第N金屬層上方；形成一磁性穿隧接面(MTJ)層在該底部電極上方；形成一頂部電極層在該MTJ上方； 圖案化該頂部電極層以及該MTJ層以形成一頂部電極以及一MTJ；形成一第一介電層環繞該頂部電極的一頂部表面以及一側壁；形成一第二介電層環繞該頂部電極的該頂部表面以及該側壁；以及選擇性移除該第一介電層的一部份以及該第二介電層的一部分並暴露出該頂部電極的該頂部表面以及該側壁。
  7. 如請求項6之用於製造一半導體結構之方法，其進一步包含：形成一金屬間介電質在該第二介電層上方，其中該選擇性移除該第一介電層的一部份以及該第二介電層的一部分係以實質上沒有該金屬間介電質之消耗被進行。
  8. 如請求項6之用於製造一半導體結構之方法，其進一步包含：非選擇性移除該金屬間介電質的一部份以及該第二介電層的一部分而不會暴露出該頂部電極的該頂部表面。
  9. 如請求項6之用於製造一半導體結構之方法，其進一步包含：圖案化該第一介電層以形成一經圖案化第一介電層；以及移除從該經圖案化第一介電層暴露出之該底部電極的一部份以形成一底部電極。
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