TWI638429B - 半導體結構及形成其之方法 - Google Patents

半導體結構及形成其之方法 Download PDF

Info

Publication number
TWI638429B
TWI638429B TW105124049A TW105124049A TWI638429B TW I638429 B TWI638429 B TW I638429B TW 105124049 A TW105124049 A TW 105124049A TW 105124049 A TW105124049 A TW 105124049A TW I638429 B TWI638429 B TW I638429B
Authority
TW
Taiwan
Prior art keywords
layer
bottom via
recap
electrode
metal
Prior art date
Application number
TW105124049A
Other languages
English (en)
Other versions
TW201721809A (zh
Inventor
學理 莊
陳俠威
王宏烵
沈桂弘
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201721809A publication Critical patent/TW201721809A/zh
Application granted granted Critical
Publication of TWI638429B publication Critical patent/TWI638429B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭露提供一種半導體結構及一種用於製造其之方法。該半導體結構包含一記憶體區。該記憶體區包含一底部通路(bottom via，BV)；一再帽蓋層，在該BV上；一底部電極，在該再帽蓋層上；一磁性穿隧接面(magnetic tunneling junction，MTJ)層，在該底部電極上；以及一頂部電極，在該MTJ層上。該再帽蓋層的材料係與該BV所具者不同。

Description

半導體結構及形成其之方法
本揭露提供一種半導體結構及一種用於製造其之方法。
半導體係用於電子應用包括收音機、電視機、手機、及個人運算裝置之積體電路中。一種眾所周知的半導體裝置是半導體儲存裝置，諸如動態隨機存取記憶體(dynamic random access memory，DRAM)、或快閃記憶體，這二者都使用電荷來儲存資料。
在半導體記憶體中一更近期的發展涉及自旋電子學，其組合半導體技術與磁性裝置材料及裝置。係使用電子的自旋極化而非電子的電荷來表示"1"或"0"之狀態。一個此種電子裝置係自旋力矩轉移(spin torque transfer，STT)磁性穿隧接面(magnetic tunneling junction，MTJ)裝置。
MTJ裝置包括自由層、穿隧層、以及釘扎層。自由層的磁化方向可藉由下列反轉：施加電流通過穿隧層，其造成自由層內所注入之經極化電子在自由層的磁化上使出所謂的自旋力矩。釘扎層具有固定的磁化方向。當電流以自自由層往釘扎層的方向流動時，電子以反方向流動，亦即自釘扎層往自由層。在穿過釘扎層之後，電子極化成相同於釘扎層的極化方向；流動通過穿隧層；以及接著進入到 並累積在自由層中。最終，自由層的磁化平行於釘扎層所具者，且MTJ裝置將是在低電阻狀態。此由電流所造成的電子注入被稱為主要注入。
當施加自釘扎層往自由層流動之電流時，電子以自自由層往釘扎層之方向流動。具有相同於釘扎層磁化方向之極化的電子係能夠流動通過穿隧層並進入到釘扎層中。相反地，具有不同於釘扎層磁化方向之極化的電子將被釘扎層反射(阻擋)且將累積在自由層中。最終，自由層的磁化變成反平行於釘扎層所具者，且MTJ裝置將是在高電阻狀態。相應之由電流所造成的電子注入被稱為次要注入。
本揭露的一些實施例係提供一種半導體結構。該半導體結構包含一記憶體區。該記憶體區包含一底部通路(bottom via，BV)；一再帽蓋層，在該BV上；一底部電極，在該再帽蓋層上；一磁性穿隧接面層，在該底部電極上；以及一頂部電極，在該MTJ層上。該再帽蓋層的材料係與該BV所具者不同。
本揭露的一些實施例係提供一種磁性隨機存取記憶體(magnetic random access memory，MRAM)結構，其包含：一底部通路；一底部電極，在該BV上方；一磁性穿隧接面層，在該底部電極上；以及一頂部電極，在該MTJ層上。該MTJ層的粗糙度係小於10埃(Å)。
本揭露的一些實施例係提供一種用於製造一半導體結構的方法。該方法包括藉由一第一沉積來形成一底部通路；在該BV的一頂部表面上實施一化學機械研磨；藉由一第二沉積來形成一再帽蓋層在該BV上；以及形成一磁性穿隧接面層在該BV上方。該再帽蓋層的厚度係在一自約20Å至約50Å之範圍。
10‧‧‧半導體結構
101‧‧‧電晶體結構
101'‧‧‧金屬化結構
100A‧‧‧MRAM單元區
100B‧‧‧邏輯區
100‧‧‧半導體基板/基板
103‧‧‧源極
105‧‧‧汲極
107‧‧‧汲極/閘極
108‧‧‧接觸插塞
109‧‧‧層間介電質/ILD
111‧‧‧淺溝渠隔離/STI
121‧‧‧第N金屬層
121'‧‧‧第N金屬線
122‧‧‧第N金屬通路
123‧‧‧第(N+1)金屬層
123'‧‧‧第(N+1)金屬線
123A‧‧‧金屬線溝槽
123B‧‧‧第N金屬通路溝槽以及第(N+1)金屬線溝槽
125‧‧‧金屬間介電質/IMD
127‧‧‧保護層
129、136、183‧‧‧介電層
M1、M2...MN‧‧‧金屬層
T1、T2‧‧‧厚度
130‧‧‧MRAM結構
131‧‧‧底部電極
132‧‧‧底部通路/BV/BV材料
132'‧‧‧BV通路孔
133‧‧‧頂部電極
134‧‧‧再帽蓋層
135‧‧‧MTJ/MTJ層
140‧‧‧阻障層
141‧‧‧SiC/SiC層/後續阻障層
142‧‧‧原矽酸四乙酯/TEOS/TEOS/SRO層
143‧‧‧TEOS層
161‧‧‧擴散阻障層
180‧‧‧介電層-低k介電層複合物
181‧‧‧階梯差
本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意，根據業界標準作法，各種特徵未依比例繪製。事實上，為了使討論內容清楚，各種特徵的尺寸可刻意放大或縮小。
圖1係根據本揭露的一些實施例之半導體結構的截面。
圖2至圖18係根據本揭露的一些實施例之在各種階段成形加工之互補式金屬氧化物半導體-微機電系統(complementary metal-oxide semiconductor-microelectromechanical system，CMOS-MEMS)結構的截面。
下列揭露提供許多用於實施所提供標的之不同特徵的不同實施例、或實例。為了簡化本揭露，於下描述組件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成一第一特徵在一第二特徵上方或上可包括其中該第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在該第一與第二特徵之間而使得該第一及第二特徵不直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。
再者，空間相關詞彙，諸如“在...之下(beneath)”、“下面(below)”、“下(lower)”、“上面(above)”、“上(upper)”和類似詞彙，可為了使說明書便於描述如圖式繪示的一個元件或特徵與另一個(或多個)元件或特徵的相對關係而使用於本文中。除了圖式中所畫的方位外，這些空間相對詞彙也意圖用來涵蓋裝置在使用中或操作時的不同方位。該設備可以其他方式定向(旋轉90度或於其它方位)，據 此在本文中所使用的這些空間相關說明符可以類似方式加以解釋。
儘管用以闡述本揭露寬廣範疇的數值範圍和參數係近似值，但是係盡可能精確地報告在具體實例中所提出的數值。然而，任何數值固有地含有某些必然自相應測試測量中發現的標準偏差所導致的誤差。亦，如本文中所使用，詞彙“約(about)”一般意指在距給定值或範圍的10%、5%、1%、或0.5%內。替代地，詞彙“約”意指在本技術領域具有通常知識者所認知之平均值的可接受標準誤差內。除操作/工作實例外，或除非有另行具體指明，否則在所有情況下，所有的數值範圍、量、值、及百分比，諸如本文中所揭示之用於材料數量、時間持續期間、溫度、操作條件、量的比、及類似者的那些，應理解成以詞彙“約”所修飾者。據此，除非有相反指示，否則本揭露及所附申請專利範圍中所提出之數值參數係可依所欲變化之近似值。最少，各數值參數應至少按照所報告之有效位數之數目且藉由施加習知四捨五入技術而解釋。本文中，範圍可表示成從一個端點至另一個端點或在兩個端點之間。除非有另行指明，否則本文揭露的所有範圍係包含端點。
已持續開發在CMOS結構中之嵌入式MRAM單元。一具有嵌入式MRAM單元之半導體電路係包括一MRAM單元區；以及一邏輯區，係與該MRAM單元區分開。例如，該MRAM單元區可位在前述電路的中心，而該邏輯區可位在該半導體電路的週邊。請注意，前一宣稱不意圖為限制性。關於該MRAM單元區及該邏輯區的其它配置係包括在本揭露所涵蓋之範疇中。
在該MRAM單元區中，一電晶體結構可放置在該MRAM結構下方。在一些實施例中，該MRAM單元係嵌入至在一後端製程(back-end-of-line，BEOL)操作中所製備之金屬化層中。例如，在該MRAM單元區及該邏輯區中之該等電晶體結構係放置在一共同半導 體基板中，該共同半導體基板係在一前端製程操作中所製備；且在一些實施例中，在前述兩區中之該等電晶體結構係實質上完全相同。該MRAM單元可嵌入至該金屬化層的任何位置中，例如，在平行於該半導體的基板的一表面水平地分佈之相鄰金屬線之間。舉例來說，該嵌入式MRAM可位在一MRAM單元區中之第四金屬線層與第五金屬線層之間。水平地移動到該邏輯區，該第四金屬線層係透過一第四金屬通路連接至該第五金屬線層。換句話說，考慮該MRAM單元區與該邏輯區，該嵌入式MRAM佔據了係至少該第五金屬線層的一部份與該第四金屬通路的一厚度。本文中為金屬線層所提供之數目係非限制性者。一般，本技術領域具有通常知識者可理解該MRAM係位在一第N金屬線層與一第(N+1)金屬線層之間，其中N是一大於或等於1之整數。
該嵌入式MRAM係包括由鐵磁材料所構成的一磁性穿隧接面(MTJ)。為了信號/偏壓輸送，一底部電極以及一頂部電極係電耦合到該MTJ。在前面所提供的實例之後，該底部電極進一步連接至該第N金屬線層，而該頂部電極進一步連接至該第(N+1)金屬線層。
參考圖1，圖1係根據本揭露的一些實施例的一半導體結構10的截面。半導體結構10可以是一半導體電路，其包括一MRAM單元區100A以及一邏輯區100B。MRAM單元區100A以及邏輯區100B之各者係具有一電晶體結構101在一半導體基板100中。在一些實施例中，在MRAM單元區100A中與在邏輯區100B中之該等電晶體結構101係實質上完全相同。在一些實施例中，半導體基板100可以是但不限於，例如一矽基板。在一實施例中，基板100係一半導體基板，諸如一矽基板，雖然其可包括其他半導體材料，諸如矽鍺、碳化矽、砷化鎵、或類似物。在本實施例中，半導體基板100係包含矽的一p-型半導體基板(P-基板)或一n型半導體基板(N-基板)。替代地，基板100包括另一元素半導體，諸如鍺；一化合物半導體，其包括碳化矽、砷化 鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；一合金半導體，其包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs，GaInP、及/或GaInAsP；或其組合。在又另一替代實施例中，半導體基板100係一絕緣體上半導體(semiconductor on insulator，SOI)。在其他替代實施例中，半導體基板100可包括一摻雜磊晶層、一梯度半導體層、及/或一半導體層在一不同種類的另一半導體層上方，諸如一矽層在一矽鍺層上。半導體基板100可包括或可不包括摻雜區，諸如一p-井、一n-井、或其組合。
半導體基板100進一步包括重摻雜區諸如源極103以及汲極105至少部分地在半導體基板100中。一閘極107係置放在半導體基板100的一頂部表面上方並在源極103與汲極107之間。接觸插塞108係形成在層間介電質(inter-layer dielectric，ILD)109中，且可電耦合至電晶體結構101。在一些實施例中，ILD 109係形成在半導體基板100上。ILD 109可藉由各種用於形成此等層之技術形成，如化學氣相沉積(chemical vapor deposition，CVD)、低壓CVD(low-pressure CVD，LPCVD)、電漿增強CVD(plasma-enhanced CVD，PECVD)、濺鍍及物理氣相沉積(physical vapor deposition，PVD)、熱生長、及類似物。在半導體基板100上面的ILD 109可自各種介電材料形成且可以是例如，氧化物(如Ge氧化物)、氧氮化物(如GaP氧氮化物)、二氧化矽(SiO2)、攜氮氧化物(如攜氮SiO2)、摻雜氮之氧化物(如植入N2之SiO2)、矽氧氮化物(SixOyNz)、及類似物。
圖1顯示一平面電晶體，其具有一摻雜區在半導體基板100中。然而，本揭露不限於此。任何非平面電晶體，諸如一鰭式場效電晶體(fin field-effect transistor，FinFET)結構可具有升高之摻雜區。
在一些實施例中，提供一淺溝渠隔離(shallow trench isolation，STI)111，以定義並電氣隔離相鄰電晶體。有許多STI 111形成在半導體基板100中。可提供係可由合適的介電材料所形成之STI 111，以將一電晶體與鄰接半導體裝置諸如其他電晶體電氣隔離。STI 111可包括例如，氧化物(如Ge氧化物)、氧氮化物(如GaP氧氮化物)、二氧化矽(SiO2)、攜氮氧化物(如攜氮SiO2)、摻雜氮之氧化物(如植入N2之SiO2)、矽氧氮化物(SixOyNz)、及類似物。STI 111也可由任何合適的“高介電常數”或“高K”材料所形成，其中K係大於或等於約8，諸如鈦氧化物(TixOy，如TiO2)、鉭氧化物(TaxOy，如Ta2O5)、鈦酸鋇鍶(BST，BaTiO3/SrTiO3)、及類似物。替代地，STI 111也可由任何合適的“低介電常數”或“低K”材料所形成，其中K係小於或等於約4。
參考圖1，一金屬化結構101'係放置在電晶體結構101上面。因為第N金屬層121可能不是在電晶體結構101上方的第一金屬層，所省略之金屬化結構101'的一部份係以點代表。在MRAM單元區100A中，一MRAM結構130係放置在第N金屬層121的一第N金屬線121'與第(N+1)金屬層123的一第(N+1)金屬線123'之間，而在邏輯區100B中，第N金屬線121'係藉由第N金屬層121的一第N金屬通路122連接至第(N+1)金屬線123'。在一些實施例中，金屬線及金屬通路係以導電材料，如銅、金、或另一合適金屬或合金填充，以形成多個導電通路。在不同金屬層中之金屬線及金屬通路係形成一互連件結構，其係由實質上純的銅(例如，具有一大於約90百分比、或大於約95百分比的重量百分比的銅)、或銅合金所構成，且係可使用單一及/或雙鑲嵌操作形成。金屬線及金屬通路可以是、或可以不是實質上不含鋁。互連件結構包括複數個金屬層，也就是M1、M2...MN。在整個說明書中，詞彙"金屬層(metal layer)"係指在相同層中之該等金屬線的集合。金屬層M1至MN係形成在金屬間介電質(inter-metal dielectric，IMD)125中，IMD可以是由氧化物諸如未摻雜矽酸鹽玻璃(un-doped Silicate Glass，USG)、氟化矽酸鹽玻璃(Fluorinated Silicate Glass，FSG)、低k介電材料、或類似物所形成。低k介電材料可具有k值低於3.8，雖然IMD 125的介電材料也可接近3.8。在一些實施例中，低k介電材料的k值係低於約3.0、以及可低於約2.5。第N金屬通路122可以藉由各種技術形成，如電鍍、無電式電鍍、高密度離子化金屬電漿(ionized metal plasma，IMP)沉積、高密度電感耦合電漿(inductively coupled plasma，ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。
談到半導體結構10的MRAM單元區100A，MRAM結構130係至少包括一底部通路(BV)132、一再帽蓋層(recap layer)134、一底部電極131、一頂部電極133、以及一MTJ 135。BV 132係在第N金屬線121'上。在一些實施例中，可對BV 132的一頂部表面施加一平坦化操作，諸如一化學機械研磨(chemical mechanical polishing，CMP)操作。在一些實施例中，BV 132具備在一複合層中的一梯形凹槽，該複合層包括SiC 141以及原矽酸四乙酯(tetraethyl orthosilicate，TEOS)142。替代地，TEOS 142可經富含矽之氧化物(silicon-rich oxide，SRO)置換或組合。在一些實施例中，BV 132可包括氮化物，諸如TiN或TaN。再帽蓋層134係在BV 132上。再帽蓋層134可包含TiN、TaN、W、Al、Ni、Co、Cu、或其組合。在一些實施例中，可對再帽蓋的一頂部表面施加一平坦化操作，諸如一CMP操作。在一些實施例中，再帽蓋層134的材料係與BV 132所具者或底部電極131所具者不同。在一些實施例中，再帽蓋層134的厚度係在一自約100Å至約400Å之範圍。
底部電極131係在再帽蓋層134上。在一些實施例中，底部電極131可包括氮化物，諸如TiN、TaN、Ta、或Ru。MTJ 135係 在底部電極131上。如圖1所顯示，MTJ 135的一側壁係藉由一保護層127諸如一氮化物層保護。在一些實施例中，MTJ 135的頂部表面係具有一粗糙度係在一自約2Å至約10Å、更具體地自約3Å至約5Å之範圍。該粗糙度係藉由測量MTJ之頂部表面的各凸部的高度以及各凹部的深度且接著計算各凸部的高度以及各凹部的深度的一均方根值所定義。在一些實施例中，該測量係藉由使用顯微術，諸如原子力顯微鏡(Atomic-force microscopy，AFM)實施。再帽蓋層133係放置在MTJ層135上。在一些實施例中，頂部電極133可包括氮化物，諸如TiN、TaN、Ta、或Ru。在一些實施例中，頂部電極133及底部電極131係由一相同材料所製。替代地，頂部電極133的材料係與底部電極131所具者不同。
比較MRAM單元區100A與邏輯區100B，MRAM結構130的一厚度係實質上等於第N金屬通路122之厚度T2與第(N+1)金屬線123'的一部份之厚度T1的一總和。
在一些實施例中，如在圖1之MRAM單元區100A中所顯示者，第(N+1)金屬線123'除了被IMD 125包圍之外係被SiC 141包圍，而在邏輯區100B中之第(N+1)金屬線123'及第N金屬通路122係僅被IMD 125包圍。在一些實施例中，保護層127包括氮化矽。在一些實施例中，一介電層129可放置在保護層127上方。在一些實施例中，一TEOS層143可放置在SiC 141上方，包圍第(N+1)金屬線123'。
在一些實施例中，MRAM結構130的BV 132係與摻雜區電耦合。在一些實施例中，摻雜區係一汲極105或一源極103。在其它實施例中，MRAM結構130的BV 132係與閘極107電耦合。在一些實施例中，半導體結構10的閘極107可以是一多晶矽閘極或一金屬閘極。
因為形成BV 132之TiN或TaN晶格的密度不均勻，在 結晶期間，BV 132之頂部表面的部分將凸起。在現有方法中，MRAM結構不包含再帽蓋層。現有方法僅在BV的表面上施加一CMP操作以平坦化BV的凸起。然而，即使是可藉由CMP操作將BV的凸起回蝕，晶格密度的不均勻性問題將會造成後續底部電極凸出。因此，MTJ與底部電極或頂部電極的一介面將會太粗糙(如粗糙度將會是大於20Å)，其將會降低MRAM的性能。根據本揭露的一些實施例，藉由在BV 132與底部電極131之間形成一再帽蓋層134，其在BV表面提供中斷非均勻晶格密度之用途，而可獲得在MTJ與頂部/底部電極之間的一平坦介面。在一些實施例中，可對再帽蓋層134施加一CMP操作，其將使MTJ與頂部/底部電極之間的介面更平滑。減少MTJ與頂部/底部電極之表面的粗糙度將增加MRAM的性能。
圖2至圖18係根據本揭露的一些實施例之在各種階段成形加工之CMOS-MEMS結構的截面。在圖2中，提供一半導體結構，其具有一預定MRAM單元區100A以及一邏輯區100B。在一些實施例中，一電晶體結構係預形成在一半導體基板(圖2中未顯示)中。積體電路裝置可歷經進一步之CMOS或MOS技術加工，以形成本技術領域中已知的各種特徵。例如，也可形成一或多個接觸插塞，諸如矽化物區。該等接觸件特徵可耦合至源極及汲極。接觸件特徵係包含矽化物材料，諸如矽化鎳(NiSi)、鎳鉑矽化物(NiPtSi)、鎳鉑鍺矽化物(NiPtGeSi)、鎳鍺矽化物(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化物鉺(ErSi)、矽化鈷(CoSi)、其它合適的導電材料、及/或其組合。在一實例中，接觸件特徵係藉由一金屬矽化物(自對準矽化物)操作所形成。
一第N金屬線121'係圖案化在一介電層136中，該介電層136係在電晶體結構上方。在一些實施例中，第N金屬線121'可由下列形成：具有一Cu晶種層沉積在經圖案化介電層136上方的一電鍍操 作。在其它實施例中，第N金屬通路121'可以藉由各種技術形成，如無電式電鍍、高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。實施一平坦化操作以暴露第N金屬線121'的一頂部表面以及介電層136的頂部表面。
在圖3中，在MRAM單元區100A及邏輯區100B中，整片沉積一阻障層140在第N金屬線121'的一頂部表面以及介電層136的一頂部表面上方，該阻障層140係呈包括一SiC層141及一TEOS/SRO層142的一堆疊層形式。阻障層140可藉由各種技術形成，如化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿增強CVD(PECVD)、濺鍍及物理氣相沉積(PVD)、熱生長、及類似物。
在圖4中，一光阻層(未顯示)係圖案化在堆疊層上方，以暴露出MRAM結構的一BV區。如圖4所顯示，一BV通路孔132'係藉由一合適的乾式蝕刻操作形成在阻障層140中。在一些實施例中，本操作中之乾式蝕刻包括採用含氟氣體之反應性離子蝕刻(reactive ion etch，RIE)。在一些實施例中，此乾式蝕刻操作可以是任何合適的介電質蝕刻，以形成通路溝槽在習用CMOS技術的一金屬化結構中。談到如圖4所顯示之邏輯區100B，阻障層140係被光阻層(未顯示)保護，而使得與在MRAM單元區100A中之對應處相反，第N金屬層121'的一頂部表面不暴露。
在圖5中，一擴散阻障層161係整片內襯在MRAM單元區100A中之BV通路孔132'上方以及在邏輯區100B中的阻障層140上方。接著為一乾式蝕刻操作，以移除不在BV通路孔132'中的擴散阻障層161的一部分。之後，進行BV材料132的一沉積，使BV材料132放置在擴散阻障層161及阻障層140上方。BV材料132可包含TiN或TaN。 所沉積之BV材料132可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。因為形成BV 132之TiN或TaN晶格的密度不均勻，在結晶期間，BV 132之頂部表面的部分將凸起。
接著將擴散阻障層161及所沉積之BVBV材料132回蝕到與阻障層140的一頂部表面齊平，如圖6所繪示者。在一些實施例中，回蝕操作包括一化學機械研磨(CMP)。在一些實施例中，即使是可藉由CMP操作將BV的凸起回蝕，晶格密度的不均勻性問題將會造成後續底部電極凸出。
在圖7中，一再帽蓋層134的一沉積係整片形成在所沉積之BV材料132以及阻障層140上方。所沉積之再帽蓋層134可包含TiN、TaN、W、Al、Ni、Co、Cu、或其組合。在一些實施例中，可藉由一原子層沉積(atomic layer deposition，ALD)操作將再帽蓋層134沉積至一預定厚度。替代地，可藉由一化學氣相沉積(CVD)操作將再帽蓋層134沉積至一第一厚度且接著藉由一CMP操作薄化至一預定厚度。在一些實施例中，再帽蓋層的第一厚度可以是100Å且該預定厚度係在一自約20Å至約50Å之範圍。
在圖8中，一底部電極131係沉積在再帽蓋層134上。底部電極131可包含TiN、TaN、Ta、或Ru。所沉積之底部電極131可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。
接著，沉積一MTJ 135，其係呈多個材料堆疊體在底部電極131上方的一形式。在一些實施例中，MTJ 135具有一厚度係 在一自約150Å至約250Å之範圍。在一些實施例中，若已對再帽蓋層134實施CMP操作，則MTJ 135的頂部表面具有一粗糙度係約2Å。在一些實施例中，若未對再帽蓋層134實施CMP操作，則MTJ 135的頂部表面具有一粗糙度係約10Å。MTJ 135可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。在一些實施例中，MTJ 135可包括鐵磁層、間隔件、以及一帽蓋層。帽蓋層係形成在該鐵磁層上。該等鐵磁層之各者可包括鐵磁材料，其可以是金屬或金屬合金，例如Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi、或類似物。間隔件可包括非鐵磁金屬，例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、或類似物。另一間隔件也可包括絕緣體，例如Al2O3、MgO、TaO、RuO、或類似物。帽蓋層可包括非鐵磁材料，其可以是一金屬或一絕緣體，例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2O3、MgO、TaO、RuO、或類似物。帽蓋層可減少其之相關MRAM單元的寫入電流。鐵磁層可作為一自由層，其之磁極性或磁性取向可在其之相關MRAM單元的寫入操作期間被改變。鐵磁層及間隔件可作為一固定或釘扎層，其之磁性取向不可在其之相關MRAM單元的操作期間被改變。根據其它實施例，可預期到MTJ 135可包括一抗鐵磁層。
在MTJ 135形成後，一頂部電極133係沉積在MTJ 135上方。頂部電極133可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。在一些實施例中，頂部電極 133係包括TiN、TaN、Ta、或Ru。
參考圖9，為了接下來的MRAM結構的形成，一遮罩層(未顯示)係形成在頂部電極133上方。遮罩層可具有一多層結構，其可包括，例如一氧化物層、一進階圖案化膜(advanced patterning film，APF)層、以及一氧化物層。氧化物層、APF層、以及氧化物層之各者可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沈積(PECVD)、及類似物。在一些實施例中，遮罩層用以圖案化MTJ 135、頂部電極133、底部電極131、及再帽蓋層134。在一些實施例中，MTJ 135及頂部電極133係藉由一RIE形成以具有從一截面觀看的一梯形形狀。
在圖10中，一保護層127的係共形地形成在MTJ 135以及頂部電極133上方。在一些實施例中，保護層127具有一厚度係在自約50Å至約300Å之範圍。請注意，MTJ 135的一側壁及底部電極131的一側壁被保護層127包圍，以避免氧化或其他汙染。之後，一介電層129諸如一TEOS層係共形地沉積在保護層127上方。在一些實施例中，介電層129的一厚度係根據其之一頂部表面的一水平而相對於頂部電極133的頂部表面判定。例如，在邏輯區100B之介電層129的一頂部表面係大於或約等於一MRAM結構的頂部電極133的一頂部表面。
在圖11中，一平坦化操作係在介電層129上實施，而使得橫跨MRAM單元區100A及邏輯區100B，介電層129的頂部表面係實質上平坦。如圖10所顯示，在平坦化操作後，頂部電極133的頂部表面係從介電層129暴露出。請注意，不論頂部電極是一單一材料層或一複合材料層，頂部電極133的頂部表面應由TiN或TaN所構成。
在圖12至圖14中，藉由回蝕操作將阻障層140的一上部、保護層127、以及介電層129自邏輯區100B移除，如圖12所繪示。因此，MRAM單元區100A係在較大於邏輯區100B之高度。在圖13中，係形成一介電層-低k介電層複合物180，以共形地覆蓋MRAM單元區100A以及邏輯區100B。可在圖13中觀察到一階梯差181，因此，係實施如圖13所繪示的一回蝕操作，以獲得一實質上平坦頂部表面以供後續在MRAM單元區100A以及邏輯區100B二者中之溝槽形成。請注意，在前述平坦化操作之後，介電層-低k介電層複合物180的一介電層183幾乎完全地被留在邏輯區100B中。係刻意保持介電層183以作為用於後續溝槽形成的一保護層。介電層183可在一光阻剝除操作期間防止酸性溶液傷害低k介電層。
在圖15中，光阻(未顯示)係被圖案化在經平坦化介電表面上方，以形成用於金屬線及金屬通路的溝槽。例如，在MRAM單元區100A中一第(N+1)金屬線溝槽123A係形成在MRAM結構130上方，暴露出MRAM結構130的頂部電極133的一頂部表面。在邏輯區100B中，一第N金屬通路溝槽以及一第(N+1)金屬線溝槽(組合稱123B)係形成在第N金屬線121'上方，暴露出N金屬線121'的一頂部表面。
在圖16及圖17中，導電金屬係透過例如一習用雙鑲嵌操作而填充金屬線溝槽/金屬通路溝槽(後文中"溝槽(trench)")。經圖案化溝槽係藉由一電鍍操作而以一導電材料填充，且使用一化學機械研磨(CMP)操作、一蝕刻操作、或其組合將導電材料的過量部分從表面移除。電鍍溝槽的細節係於下面提供。第(N+1)金屬線123'係可自W形成，且更佳地自銅(Cu)，包括AlCu(統稱Cu)形成。在一個實施例中，第(N+1)金屬線123'係使用雙鑲嵌操作形成，該雙鑲嵌操作應為本技術領域中具有通常知識者所熟習者。首先，溝槽係蝕刻貫穿低k 介電層。此操作可藉由電漿蝕刻操作實施，諸如一電感耦合電漿(ICP)蝕刻。接著可沉積一介電襯墊(未顯示)在溝槽側壁上。在實施例中，襯墊材料可包括矽氧化物(SiOx)或矽氮化物(SiNx)，其可藉由電漿沉積操作形成，諸如物理氣相沉積(PVD)、或化學氣相沉積(CVD)，包括電漿增強化學氣相沈積(PECVD)。接下來，一Cu晶種層係鍍覆在溝槽中。請注意，Cu晶種層可鍍覆在頂部電極133的一頂部表面上方。接著，一銅層係沉積在溝槽中，之後平坦化該銅層，諸如藉由化學機械研磨(CMP)，而低至一低k介電層的頂部表面。暴露的銅表面以及介電層可以是共平面。
如圖17所繪示，在平坦化操作之後，移除導電金屬的過度多的部分，而形成在MRAM單元區100A以及邏輯區100B二者中的一第(N+1)金屬線123'以及在邏輯區100B中的一第N金屬通路122。在圖18中，一後續阻障層141及第(N+1)金屬通路溝槽以及第(N+2)金屬線溝槽係形成在低k介電層中。後續加工可進一步包括形成各種接觸件/通路/線以及多層互連特徵(如金屬層以及層間介電質)在基板上方，其等係用以連接積體電路裝置的各種特徵或結構。該等額外特徵可對裝置包括所形成之金屬閘極結構提供電氣互連。例如，一多層互連包括垂直互連件，諸如習用通路或接觸件；以及水平互連件，諸如金屬線。各種互連特徵可應用各種導電材料，包括銅、鎢、及/或矽化物。在一個實例中，一鑲嵌及/或雙鑲嵌操作係用於形成一銅相關多層互連結構。
因為形成BV 132之TiN或TaN晶格的密度不均勻，在結晶期間，BV 132之頂部表面的部分將凸起。在現有方法中，MRAM結構不包含再帽蓋層。現有方法僅在BV的表面上施加一CMP操作以平坦化BV的凸起。然而，即使是可藉由CMP操作將BV的凸起回蝕，晶格密度的不均勻性問題將會造成後續底部電極凸出。因此， MTJ與底部電極或頂部電極的一介面將會太粗糙(如粗糙度將會是大於20Å)，其將會降低MRAM的性能。根據本揭露的一些實施例，藉由在BV 132與底部電極131之間形成一再帽蓋層134，其在BV表面提供中斷非均勻晶格密度之用途，而可獲得在MTJ與頂部/底部電極之間的一平坦介面。在一些實施例中，可對再帽蓋層134施加一CMP操作，其將使MTJ與頂部/底部電極之間的介面更平滑。減少MTJ與頂部/底部電極之表面的粗糙度將增加MRAM的性能。
本揭露的一些實施例係提供一種半導體結構。該半導體結構包含一記憶體區。該記憶體區包含一底部通路；一再帽蓋層，在該BV上；一底部電極，在該再帽蓋層上；一磁性穿隧接面層，在該底部電極上；以及一頂部電極，在該MTJ層上。該再帽蓋層的材料係與該BV所具者不同。
本揭露的一些實施例係提供一種磁性隨機存取記憶體(MRAM)結構，其包含：一底部通路；一底部電極，在該BV上方；一磁性穿隧接面層，在該底部電極上；以及一頂部電極，在該MTJ層上。該MTJ層的粗糙度係小於10埃(Å)。
本揭露的一些實施例係提供一種用於製造一半導體結構的方法。該方法包括藉由一第一沉積來形成一底部通路；在該BV的一頂部表面上實施一化學機械研磨；藉由一第二沉積來形成一再帽蓋層在該BV上；以及形成一磁性穿隧接面層在該BV上方。該再帽蓋層的厚度係在一自約20Å至約50Å之範圍。
前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解他們可輕易地使用本揭露作為用以設計或修改其他操作及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等 構造不會背離本揭露之精神及範疇，以及他們可在不背離本揭露之精神及範疇下做出各種改變、取代、或替代。
再者，不意圖將本申請案的範疇限制於說明書中所描述之製程、機器、製造、物質的組成物、手段、方法、及步驟的具體實施例。從本發明之揭露，本技術領域中具有通常知識者將輕易地了解到，可根據本發明利用目前存在或待於日後開發出之實施如本文中所述之相應實施例實質上相同功能或達成如本文中所述之相應實施例實質上相同結果的製程、機器、製造、物質的組成物、手段、方法、或步驟。據此，隨附之申請專利範圍係意圖於它們的範疇中包括此等製程、機器、製造、物質的組成物、手段、方法、或步驟。

Claims (10)

  1. 一種半導體結構，其包含一記憶體區，該記憶體區包含：一第N金屬線；一底部通路，在該第N金屬線上方，具有一非均勻晶格密度在該底部通路的一頂部表面；一再帽蓋層，直接僅覆蓋在該底部通路上，中斷該底部通路的該頂部的該非均勻晶格密度；一底部電極，在該再帽蓋層上；一磁性穿隧接面層，在該底部電極上，其中該底部通路直接位於該磁性穿隧接面層的一投影的下方；一頂部電極，在該磁性穿隧接面層上；以及一第(N+1)金屬線，在該頂部電極上方。
  2. 如申請專利範圍第1項之半導體結構，其中該再帽蓋層的材料係與該底部電極所具者不同。
  3. 如申請專利範圍第1項之半導體結構，其進一步包含一邏輯區，相鄰於該記憶體區。
  4. 一種磁性隨機存取記憶體結構，其包含：一第N金屬線；一底部通路，在該第N金屬線上方，具有一非均勻晶格密度在該底部通路的一頂部表面；一再帽蓋層，直接僅覆蓋在該底部通路上，該再帽蓋層包括氮化物材料；一底部電極，在該再帽蓋層上方；一磁性穿隧接面層，在該底部電極上，其中該底部通路直接位於該磁性穿隧接面層的一投影的下方；一頂部電極，在該磁性穿隧接面層上；以及一第(N+1)金屬線，在該頂部電極上方。
  5. 如申請專利範圍第4項之磁性隨機存取記憶體結構，其中該再帽蓋層，在該底部通路與該底部電極之間，以及該再帽蓋層用以中斷該底部通路的該頂部的該非均勻晶格密度。
  6. 如申請專利範圍第5項之磁性隨機存取記憶體結構，其中該再帽蓋層的材料係與該底部通路所具者不同。
  7. 如申請專利範圍第5項之磁性隨機存取記憶體結構，其中該再帽蓋層包含一厚度係在一自約20Å至約50Å之範圍。
  8. 一種用於製造一半導體結構之方法，該方法包含：藉由一第一沉積來形成一底部通路；在該底部通路的一頂部表面上實施一化學機械研磨；藉由一第二沉積來形成一再帽蓋層在該底部通路上；形成一磁性穿隧接面層在該再帽蓋層上方，並且對準下方的該底部通路；以及藉由一遮罩層圖案化該磁性穿隧接面層及該再帽蓋層；其中該第一沉積包括一TiN或TaN化學氣相沉積操作，藉此該底部通路的該頂部表面包括因一非均勻晶格密度而有的一凸起表面。
  9. 如申請專利範圍第8項之方法，其中該磁性穿隧接面層的一粗糙度係小於10Å。
  10. 如申請專利範圍第8項之方法，其進一步包含：形成一底部電極在該再帽蓋層上；以及形成一頂部電極在該磁性穿隧接面層上方。
TW105124049A 2015-12-15 2016-07-29 半導體結構及形成其之方法 TWI638429B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/969,697 US9842986B2 (en) 2015-12-15 2015-12-15 Semiconductor structure and method of forming the same
US14/969,697 2015-12-15

Publications (2)

Publication Number Publication Date
TW201721809A TW201721809A (zh) 2017-06-16
TWI638429B true TWI638429B (zh) 2018-10-11

Family

ID=58994492

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105124049A TWI638429B (zh) 2015-12-15 2016-07-29 半導體結構及形成其之方法

Country Status (4)

Country Link
US (2) US9842986B2 (zh)
CN (1) CN106887443B (zh)
DE (1) DE102016100136A1 (zh)
TW (1) TWI638429B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136166B2 (en) * 2013-03-08 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and methods of making same
US9865538B2 (en) 2016-03-09 2018-01-09 International Business Machines Corporation Metallic blocking layer for reliable interconnects and contacts
CN108701756A (zh) * 2016-04-01 2018-10-23 英特尔公司 用于形成包括集成自旋转移力矩磁阻随机存取存储器的逻辑的技术
US10276485B2 (en) * 2017-08-02 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a homogeneous bottom electrode via (BEVA) top surface for memory
CN109545744B (zh) * 2017-09-21 2020-08-21 上海磁宇信息科技有限公司 一种磁性随机存储器单元阵列及周边电路连线的制造方法
US10658571B2 (en) * 2017-11-17 2020-05-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
CN116456806A (zh) 2018-06-08 2023-07-18 联华电子股份有限公司 半导体元件
US10930839B2 (en) * 2018-06-08 2021-02-23 United Microelectronics Corp. Magnetoresistive random access memory having a ring of magnetic tunneling junction region surrounding an array region
DE102019114256A1 (de) 2018-07-24 2020-01-30 Taiwan Semiconductor Manufacturing Co. Ltd. Speicherzelle mit deckelektrodendurchkontaktierung
US10790439B2 (en) 2018-07-24 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell with top electrode via
US11189659B2 (en) * 2018-08-29 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode to via interface
US11024344B2 (en) * 2018-10-09 2021-06-01 International Business Machines Corporation Landing pad in interconnect and memory stacks: structure and formation of the same
US10937828B2 (en) 2018-10-11 2021-03-02 International Business Machines Corporation Fabricating embedded magnetoresistive random access memory device with v-shaped magnetic tunnel junction profile
US10727274B2 (en) * 2018-10-23 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM top electrode via connection
CN111816224B (zh) * 2019-04-11 2024-03-12 上海磁宇信息科技有限公司 一种磁性隧道结存储阵列单元及其外围电路的制备方法
US11282788B2 (en) 2019-07-25 2022-03-22 International Business Machines Corporation Interconnect and memory structures formed in the BEOL
US11195751B2 (en) 2019-09-13 2021-12-07 International Business Machines Corporation Bilayer barrier for interconnect and memory structures formed in the BEOL
US11195993B2 (en) * 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
US11121087B2 (en) 2019-12-24 2021-09-14 Globalfoundries U.S. Inc. Methods of forming a conductive contact structure to an embedded memory device on an IC product and a corresponding IC product
US11158574B2 (en) 2019-12-24 2021-10-26 Globalfoundries U.S. Inc. Methods of forming a conductive contact structure to an embedded memory device on an IC product and a corresponding IC product
KR20210117395A (ko) 2020-03-18 2021-09-29 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11665977B2 (en) * 2020-05-29 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction device and method
US20220044717A1 (en) * 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and Method for MRAM Devices with a Slot Via
KR20220115645A (ko) * 2021-02-08 2022-08-18 삼성전자주식회사 반도체 소자 및 그 제조방법
US20230354717A1 (en) * 2022-04-29 2023-11-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
CN116209281B (zh) * 2022-09-30 2024-02-23 北京超弦存储器研究院 存储器的形成方法及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518588B1 (en) * 2001-10-17 2003-02-11 International Business Machines Corporation Magnetic random access memory with thermally stable magnetic tunnel junction cells
US6740588B1 (en) * 2002-03-29 2004-05-25 Silicon Magnetic Systems Smooth metal semiconductor surface and method for making the same
US20080293165A1 (en) * 2006-02-25 2008-11-27 Yadav Technology, Inc. Method for manufacturing non-volatile magnetic memory
US20120228728A1 (en) * 2011-03-07 2012-09-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365419B1 (en) * 2000-08-28 2002-04-02 Motorola, Inc. High density MRAM cell array
US6631055B2 (en) * 2001-06-08 2003-10-07 International Business Machines Corporation Tunnel valve flux guide structure formed by oxidation of pinned layer
US20040084400A1 (en) * 2002-10-30 2004-05-06 Gregory Costrini Patterning metal stack layers of magnetic switching device, utilizing a bilayer metal hardmask
US6849465B2 (en) * 2003-06-20 2005-02-01 Infineon Technologies Ag Method of patterning a magnetic memory cell bottom electrode before magnetic stack deposition
JP2005044847A (ja) 2003-07-23 2005-02-17 Tdk Corp 磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイスならびにそれらの製造方法
US7200032B2 (en) * 2004-08-20 2007-04-03 Infineon Technologies Ag MRAM with vertical storage element and field sensor
DE102004047411B3 (de) 2004-09-28 2006-05-11 Funktionale Materialien Rostock E.V. Magnetisches Speicherschichtsystem
KR100868553B1 (ko) 2005-08-23 2008-11-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호접속 장치 및 그 제조방법
US7692230B2 (en) * 2006-12-06 2010-04-06 Taiwan Semiconductor Manufacturing Co. Ltd. MRAM cell structure
US8735179B2 (en) * 2009-08-27 2014-05-27 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8227351B2 (en) 2010-03-22 2012-07-24 Qualcomm Incorporated Fabrication of magnetic tunnel junction (MTJ) devices with reduced surface roughness for magnetic random access memory (MRAM)
US8866242B2 (en) * 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
US9190317B2 (en) * 2013-01-10 2015-11-17 Semiconductor Manufacturing International (Shanghai) Corporation Interconnection structures and fabrication method thereof
DE102013104464B4 (de) 2013-03-15 2019-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur
US9142762B1 (en) 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
KR102214507B1 (ko) * 2014-09-15 2021-02-09 삼성전자 주식회사 자기 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518588B1 (en) * 2001-10-17 2003-02-11 International Business Machines Corporation Magnetic random access memory with thermally stable magnetic tunnel junction cells
US6740588B1 (en) * 2002-03-29 2004-05-25 Silicon Magnetic Systems Smooth metal semiconductor surface and method for making the same
US20080293165A1 (en) * 2006-02-25 2008-11-27 Yadav Technology, Inc. Method for manufacturing non-volatile magnetic memory
US20120228728A1 (en) * 2011-03-07 2012-09-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device

Also Published As

Publication number Publication date
US20180108832A1 (en) 2018-04-19
US10636961B2 (en) 2020-04-28
CN106887443B (zh) 2021-03-09
DE102016100136A1 (de) 2017-06-22
CN106887443A (zh) 2017-06-23
US9842986B2 (en) 2017-12-12
TW201721809A (zh) 2017-06-16
US20170170386A1 (en) 2017-06-15

Similar Documents

Publication Publication Date Title
TWI638429B (zh) 半導體結構及形成其之方法
US11362265B2 (en) Semiconductor structure and method of manufacturing the same
US11037983B2 (en) Semiconductor structure and method of forming the same
US20230088093A1 (en) Semiconductor structure and method of forming the same
US10991758B2 (en) Semiconductor structure
US20210202574A1 (en) Semiconductor memory device and method for fabricating the same
US11227893B2 (en) Semiconductor structure and method of forming the same
US9634243B1 (en) Semiconductor structure and method of forming the same