KR102214507B1 - 자기 메모리 장치 - Google Patents

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Abstract

자기 메모리 장치가 제공된다. 상기 자기 메모리 장치는, 제1 자화층(magnetization layer); 상기 제1 자화층 상의 터널 배리어(tunnel barrier); 상기 터널 배리어 상의 제2 자화층; 및 상기 제2 자화층 측벽의 적어도 일부분 상의 스핀 전류 보조층(spin current assisting layer);을 포함한다.

Description

자기 메모리 장치{Magnetic memory device}
본 발명의 기술적 사상은 자기 메모리 장치에 관한 것으로서, 더욱 상세하게는, 스핀 전달 토크(spin transfer torque, STT)를 이용한 자기 메모리 장치에 관한 것이다.
자기 터널 접합(magnetic tunnel junction, MTJ)의 자기 저항 특성을 이용하는 전자 장치에 대한 많은 연구가 이루어지고 있다. 특히, 고집적화된 MRAM(magnetic random access memory) 장치의 MTJ 셀이 미세화됨에 따라, MTJ 셀에 직접 전류를 인가하여 자화 반전(magnetization reversal)을 유도하여 STT(spin transfer torque)라는 물리 현상에 의해 정보를 저장하는 STT-MRAM이 주목을 받고 있다. 고집적화된 STT-MRAM은 빠른 스위칭 및 저전류 동작이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 낮은 동작 전류에서도 작동할 수 있는 자기 메모리 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 종횡비가 높은 MTJ 스택을 구현할 수 있는 자기 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 자기 메모리 장치는, 제1 자화층(magnetization layer); 상기 제1 자화층 상의 터널 배리어(tunnel barrier); 상기 터널 배리어 상의 제2 자화층; 및 상기 제2 자화층 측벽의 적어도 일부분 상의 스핀 전류 보조층(spin current assisting layer);을 포함한다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 상기 제2 자화층 측벽을 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 상기 터널 배리어의 일부분과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층 측벽을 둘러싸는 패시베이션층(passivation layer)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 자이언트 스핀 홀 효과(giant spin Hall effect)를 갖는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 0.05 내지 0.5의 스핀 홀 앵글(spin Hall angle)을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 탄탈륨(Ta), 텅스텐(W), 백금(Pt), 탄탈륨 질화물(TaNx) 및 텅스텐 질화물(WNx)으로 구성된 군으로부터의 적어도 하나의 원소를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 상기 제2 자화층 측벽 상의 제1 물질층, 및 상기 제1 물질층 상의 제2 물질층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 상기 제2 자화층 상면의 적어도 일부분 상에 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 다른 자기 메모리 장치는, 제1 자화층을 포함하는 고정층(pinned layer); 제2 자화층을 포함하는 자유층(free layer); 상기 고정층 및 상기 자유층 사이에 개재된 터널 배리어; 및 상기 자유층 측벽의 적어도 일부분 상에 형성되며, 상기 터널 배리어의 적어도 일부분과 접촉하는 스핀 전류 보조층을 포함한다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 상기 고정층 및 상기 자유층 사이에서 연장하는 방향으로 상기 자유층 측벽을 따라 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 상기 고정층과 전기적으로 연결되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 자유층은 터널 배리어의 상면에 평행한 일 방향으로 제1 폭을 가지며, 상기 자유층의 상기 제1 폭은 5 nm 내지 50 nm일 수 있다.
예시적인 실시예들에 있어서, 상기 자유층은 상기 터널 배리어의 상면에 수직한 일 방향으로 제1 높이를 가지며, 상기 자유층의 상기 제1 높이는 2 nm 내지 50 nm일 수 있다.
예시적인 실시예들에 있어서, 상기 자유층의 종횡비를 상기 제1 폭에 대한 상기 제1 높이의 비율로 정의할 때, 상기 자유층은 0.1 내지 25의 상기 종횡비를 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 다른 자기 메모리 장치는, 제1 자화층, 제2 자화층, 및 상기 제1 및 제2 자화층들 사이에 개재된 터널 배리어를 포함하는 MTJ 구조(magnetic tunnel junction structure); 및 상기 MTJ 구조의 측벽 일부분 상에 형성되는 스핀 전류 보조층을 포함한다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 상기 제1 자화층 측벽 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 상기 제1 자화층과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층 상에 형성되는 패시베이션층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 전류 보조층은 상기 제1 자화층 측벽 상에 순차적으로 적층된 제1 물질층 및 제2 물질층을 포함할 수 있다.
본 발명의 기술적 사상에 따르면, 상기 자기 메모리 장치는 낮은 동작 전류에서도 작동할 수 있고, 종횡비가 높은 MTJ 구조를 구현할 수 있어 고집적화가 가능할 수 있다.
도 1은 예시적인 실시예들에 따른 자기 메모리 장치의 개략적인 구성을 도시한 도면이다.
도 2는 도 1에 예시한 MTJ 구조의 확대 단면도이다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 자기 메모리 장치의 구동 방법을 나타내는 개략도들이다.
도 4는 예시적인 실시예들에 따른 MTJ 구조의 단면도이다.
도 5는 예시적인 실시예들에 따른 MTJ 구조의 단면도이다.
도 6은 예시적인 실시예들에 따른 MTJ 구조의 단면도이다.
도 7은 예시적인 실시예들에 따른 MTJ 구조의 단면도이다.
도 8a 내지 도 8j는 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 9는 예시적인 실시예들에 따른 자기 메모리 장치를 포함하는 정보 처리 시스템의 블록도이다.
도 10은 예시적인 실시예들에 따른 자기 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 10은 예시적인 실시예들에 따른 자기 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 11은 예시적인 실시예들에 따른 자기 메모리 장치를 포함하는 메모리 카드의 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 기술적 사상의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 예시적인 실시예들에 따른 자기 메모리 장치(10)의 개략적인 구성을 도시한 도면이다. 도 1에는 예시적으로 STT-MRAM으로 이루어지는 자기 메모리 장치(10)의 메모리 셀(20)이 도시되었다.
메모리 셀(20)은 MTJ 구조(magnetic tunnel junction structure)(30) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 연결될 수 있다. 셀 트랜지스터(CT)의 한 전극은 MTJ 구조(30)를 통해 비트 라인(BL)에 연결되고, 셀 트랜지스터(CT)의 다른 전극은 소스 라인(SL)에 연결될 수 있다.
MTJ 구조(30)는 고정층(pinned layer)(32), 자유층(free layer)(34), 자유층(34)의 측벽 상에 형성된 스핀 전류 보조층(spin current assisting layer)(36) 및 고정층(32)과 자유층(34) 사이에 개재된 터널 배리어(tunnel barrier)(38)를 포함할 수 있다.
고정층(32)은 고정층(32)과 자유층(34) 사이에서 연장하는 방향을 따라 자화 용이축(magnetization easy axis)을 가지며, 고정된 자화 방향을 가질 수 있다. 자유층(34)은 고정층(32)과 자유층(34) 사이에서 연장하는 방향을 따라 자화 용이축을 가지며, 조건에 따라 가변적인 자화 방향을 가질 수 있다.
MTJ 구조(30)의 저항 값은 자유층(34)의 자화 방향에 따라 달라진다. 자유층(34)의 자화 방향과 고정층(32)의 자화 방향이 평행(parallel)일 때, MTJ 구조(30)는 낮은 저항값을 가지며 데이터 '0'을 저장할 수 있다. 자유층(34)에서의 자화 방향과 고정층(32)에서의 자화 방향이 반평행(antiparallel)일 때, MTJ 구조(30)는 높은 저항값을 가지며, 데이터 '1'을 저장할 수 있다.
도 1에서, 고정층(32) 및 자유층(34)의 배치는 예시된 바에 한정되는 것은 아니며, 각각의 위치가 서로 바뀔 수도 있다.
도 1에 예시한 자기 메모리 장치(10)에서, STT-MRAM의 쓰기 동작을 위하여, 워드 라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL)과 소스 라인(SL) 사이에 쓰기 전류(WC1, WC2)를 인가한다. 이때, 쓰기 전류(WC1, WC2)의 방향에 따라 자유층(34)의 자화 방향이 결정될 수 있다. MTJ 구조(30)에서 자유층(34)의 자화 방향은 스핀 전달 토크(spin transfer torque, STT)에 의해 변할 수 있다.
도 1에 예시한 자기 메모리 장치(10)에서, STT-MRAM의 독출 동작을 위하여, 워드 라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 독출 전류를 인가하여, MTJ 구조(30)에 저장된 데이터를 판별할 수 있다. 이때, 독출 전류의 세기는 쓰기 전류(WC1, WC2)의 세기보다 매우 작기 때문에, 상기 독출 전류에 의해 자유층(34)의 자화 방향이 변하지 않는다.
도 2는 도 1에 예시한 MTJ 구조(30)의 확대 단면도이다.
도 2를 참조하면, 고정층(32)은 SAF(synthetic antiferromagnets) 구조를 가질 수 있다. 고정층(32)은 비자성 박막(NM)에 의해 서로 분리된 2 개의 강자성층들(FM1, FM2)을 포함할 수 있다. 2 개의 강자성층들(FM1, FM2) 사이에 삽입한 비자성 박막(NM)에 의한 RKKY (Ruderman-Kittel-Kasuya-Yosida) 상호작용에 의해 SAF 구조에서 반강자성 결합(antiferromagnetic coupling) 특성이 나타날 수 있다. 2 개의 강자성층들(FM1, FM2) 상호간에 작용하는 반강자성 결합에 의해 각 강자성층(FM1, FM2)의 자구들(magnetic domains)은 서로 반대 방향으로 정렬하여 상기 SAF 구조 전체의 자화량이 최소가 되도록 할 수 있다. 외부로부터 자유층(34)에 인가되는 자기장이 점차 증가되어 자화 역전의 임계값인 반전 자기장에 이르면 자화 역전 현상에 의해 전기 저항값이 순간적으로 바뀔 수 있다.
예시적인 실시예들에 있어서, 강자성층들(FM1, FM2)은 Fe, Co, Ni 또는 이들의 합금 및 이들의 다층 구조들을 포함할 수 있다. 예를 들어, 강자성층들(FM1, FM2)은 CoFeB, CoFe, NiFe, FePt, CoPt 등을 포함할 수 있고 또는 강자성층들(FM1, FM2)은 (Co/Ni)n, (Co/Pt)n 또는 (Co/Pd)n (여기서, n은 자연수)을 포함할 수 있다. 비자성 박막(NM)은 Fu, Cr, Pt, Pd, Ir, Rh, Ru, Os, Re, Au 및 Cu으로 이루어진 군에서 선택되는 단일 금속 또는 이들의 합금을 포함할 수 있다. 예를 들면, 상기 SAF 구조는 CoFeB/Ta/(Co/Pt)m/Ru/(Co/Pd)n (여기서, m 및 n은 자연수)의 다층 구조를 가질 수 있다.
터널 배리어(38)는 고정층(32) 상에 소정의 두께로 형성될 수 있다. 예를 들어, 터널 배리어(38)는 스핀 확산 길이(spin diffusion length)보다 얇은 두께를 가질 수 있다. 터널 배리어(38)는 비자성 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 터널 배리어(38)는 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물 및 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 터널 배리어(38)는 산화마그네슘(MgO)막일 수 있다. 이와 달리, 터널 배리어(38)는 복수의 층들을 포함할 수 있다. 예를 들어, 터널 배리어(38)는 마그네슘(Mg)/산화마그네슘(MgO), 산화마그네슘(MgO)/마그네슘(Mg) 또는 마그네슘(Mg)/산화마그네슘(MgO)/마그네슘(Mg)을 포함할 수 있다. 예시적인 실시예들에 있어서, 터널 배리어(38)는 소정의 결정 구조를 가질 수 있다. 예를 들어, 터널 배리어(38)는 NaCl 결정 구조(면심입방 격자 구조)를 가질 수 있다.
자유층(34)은 터널 배리어(38) 상에 형성될 수 있다. 자유층(34)은 자유층(34)과 고정층(32) 사이에서 연장하는 방향(예를 들어, 도 2의 Y 방향)으로 자화 용이축을 가질 수 있다. 이러한 경우에, 수직형 자기 메모리 장치(10)가 구현될 수 있다.
예시적인 실시예들에 있어서, 자유층(34)은 PMA(perpendicular magnetic anisotropy) 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 자유층(34)은 Fe, Co, Ni, Pd 및 Pt 중에서 선택되는 적어도 하나를 포함할 수 있다. 자유층(34)은 Co-M1 합금 (여기서, M1은 Pt, Pd 및 Ni 중에서 선택되는 적어도 하나의 금속) 또는 Fe-M2 합금 (여기서, M2는 Pt, Pd 및 Ni 중에서 선택되는 적어도 하나의 금속)으로 이루어질 수 있다. 상기 Co-M1 합금 또는 Fe-M2 합금은 L10 구조를 가질 수 있다. 다른 실시예들에 있어서, 자유층(34)은 B, C, Cu, Ag, Au, Ru, Ta 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함할 수 있다. 예시적인 실시예들에 있어서, 자유층(34)은 (Co/Pt)m, (Co/Pd)m 또는 (Co/Ni)m(여기서, m은 자연수)의 다층 구조를 포함하도록 형성될 수 있다.
자유층(34)은 자유층(34)과 고정층(32) 사이에서 연장하는 방향, 즉 도 2의 Y 방향을 따라 제1 높이(H1)를 가지며, 자유층(34)과 고정층(32) 사이에서 연장하는 방향에 수직한 방향, 즉 도 2의 X 방향을 따라 제1 폭(W1)을 가진다. 예시적인 실시예들에 있어서, 자유층(34)의 제1 높이(H1)는 약 2 nm 내지 50 nm일 수 있으나, 자유층(34)의 제1 높이(H1)가 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 자유층(34)의 제1 폭(W1)은 약 5 nm 내지 50 nm일 수 있으나, 자유층(34)의 제1 폭(W1)이 이에 한정되는 것은 아니다. 또한, 자유층(34)의 제1 폭(W1)에 대한 제1 높이(H1)의 비율을 종횡비(aspect ratio)라고 정의할 때, 자유층(34)은 약 0.1 내지 25의 종횡비를 가질 수 있으나, 자유층(34)의 종횡비가 이에 한정되는 것은 아니다.
스핀 전류 보조층(36)은 자유층(34)의 측벽 상에 형성되며, 스핀 전류 보조층(36)의 바닥면은 터널 배리어(38)의 상면 일부분과 접촉할 수 있다. 스핀 전류 보조층(36)은 자유층(34)의 측벽 전체를 둘러싸도록 형성될 수 있으나, 이와는 달리 스핀 전류 보조층(36)의 측벽의 적어도 일부분 상에 형성될 수도 있다. 예시적인 실시예들에 있어서, 스핀 전류 보조층(36)은 자이언트 스핀 홀 효과(giant spin Hall effect)를 갖는 물질을 포함할 수 있다. 스핀 전류 보조층(36)은 자이언트 스핀 홀 효과를 이용하여 자유층(34)에 스핀 전류를 전달시킬 수 있고, 이에 따라 MTJ 구조(30)에서 고정층(32)으로부터 자유층(34)에 스핀 토크를 전달하기 위하여 필요한 스위칭 전류가 감소될 수 있다.
예를 들어, 자이언트 스핀 홀 효과를 갖는 물질들은 스핀-궤도 커플링(spin-orbit coupling) 특성이 큰 비자성 물질들일 수 있다. 스핀-궤도 커플링 특성이 큰 비자성 물질과 자성 물질과의 접합 구조에서, 스핀-궤도 커플링 특성이 큰 비자성 물질로부터 자성 물질로 스핀 토크가 전달될 수 있으며, 이러한 현상을 자이언트 스핀 홀 효과로 지칭할 수 있다. 한편, 자이언트 스핀 홀 효과에 의한 스핀 전류 전달 현상은 이후에 도 3a 내지 도 3c를 참조로 상세히 설명하도록 한다.
예시적인 실시예들에 있어서, 스핀 전류 보조층(36)은 탄탈륨(Ta), 텅스텐(W), 백금(Pt), 금(Au), 탄탈륨 질화물(TaNx) 및 텅스텐 질화물(WNx)에서 선택되는 적어도 하나 이상의 물질을 포함할 수 있다. 예를 들어, 스핀 전류 보조층(36)은 탄탈륨(Ta), 텅스텐(W), 백금(Pt), 금(Au)과 다른 금속 원자들의 합금을 포함할 수 있다. 그러나 스핀 전류 보조층(36)의 물질이 이에 한정되는 것은 아니며, 자이언트 스핀 홀 효과를 갖는 다른 금속 원소들 또는 이들을 포함하는 합금들도 포함할 수 있다.
예시적인 실시예들에 있어서, 스핀 전류 보조층(36)은 약 0.05 내지 0.5의 스핀 홀 앵글(spin Hall angle, θH)을 갖는 물질을 포함할 수 있다. 여기서, 스핀 홀 앵글(θH)은 스핀-궤도 커플링 특성의 크기를 측정하기 위한 척도로서 사용될 수 있다. 스핀 홀 앵글(θH)은 전하 이동에 의한 전류값(JC)에 대한 스핀 이동에 의한 전류값(JS)의 비율로 표현될 수 있다.
θH = JS / JC
아래의 표 1에는 예시적으로 여러가지 금속 원소들의 스핀 홀 앵글(θH) 값을 표시하였다. 표 1에 도시된 스핀 홀 앵글(θH)의 측정 방법은 각각 스핀 홀 강자성 공명법(spin Hall ferromagnet resonance)와 역 스핀 홀 효과(Inverse spin Hall effect)를 이용한 것이며, 이에 대한 상세한 사항은 R1: Chi-Feng Pai et al.의 "Spin transfer torque devices utilizing the giant spin Hall effect of tungsten (Appl. Phys. Lett. 101, 122404 (2012))", R2: Luqiao Liu et al.의 "Spin-Torque Switching with the Giant Spin Hall Effect of Tantalum (Science, Vol. 336, no. 6081, pp. 555-558 (2012))", 및 R3: H. L. Wang et al.의 "Scaling of Spin Hall Angle in 3d, 4d, and 5d Metals from Y3Fe5O12/Metal Spin Pumping (Phys. Rev. Lett. 112, 197201 (2014))"의 문헌들을 참조할 수 있다.
물질 스핀 홀 앵글(θH) 측정 방법
β-텅스텐(β-W) 0.33 스핀 홀 강자성 공명법(R1)
β-탄탈륨(β-Ta) 0.15 스핀 홀 강자성 공명법(R2)
백금(Pt) 0.07 스핀 홀 강자성 공명법(R1)
금(Au) 0.084 역 스핀 홀 효과(R3)
은(Ag) 0.0068 역 스핀 홀 효과(R3)
구리(Cu) 0.0032 역 스핀 홀 효과(R3)
예시적인 실시예들에 있어서, 스핀 전류 보조층(36)은 고정층(32)과 자유층(34) 사이의 연장 방향에 실질적으로 수직한 방향으로(예를 들어, 도 2의 X 방향으로) 약 1 내지 10 nm의 두께를 가질 수 있으나, 스핀 전류 보조층(36)의 두께가 이에 한정되는 것은 아니다. 예를 들어, 스핀 전류 보조층(36)의 두께는 스핀 확산 길이(spin diffusion length)의 수 배보다 작을 수 있다. 예를 들어, 스핀 전류 보조층(36)의 두께는 스핀 확산 길이의 5 배보다 작을 수 있다. 스핀 확산 길이는 금속 원자의 종류에 따라 달라질 수 있으며, 예를 들어 텅스텐은 약 1 nm의 스핀 확산 길이를 가질 수 있다. 예시적인 실시예들에 있어서, 스핀 전류 보조층(36)이 텅스텐을 포함할 때, 스핀 전류 보조층(36)은 약 1 nm 내지 5 nm의 두께를 가질 수 있다. 스핀 전류 보조층(36)의 두께가 너무 작으면 자유층(34) 측벽 상에 스핀 전류 보조층(36)을 균일하게(또는 컨포말하게) 형성하기 어려우며, 또한 스핀 전류 전달에 필요한 최소 유효 자기 필드(effective magnetic field)가 형성되지 못할 수 있다. 스핀 전류 보조층(36)과 자유층(34)의 계면 부근의 매우 얇은 두께에서 자이언트 스핀 홀 효과가 발생하므로, 스핀 전류 보조층(36)의 두께가 너무 크면 스핀 토크 전달 효율이 감소할 수 있다.
한편, 전술한 것과 같이 자유층(34)은 약 5 nm 내지 50 nm의 제1 폭(W1) 및 약 2 nm 내지 50 nm의 제1 높이(H1)를 가질 수 있다. 자유층(34)의 제1 폭(W1)이 상대적으로 클 때, 스핀 전류 보조층(36)에 의한 유효 자기 필드의 영향은 미미할 수 있다. 그러나, 자유층(34)의 제1 폭(W1)이 작아질수록 스핀 전류 보조층(36)에 의한 유효 자기 필드의 효과는 커질 수 있다. 또한 MTJ 구조(30)의 열적 안정성(thermal stability)을 향상시키기 위하여 자유층(34)이 계면 수직 자기 이방성(interfacial perpendicular magnetic anisotropy, IPMA) 물질 대신 벌크 수직 자기 이방성(bulk PMA) 물질을 포함하는 경우에, 자유층(34)의 제1 높이(H1)를 더 크게 형성할 수 있다. 스핀 전류 보조층(36)은 자유층(34)의 측벽 상에 컨포말하게 형성되고, 스핀 전류 보조층(36)은 자유층(34)의 제1 높이(H1)와 실질적으로 동일한 높이를 가질 수 있으므로, 이러한 경우에 스핀 전류 보조층(36)에 의한 스핀 토크의 전달 효율은 더욱 증가될 수 있다.
따라서, 스핀 전류 보조층(36)을 구비한 MTJ 구조(30)를 포함하는 자기 메모리 장치(10)는 낮은 동작 전류에서도 작동할 수 있다. 또한, MTJ 구조(30)는 높은 종횡비를 가질 수 있으므로, 자기 메모리 장치(10)의 집적도가 향상될 수 있다.
이하에서는, 도 3a 내지 도 3c를 참조로 예시적인 실시예들에 따른 자기 메모리 장치(10)의 구동 방법에 대하여 개략적으로 설명하도록 한다.
도 3a에는 비자성 물질과 자성 물질의 접합 구조에서 전류에 의해 발생되는 스핀 전류가 개략적으로 도시된다. 비자성 금속층(NM)과 자성 금속층(FM)의 적층 구조를 형성한 후, 상기 적층 구조의 비자성 금속층(NM)의 종방향(예를 들어, 상기 적층 구조의 길이 방향 또는 도 3a의 Y 방향)을 따라 전류를 흘릴 수 있다. 이때, 전하 이동에 의한 전류는 JC로 표시될 수 있다. 비자성 금속층(NM)의 스핀-궤도 커플링 특성이 큰 것에 기인하여, 비자성 금속층(NM)의 횡방향(예를 들어, 상기 적층 구조의 길이 방향에 대한 수직 방향 또는 도 3a의 +Z 방향)으로 하나의 스핀을 갖는 전자들이 편향(deflected)될 수 있고, 또 다른 방향(예를 들어, 도 3a의 –Z 방향)으로 반대 스핀을 갖는 전자들이 편향될 수 있다. 예를 들어, Y 방향으로 전류가 흐를 때, 업 스핀(up spin)이 +Z 방향으로 축적되고 다운 스핀(down spin)이 –Z 방향으로 축적되며, 이들을 총합하면 –Z 방향으로(또는 +Z 방향으로) 스핀 전류가 발생할 수 있다. 이러한 스핀 전류는 도 3a에서 JS로 표현될 수 있다. 즉, 비자성 금속층(NM)에 전류가 흐를 때, 전류(JC)의 방향에 수직한 방향으로 스핀 전류(JS)가 유도될 수 있고, 비자성 금속층(NM)과 접해 있는 자성 금속층(FM)에 스핀 토크가 전달될 수 있다.
도 3b 및 도 3c에는 예시적인 실시예들에 따른 자기 메모리 장치(10)의 MTJ 구조(30)의 구동시 스핀 전류 보조층(36)에 의하여 발생하는 유효 자기 필드(ES1, ES2)가 개략적으로 도시된다.
도 3b 및 도 3c를 참조하면, 고정층(32)과 자유층(34) 사이에 인가되는 바이어스 방향에 따라 스핀 전류 보조층(36)에 의해 추가적인 유효 자기 필드(ES1, ES2)가 발생될 수 있다. 도 3b 및 도 3c에 도시된 스핀 전류 보조층(36) 및 자유층(34)은 도 3a에 도시된 비자성 금속층(NM) 및 자성 금속층(FM)에 각각 상응할 수 있다. 예를 들어, 도 3b에 도시된 것과 같이, 전자가 위로 향할 때 자유층(34)이 받는 스핀 토크의 방향은 인가된 전류의 방향과 평행한 상태일 수 있고(즉, 평행 상태로 스위칭될 수 있고), 스핀 전류 보조층(36)에 인가되는 바이어스에 의해 스핀 전류 보조층(36)에서 자유층(34)으로 스핀 전류가 유도될 수 있다. 이때, 유효 자기 필드(ES1)의 방향과 고정층(32)으로부터 자유층(34)으로 전달되는 스핀 토크의 방향이 실질적으로 동일한 방향을 향하도록 고정층(32)의 자화 방향이 결정될 수 있다. 스핀 전류 보조층(36)에 의해 발생한 유효 자기 필드(ES1)는 자유층(34)으로부터 고정층(32)을 향하는 방향으로 생성되므로, 고정층(32)으로부터 자유층(34)으로 전달되는 스핀 토크만으로 스위칭시키는 경우와 비교할 때, 자기 메모리 장치(10)는 더 작은 쓰기 전류에 의해 스위칭될 수 있다.
예를 들어, 도 3c에 도시된 것과 같이, 전자가 아래로 향할 때 자유층(34)이 받는 스핀 토크의 방향은 인가된 전류의 방향과 반평행한 상태일 수 있고(즉, 반평행 상태로 스위칭될 수 있고), 스핀 전류 보조층(36)에 인가되는 바이어스에 의해 스핀 전류 보조층(36)에서 자유층(34)으로 스핀 전류가 유도될 수 있다. 스핀 전류 보조층(36)에 의해 발생한 유효 자기 필드(ES2)는 고정층(32)으로부터 자유층(34)을 향하는 방향으로 생성되므로, 고정층(32)으로부터 자유층(34)으로 전달되는 스핀 토크만으로 스위칭시키는 경우와 비교할 때, 자기 메모리 장치(10)는 더 작은 쓰기 전류에 의해 스위칭될 수 있다.
도 4는 예시적인 실시예들에 따른 MTJ 구조(40)의 단면도이다. 상기 MTJ 구조(40)는 스핀 전류 보조층(46)의 구조를 제외하면 도 2를 참조로 설명한 MTJ 구조(30)와 유사하므로, 차이점을 위주로 설명한다.
도 4를 참조하면, 고정층(42)과 자유층(44) 사이에 터널 배리어(48)가 개재되며, 스핀 전류 보조층(46)은 자유층(44) 측벽 및 상면 상에 형성될 수 있다. 스핀 전류 보조층(46)은 제1 부분(46a) 및 제2 부분(46b)을 포함할 수 있다. 스핀 전류 보조층(46)의 제1 부분(46a)은 자유층(44) 측벽 상에 컨포말하게 형성되며, 스핀 전류 보조층(46)의 제2 부분(46b)은 자유층(44) 상면 상에 형성될 수 있다. 상기 제1 부분(46a) 및 제2 부분(46b)은 동일한 두께를 가질 수도 있고, 서로 다른 두께를 가질 수도 있다. 도 4에서는 스핀 전류 보조층(46)의 제1 부분(46a) 및 제2 부분(46b)이 각각 자유층(44)의 측벽 및 상면 전체 상에 형성된 것이 도시되었지만, 이와는 달리, 스핀 전류 보조층(46)의 제1 부분(46a) 및 제2 부분(46b)이 각각 자유층(44)의 측벽의 일부분 및 자유층(44) 상면의 일부분 상에 형성될 수도 있다.
도 5는 예시적인 실시예들에 따른 MTJ 구조(50)의 단면도이다. 상기 MTJ 구조(50)는 패시베이션층(59)을 더 포함하는 것을 제외하면 도 2를 참조로 설명한 MTJ 구조(30)와 유사하므로, 차이점을 위주로 설명한다.
도 5를 참조하면, 고정층(52)과 자유층(54) 사이에 터널 배리어(58)가 개재되며, 스핀 전류 보조층(56)이 자유층(54)의 측벽 및 상면 상에 컨포말하게 형성되며, 패시베이션층(59)이 스핀 전류 보조층(56) 측벽 상에 형성될 수 있다. 패시베이션층(59)은 실리콘 산화물, 알루미늄 산화물, 아연 산화물, 티타늄 산화물, 실리콘 산질화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있으나, 패시베이션층(59)의 물질이 이에 한정되는 것은 아니다. 패시베이션층(59)은 스핀 전류 보조층(56)의 측벽 전체 상에 소정의 두께로 형성되며, 자유층(54)의 산화 방지를 위한 캡핑층으로 작용할 수 있다.
한편, 스핀 전류 보조층(56)은 자유층(54) 측벽으로부터 수직 방향으로 컨포말하게 연장하여 스핀 전류 보조층(56)의 일부분이 터널 배리어(58) 상면 일부와 접촉할 수 있고, 터널 배리어(58)와 접촉하는 스핀 전류 보조층(56)의 상기 일부분 상에 패시베이션층(59)이 형성될 수 있다. 패시베이션층(59)은 그 측벽과 바닥면이 스핀 전류 보조층(56)에 접촉하며, 패시베이션층(59)이 터널 배리어(58)와 직접 접촉하지는 않을 수 있다.
도 6은 예시적인 실시예들에 따른 MTJ 구조(60)의 단면도이다. 상기 MTJ 구조(60)는 캡핑층(65)을 더 포함하는 것을 제외하면 도 2를 참조로 설명한 MTJ 구조(30)와 유사하므로, 차이점을 위주로 설명한다.
도 6을 참조하면, 고정층(62)과 자유층(64) 사이에 터널 배리어(68)가 개재되며, 자유층(64) 상에 캡핑층(65)이 형성되며, 자유층(64)과 캡핑층(65)의 적층 구조의 측벽 상에 스핀 전류 보조층(66)이 형성될 수 있다. 선택적으로, 스핀 전류 보조층(66)은 캡핑층(65) 상면 상에도 형성될 수 있다. 예시적인 실시예들에 있어서, 캡핑층(65)은 알루미늄(Al), 구리(Cu), 금(Au), 티타늄(Ti), 루테늄(Ru) 또는 티타늄 질화물(Ti) 등을 포함할 수 있다. 캡핑층(65)은 자유층(64)의 패터닝 공정에서 하드 마스크로 작용할 수 있으며, 자유층(64)의 패터닝 공정에서 자유층(64)이 산화되는 것을 방지할 수 있다. 선택적으로, 스핀 전류 보조층(66) 측벽 상에 패시베이션층(69)이 더 형성될 수 있다.
도 7은 예시적인 실시예들에 따른 MTJ 구조(70)의 단면도이다. 상기 MTJ 구조(70)는 스핀 전류 보조층(76)의 구조를 제외하면 도 2를 참조로 설명한 MTJ 구조(30)와 유사하므로, 차이점을 위주로 설명한다.
도 7을 참조하면, 고정층(72)과 자유층(74) 사이에 터널 배리어(78)가 개재되며, 자유층(74) 상에 캡핑층(75)이 형성되며, 자유층(74)과 캡핑층(75)의 적층 구조의 측벽 상에 스핀 전류 보조층(76)이 형성될 수 있다. 스핀 전류 보조층(76)은 제1 물질층(76a) 및 제2 물질층(76b)의 적층 구조를 포함할 수 있다. 제1 물질층(76a)은 자유층(74)의 측벽 상에 형성되고, 제2 물질층(76b)은 제1 물질층(76a) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 물질층(76a) 및 제2 물질층(76b)은 자이언트 스핀 홀 효과를 갖는 물질들을 포함할 수 있다. 제1 물질층(76a) 및 제2 물질층(76b)은 각각 0.05 내지 0.5의 스핀 홀 앵글을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 물질층(76a)이 제1 스핀 홀 앵글을 갖는 물질을 포함하고, 제2 물질층(76b)이 제2 스핀 홀 앵글을 갖는 물질을 포함하며, 상기 제1 스핀 홀 앵글이 제2 스핀 홀 앵글보다 클 수 있다. 그러나, 제1 및 제2 물질층들(76a, 76b)의 스핀 홀 앵글들이 이에 한정되는 것은 아니다. 다른 실시예들에 있어서, 자유층(74)의 측벽 상에 위치한 제1 물질층(76a)이 자이언트 스핀 홀 효과를 갖는 물질을 포함하며, 제2 물질층(76b)은 스핀 홀 효과를 보이지 않는 비자성 금속 물질을 포함할 수 있다. 제2 물질층(76b) 측벽 상에는 패시베이션층(79)이 더 형성될 수 있다.
도 8a 내지 도 8k는 예시적인 실시예들에 따른 자기 메모리 장치(100)(도 8j 참조)의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 도 6에 예시한 MTJ 구조(60)를 포함하는 자기 메모리 장치의 제조 방법에 대하여 예시적으로 설명한다. 도 8a 내지 도 8j에 있어서, 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.
도 8a를 참조하면, 기판(102) 상에 소자 분리막(104)을 형성하여 활성 영역(106)을 정의하고, 활성 영역(106)에 트랜지스터(110)를 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(102)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 카바이드(SiC) 기판, 갈륨 비소(GaAs) 기판, 인듐 비소(InAs) 기판 또는 인듐 인(InP) 기판과 같은 반도체 기판일 수 있다. 예시적인 실시예들에 있어서, 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 소자 분리막(104)은 STI(shallow trench isolation) 구조를 가질 수 있다.
트랜지스터(110)는 게이트 절연막(112), 게이트 전극(114), 소스 영역(116) 및 드레인 영역(118)을 포함할 수 있다. 게이트 전극(114)은 절연 캡핑 패턴(120) 및 절연 스페이서(122)에 의해 그 상면 및 양 측벽이 각각 절연되도록 형성될 수 있다.
기판(102) 상에 트랜지스터(110)를 덮는 제1 층간 절연막(130)을 형성하고, 제1 층간 절연막(130)을 관통하여 소스 영역(116)에 전기적으로 연결되는 제1 콘택 플러그(132)와, 드레인 영역(118)에 전기적으로 연결되는 제2 콘택 플러그(134)를 형성할 수 있다. 제1 층간 절연막(130) 위에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝하여, 복수의 제1 콘택 플러그(132)를 통해 소스 영역(116)에 전기적으로 연결되는 소스 라인(136)과, 소스 라인(136)의 양측에서 제2 콘택 플러그(134)를 통해 드레인 영역(118)에 각각 전기적으로 연결되는 도전 패턴(138)을 형성할 수 있다.
그 후, 제1 층간 절연막(130) 위에서 소스 라인(136) 및 도전 패턴(138)을 덮도록 제2 층간 절연막(140)을 형성할 수 있다. 도전 패턴(138)의 상면을 노출시키도록 제2 층간 절연막(140)을 일부 제거하여 하부 전극 콘택홀(140H)을 형성할 수 있다. 하부 전극 콘택홀(140H) 내에 도전 물질을 채우고, 제2 층간 절연막(140)의 상부면이 노출되도록 상기 도전 물질을 연마하여, 하부 전극 콘택 플러그(142)를 형성할 수 있다. 예시적인 실시예들에 있어서, 하부 전극 콘택 플러그(142)는 TiN, Ti, TaN, Ta 또는 W 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
도 8b를 참조하면, 제2 층간 절연막(140) 및 하부 전극 콘택 플러그(142) 위에 하부 전극층(152)이 형성될 수 있다. 예시적인 실시예들에 있어서, 하부 전극층(152)은 금속 또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들면, 하부 전극층(152)은 TiN을 사용하여 CVD(chemical vapor deposition) 공정, PVD(physical vapor deposition) 공정, ALD(atomic layer deposition) 공정 또는 반응성 PLD(reactive pulsed laser deposition) 공정에 의해 형성될 수 있다. 예시적인 실시예들에 있어서, 하부 전극층(152)은 낮은 배선 저항을 구현하기 위하여 질소 함량이 비교적 낮은 TiN 막을 포함할 수 있다. 예를 들어, 하부 전극층(152)은 N 원자비가 Ti 원자비보다 낮은 TiN 막을 포함할 수 있다.
이후, 하부 전극층(152) 위에 시드층(156)을 형성할 수 있다. 시드층(156)은 Ru, Pt 또는 Pd 층을 포함할 수 있다. 시드층(156)은 CVD 공정, PVD 공정, ALD 공정 또는 반응성 PLD 공정에 의해 형성될 수 있다. 예시적인 실시예들에 있어서, 시드층(156)은 각각 스퍼터링 가스로서 Kr(krypton)을 사용하는 DC 마그네트론 스퍼터링(magnetron sputtering) 공정에 의해 형성될 수 있다.
선택적으로, 하부 전극층(152)과 시드층(156) 사이에는 버퍼층(도시되지 않음)이 더 형성될 수 있다. 상기 버퍼층은 하부 전극층(152)과 시드층(156) 사이에서 하부 전극층(152)의 결정 구조와 시드층(156)의 결정 구조를 매칭하는 역할을 할 수 있다. 예시적인 실시예들에 있어서, 상기 버퍼층은 Ta을 포함할 수 있다.
도 8c를 참조하면, 시드층(156) 위에 고정층(160)을 형성할 수 있다. 고정층(160)은 도 2를 참조로 고정층(도 2의 32)에 대하여 설명한 것과 같은 SAF 구조를 가질 수 있다. 시드층(156) 상에 제1 강자성층(FM1), 비자성 박막(NM), 제2 강자성층(FM2)을 순차적으로 형성하여 2 개의 강자성층들(FM1, FM2) 사이에 비자성 박막(NM)이 개재된 고정층(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 고정층(160)은 고상 에피택시 성장(solid phase epitaxial growth)에 의한 초박막 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들면, 고정층(160)은 MBE(molecular beam epitaxy) 또는 MOCVD(metal organic CVD) 공정에 의해 형성될 수 있다. 고정층(160)은 약 200? 내지 400?의 비교적 저온의 공정 온도에서 형성될 수 있다. 예를 들면, 고정층(160)은 약 300?의 온도에서 형성될 수 있다.
예시적인 실시예들에 있어서, 강자성층들(FM1, FM2)은 CoFeB, CoFe, NiFe, FePt, CoPt 등을 사용하여 형성될 수 있다. 예를 들어, 강자성층들(FM1, FM2)은 Co 층, Pt 층을 교대로 반복 형성하여 (Co/Pt)n(여기서, n은 자연수)의 적층 구조로 형성할 수 있다. 또한, 강자성층들(FM1, FM2)은 (Co/Ni)n 또는 (Co/Pd)n(여기서, n은 자연수)의 적층 구조로 형성할 수 있다. 예시적인 실시예들에 있어서, 비자성 박막(NM)은 Fu, Cr, Pt, Pd, Ir, Rh, Ru, Os, Re, Au 및 Cu으로 이루어진 군에서 선택되는 단일 금속 또는 이들의 합금을 사용하여 형성할 수 있다.
이후, 고정층(160) 상에 터널 배리어(164)를 형성할 수 있다. 터널 배리어(164)는 Mg, Ti, Al, MgZn 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물, Ti 질화물, V 질화물 또는 이들의 조합으로 이루어질 수 있다.
도 8d를 참조하면, 터널 배리어(164) 위에 자유층(166)을 형성할 수 있다. 예시적인 실시예들에 있어서, 자유층(166)은 Fe, Co, Ni, Pd 및 Pt 중에서 선택되는 적어도 하나를 사용하여 형성될 수 있다. 자유층(166)은 Co-M1 합금 (여기서, M1은 Pt, Pd 및 Ni 중에서 선택되는 적어도 하나의 금속) 또는 Fe-M2 합금 (여기서, M2는 Pt, Pd 및 Ni 중에서 선택되는 적어도 하나의 금속)을 사용하여 형성될 수 있다. 상기 Co-M1 합금 또는 Fe-M2 합금은 L10 구조를 가질 수 있다. 다른 실시예들에 있어서, 자유층(166)은 B, C, Cu, Ag, Au, Ru, Ta 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 자유층(166)은 (Co/Pt)m, (Co/Pd)m 또는 (Co/Ni)m(여기서, m은 자연수)의 다층 구조로 형성될 수 있다.
도 8e를 참조하면, 자유층(166) 상에 캡핑층(168)을 형성할 수 있다. 캡핑층(168)은 Al, Cu, Au, Ti 또는 TiN을 사용하여 소정의 두께로 형성될 수 있다.
하부 전극층(152)으로부터 캡핑층(168)에 이르기까지 차례로 적층된 적층 구조는 예시된 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 예를 들면, 상기 적층 구조 대신 도 2, 도 4, 도 5 및 도 7에 예시한 MTJ 구조(30, 40, 50, 70) 중 어느 하나의 MTJ 구조의 적층 구조와 동일한 적층 구조를 포함하도록 형성할 수도 있다. 본 발명의 기술적 사상에 의한 실시예들에 따르면, 자기 메모리 장치에서 요구되는 특성에 따라 상기 적층 구조 내에 다양한 종류의 막들이 추가 또는 대체될 수 있다.
도 8f를 참조하면, 캡핑층(168) 상에 복수의 도전성 마스크 패턴(172)을 형성할 수 있다. 복수의 도전성 마스크 패턴(172)은 금속 또는 금속 질화물로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 도전성 마스크 패턴(172)은 Ru, W, TiN, TaN, Ti, Ta 또는 금속성 유리 합금 중에서 선택되는 적어도 하나의 물질을 포함한다. 예를 들면, 도전성 마스크 패턴(172)은 Ru/TiN 또는 TiN/W의 이중층 구조를 가질 수 있다. 도전성 마스크 패턴(172)은 상기 하부 전극 콘택 플러그(142)와 동일 축 상에 위치하도록 형성될 수 있다.
도 8g를 참조하면, 복수의 도전성 마스크 패턴(172)을 식각 마스크로 이용하여 터널 배리어(164)의 상면이 노출될 때까지 캡핑층(168) 및 자유층(166)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 플라즈마 식각 공정일 수 있다. 다른 실시예들에 있어서, 상기 식각 공정은 RIE(reactive ion etching), IBE(ion beam etching) 또는 Ar 밀링(milling) 공정일 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정에 SF6, NF3, SiF4, CF4, Cl2, CH3OH, CH4, CO, NH3, H2, N2, HBr 또는 이들의 조합으로 이루어지는 제1 식각 가스가 사용될 수 있다. 다른 실시예들에 있어서, 상기 제1 식각 가스에 더하여 Ne, Ar, Kr 또는 Xe 중에서 선택되는 적어도 하나의 제1 첨가 가스(additional gas)를 더 사용할 수 있다.
상기 식각 공정은 ICP(Inductively Coupled Plasma) 소스, CCP(Capacitively Coupled Plasma) 소스, ECR(Electron Cyclotron Resonance) 플라즈마 소스, 헬리콘파 여기 플라즈마(HWEP: Helicon-Wave Excited Plasma) 소스 또는 ACP(Adaptively Coupled Plasma) 소스로부터 형성된 플라즈마를 이용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 약 -10℃ 내지 65℃의 온도 및 약 2 내지 5 mT의 압력 하에서 수행될 수 있다. 상기 식각 공정이 수행되는 동안, 복수의 도전성 마스크 패턴(172)은 그 상면으로부터 일부가 식각 분위기에 의해 소모되어 낮아진 두께를 가질 수 있다.
도 8h를 참조하면, 터널 배리어(164)와 식각된 자유층(166), 캡핑층(168) 및 도전성 마스크 패턴(172)의 측벽들 상에 스핀 전류 보조층(174)을 소정의 두께로 형성할 수 있다. 스핀 전류 보조층(174)은 탄탈륨(Ta), 텅스텐(W), 백금(Pt), 금(Au), 탄탈륨 질화물(TaNx) 및 텅스텐 질화물(WNx)에서 선택되는 적어도 하나 이상의 물질을 사용하여 CVD 공정, PVD 공정, ALD 공정 또는 반응성 PLD 공정에 의해 형성될 수 있다. 예시적인 실시예들에 있어서, 스핀 전류 보조층(174)은 탄탈륨(Ta), 텅스텐(W), 백금(Pt), 금(Au), 탄탈륨 질화물(TaNx) 또는 텅스텐 질화물(WNx)을 포함하는 하나의 물질층, 또는 두 개 이상의 물질층들의 적층 구조로 형성할 수 있다.
이후, 스핀 전류 보조층(174) 상에 패시베이션층(176)을 소정의 두께로 형성할 수 있다. 패시베이션층(59)은 실리콘 산화물, 알루미늄 산화물, 아연 산화물, 티타늄 산화물, 실리콘 산질화물, 실리콘 질화물 등의 절연 물질을 사용하여 CVD 공정, PVD 공정, ALD 공정 또는 반응성 PLD 공정에 의해 형성될 수 있다.
도 8i를 참조하면, 패시베이션층(176) 상에 이방성 식각 공정을 수행하여 스핀 전류 보조층(174)의 측벽 상에만 패시베이션층(176)이 잔류될 수 있다. 이후, 패시베이션층(176)을 식각 마스크(또는 스페이서)로 사용하여 스핀 전류 보조층(174), 터널 배리어(164), 고정층(160), 시드층(156) 및 하부 전극층(152)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 플라즈마 식각 공정, RIE 공정, IBE 공정 또는 Ar 밀링 공정일 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정에 SF6, NF3, SiF4, CF4, Cl2, CH3OH, CH4, CO, NH3, H2, N2, HBr 또는 이들의 조합으로 이루어지는 제1 식각 가스가 사용될 수 있다. 다른 실시예들에 있어서, 상기 제1 식각 가스에 더하여 Ne, Ar, Kr 또는 Xe 중에서 선택되는 적어도 하나의 제1 첨가 가스(additional gas)를 더 사용할 수 있다. 상기 식각 공정은 상기 제1 식각 가스와는 다른 조성을 가지는 제2 식각 가스를 사용하는 식각 공정을 더 포함할 수 있다. 상기 제2 식각 가스는 SF6, NF3, SiF4, CF4, Cl2, CH3OH, CH4, CO, NH3, H2, N2, HBr 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제2 식각 가스를 사용하는 식각 공정시, Ne, Ar, Kr 또는 Xe 중에서 선택되는 적어도 하나의 제2 첨가 가스를 더 사용할 수 있다.
상기 식각 공정에 의해 복수의 하부 전극 콘택 플러그(142) 위에는 하부 전극층(152), 시드층(156), 고정층(160), 터널 배리어(164), 자유층(166), 캡핑층(168), 도전성 마스크 패턴(172) 및 스핀 전류 보조층(174)의 적층 구조물이 얻어질 수 있다. 이 때, 자유층(166) 상부의 캡핑층(168), 도전성 마스크 패턴(172) 및 스핀 전류 보조층(174) 부분은 상부 전극으로서 기능을 할 수 있다.
도 8j를 참조하면, 상기 식각 공정에서 형성된 상기 적층 구조물을 덮는 제3 층간 절연막(180)을 형성하고, 스핀 전류 보조층(174)의 상면이 노출되도록 제3 층간 절연막(180)의 일부 영역을 식각에 의해 제거하여 복수의 비트 라인 콘택홀(180H)을 형성할 수 있다. 복수의 비트 라인 콘택홀(180H) 내부를 채우는 도전층을 형성한 후, 제3 층간 절연막(180)의 상면이 노출될 때까지 도전층을 연마 또는 에치백하여, 복수의 비트 라인 콘택홀(180H) 내에 복수의 비트 라인 콘택 플러그(182)를 형성할 수 있다.
이후, 제3 층간 절연막(180) 및 복수의 비트 라인 콘택 플러그(182) 위에 비트 라인 형성용 도전층을 형성하고, 상기 도전층을 패터닝하여, 복수의 비트 라인 콘택 플러그(182)와 전기적으로 연결되는 라인 형상의 비트 라인(190)을 형성할 수 있다.
전술한 공정에 의해 자기 메모리 장치(100)가 완성된다.
도 9는 예시적인 실시예들에 따른 자기 메모리 장치를 포함하는 전자 시스템(700)의 블록도이다.
도 9를 참조하면, 전자 시스템(700)은 입력 장치(710), 출력 장치(720), 프로세서(730) 및 메모리 장치(740)를 구비한다. 일부 실시예들에서, 메모리 장치(740)는 불휘발성 메모리 셀을 포함하는 셀 어레이와, 읽기/쓰기 등의 동작을 위한 주변 회로를 포함할 수 있다. 다른 일부 실시예들에서, 상기 메모리 장치(740)는 불휘발성 메모리 장치 및 메모리 콘트롤러를 포함할 수 있다.
상기 메모리 장치(740)에 포함되는 메모리(742)는 도 1 내지 도 8j를 참조하여 설명한 본 발명의 실시예들에 따라, MTJ 구조(30, 40, 50, 60, 70) 또는 상기 MTJ 구조를 포함하는 자기 메모리 장치(10, 100)를 포함할 수 있다.
상기 프로세서(730)는 인터페이스를 통해 입력 장치(710), 출력 장치(720) 및 메모리 장치(740)에 각각 연결되어 전체적인 동작을 제어할 수 있다.
도 10은 예시적인 실시예들에 따른 자기 메모리 장치를 포함하는 정보 처리 시스템(800)의 블록도이다.
도 10을 참조하면, 정보 처리 시스템(800)은 버스(802)에 전기적으로 연결되는 불휘발성 메모리 시스템(810), 모뎀(820), 중앙 처리 장치(830), RAM(840) 및 유저 인터페이스(850)를 구비한다.
상기 불휘발성 메모리 시스템(810)은 메모리(812)와, 메모리 콘트롤러(814)를 포함할 수 있다. 불휘발성 메모리 시스템(810)에는 중앙 처리 장치(830)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
상기 불휘발성 메모리 시스템(810)은 MRAM, PRAM, RRAM, FRAM 등의 불휘발성 메모리를 포함할 수 있다. 상기 메모리(812) 및 RAM(840) 중 적어도 하나는 도 1 내지 도 8j를 참조하여 설명한 본 발명의 실시예들에 따라, MTJ 구조(30, 40, 50, 60, 70) 또는 상기 MTJ 구조를 포함하는 자기 메모리 장치(10, 100)를 포함할 수 있다.
상기 정보 처리 시스템(800)은 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player: PMP), 고상 디스크(solid state disk: SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 11은 예시적인 실시예들에 따른 자기 메모리 장치를 포함하는 메모리 카드(900)의 블록도이다.
상기 메모리 카드(900)는 메모리(910) 및 메모리 제어기(920)를 포함한다.
상기 메모리(910)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 메모리(910)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 불휘발성 특성을 갖는다. 상기 메모리(910)는 도 1 내지 도 8j를 참조하여 설명한 본 발명의 실시예들에 따라, MTJ 구조(30, 40, 50, 60, 70) 또는 상기 MTJ 구조를 포함하는 자기 메모리 장치(10, 100)를 포함할 수 있다.
상기 메모리 제어기(920)는 호스트(930)의 읽기/쓰기 요청에 응답하여 상기 메모리(910)에 저장된 데이터를 읽거나, 상기 메모리(910)의 데이터를 저장할 수 있다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10, 100: 자기 메모리 장치 30, 40, 50, 60, 70: MTJ 구조
32: 고정층 34: 자유층
36: 스핀 전류 보조층 38: 터널 배리어
102: 기판 104: 소자 분리막
106: 활성 영역 110: 트랜지스터
120: 절연 캡핑 패턴 122: 절연 스페이서
130, 140, 180: 층간 절연막 132, 134: 콘택 플러그
136: 소스 라인 138: 도전 패턴
142: 하부 전극 콘택 플러그 152: 하부 전극층
156: 시드층 160: 고정층
164: 터널 배리어 166: 자유층
168: 캡핑층 172: 도전성 마스크 패턴
174: 스핀 전류 보조층 176: 패시베이션층
182: 비트 라인 콘택 플러그 190: 비트 라인

Claims (10)

  1. 제1 자화층(magnetization layer);
    상기 제1 자화층 상의 터널 배리어(tunnel barrier);
    상기 터널 배리어 상의 제2 자화층; 및
    상기 제2 자화층 측벽의 적어도 일부분 상에 배치되고, 상기 제1 자화층과 접촉하지 않는 스핀 전류 보조층(spin current assisting layer);을 포함하고,
    상기 스핀 전류 보조층은 자이언트 스핀 홀 효과(giant spin Hall effect)를 갖는 물질을 포함하고,
    상기 스핀 전류 보조층은 상기 제2 자화층 상면의 적어도 일부분 상에 배치되는 자기 메모리 장치.
  2. 제1항에 있어서,
    상기 스핀 전류 보조층은 상기 제2 자화층 측벽을 둘러싸는 것을 특징으로 하는 자기 메모리 장치.
  3. 제1항에 있어서,
    상기 스핀 전류 보조층은 상기 터널 배리어의 일부분과 접촉하는 것을 특징으로 하는 자기 메모리 장치.
  4. 제1항에 있어서,
    상기 스핀 전류 보조층 측벽을 둘러싸는 패시베이션층(passivation layer)을 더 포함하는 자기 메모리 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 스핀 전류 보조층은 0.05 내지 0.5의 스핀 홀 앵글(spin Hall angle)을 갖는 것을 특징으로 하는 자기 메모리 장치.
  7. 제1항에 있어서,
    상기 스핀 전류 보조층은 탄탈륨(Ta), 텅스텐(W), 백금(Pt), 탄탈륨 질화물(TaNx) 및 텅스텐 질화물(WNx)으로 구성된 군으로부터의 적어도 하나의 원소를 포함하는 것을 특징으로 하는 자기 메모리 장치.
  8. 제1항에 있어서,
    상기 스핀 전류 보조층은 상기 제2 자화층 측벽 상의 제1 물질층, 및 상기 제1 물질층 상의 제2 물질층을 포함하는 것을 특징으로 하는 자기 메모리 장치.
  9. 삭제
  10. 제1 자화층을 포함하는 고정층(pinned layer);
    제2 자화층을 포함하는 자유층(free layer);
    상기 고정층 및 상기 자유층 사이에 개재된 터널 배리어; 및
    상기 자유층 측벽의 적어도 일부분 상에 형성되며, 상기 터널 배리어의 상면과 접촉하는 스핀 전류 보조층;을 포함하고,
    상기 스핀 전류 보조층의 바닥면이 상기 터널 배리어의 상면과 동일한 레벨에 배치되고,
    상기 스핀 전류 보조층은 자이언트 스핀 홀 효과(giant spin Hall effect)를 갖는 물질을 포함하고,
    상기 스핀 전류 보조층은 상기 제2 자화층 상면의 적어도 일부분을 커버하는 자기 메모리 장치.
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