KR20190052492A - 자기 메모리 장치 - Google Patents

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김상국
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노은선
오세충
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Abstract

자기 메모리 장치는 기판 상의 하부 전극, 상기 하부 전극 상에 차례로 적층된 제 1 자성층, 터널 배리어층, 및 제 2 자성층을 포함하는 자기 터널 접합 패턴, 및 상기 자기 터널 접합 패턴 상의 상부 전극을 포함한다. 상기 하부 전극은 제 1 물질을 포함하고 상기 상부 전극은 제 2 물질을 포함하고, 상기 자기 터널 접합 패턴과 상기 제 1 물질의 제 1 표면 결합 에너지는 상기 자기 터널 접합 패턴과 상기 제 2 물질의 제 2 표면 결합 에너지보다 작다.

Description

자기 메모리 장치{Magnetic memory device}
본 발명은 메모리 장치에 관한 것으로서, 보다 상세하게는 자기 터널 접합 패턴을 포함하는 자기 메모리 장치에 관한 것이다.
전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
자기 메모리 장치는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)을 이용하는 메모리 장치이다. 자기 터널 접합은 두 자성층들과 그 사이에 개재된 터널 배리어층을 포함하는데, 두 자성층들의 자화 방향에 따라 자기 터널 접합의 저항이 달라질 수 있다. 구체적으로, 두 자성층들의 자화 방향이 반평행하면 자기 터널 접합의 저항은 클 수 있고, 두 자성층들의 자화 방향이 평행하면 자기 터널 접합의 저항은 작을 수 있다. 자기 메모리 장치는 이러한 자기 터널 접합의 저항의 차이를 이용하여 데이터를 기입/판독할 수 있다.
특히, 스핀전달토크 자기 램(Spin Transfer Torque Magnetic Random Access Memory: STT-MRAM)은 자기 셀(magnetic cell)의 크기가 감소함에 따라 기록 전류의 크기도 감소하는 특성을 보이기 때문에 고집적 메모리로 주목 받고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 자기 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 자기 메모리 장치는 기판 상의 하부 전극; 상기 하부 전극 상에 차례로 적층된 제 1 자성층, 터널 배리어층, 및 제 2 자성층을 포함하는 자기 터널 접합 패턴; 및 상기 자기 터널 접합 패턴 상의 상부 전극을 포함하고, 상기 하부 전극은 제 1 물질을 포함하고 상기 상부 전극은 제 2 물질을 포함하고, 상기 자기 터널 접합 패턴과 상기 제 1 물질의 제 1 표면 결합 에너지는 상기 자기 터널 접합 패턴과 상기 제 2 물질의 제 2 표면 결합 에너지보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 자기 메모리 장치는 기판 상의 하부 전극; 상기 하부 전극 상에 차례로 적층된 제 1 자성층, 터널 배리어층, 및 제 2 자성층을 포함하는 자기 터널 접합 패턴; 및 상기 자기 터널 접합 패턴 상의 상부 전극을 포함하고, 상기 하부 전극 및 상기 상부 전극 중 적어도 하나는 저 에너지 전극 물질을 포함하고, 상기 자기 터널 접합 패턴과 상기 저 에너지 전극 물질의 표면 결합 에너지는 상기 자기 터널 접합 패턴과 텅스텐의 표면 결합 에너지보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 자기 메모리 장치는 기판 상의 하부 전극; 상기 하부 전극 상에 차례로 적층된 제 1 자성층, 터널 배리어층, 및 제 2 자성층을 포함하는 자기 터널 접합 패턴; 및 상기 자기 터널 접합 패턴 상의 상부 전극을 포함하고, 상기 하부 전극은 제 1 물질 및 제 2 물질을 포함하고 상기 상부 전극은 상기 제 2 물질을 포함하고, 상기 자기 터널 접합 패턴과 상기 제 1 물질의 제 1 표면 결합 에너지는 상기 자기 터널 접합 패턴과 상기 제 2 물질의 제 2 표면 결합 에너지보다 작을 수 있다.
본 발명의 실시예들에 따르면, 하부 전극 및/또는 상부 전극은 상대적으로 터널 배리어 패턴과 표면 결합 에너지가 낮은 물질로 형성될 수 있다. 그 결과, 패터닝 공정 동안에 전극 물질이 터널 배리어 패턴의 측벽에 재증착되는 현상이 완화될 수 있다.
본 발명의 실시예들에 따르면, 하부 전극은 터널 배리어 패턴과 표면 결합 에너지가 낮은 물질로 형성하고, 상부 전극은 식각 저항성이 큰 물질로 형성될 수 있다. 그 결과, 자기 터널 접합 패턴의 두께를 증가시키지 않으면서 재증착 현상을 완화할 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 포함하는 자기 메모리 장치의 단위 메모리 셀을 예시적으로 도시하는 개념도이다.
도 2는 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 포함하는 자기 메모리 장치의 단위 메모리 셀의 단면도이다.
도 3은 도 2의 Q 부분의 확대도이다.
도 4는 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 평면도이다.
도 5 내지 도 7은 본 발명 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 4의 I-I'선에 따른 단면도들이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 설명하기 위한 개념도들이다.
도 1은 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 포함하는 자기 메모리 장치의 단위 메모리 셀을 예시적으로 도시하는 개념도이다.
도 1을 참조하면, 단위 메모리 셀(MC)은 서로 교차하는 비트 라인(BL)과 워드 라인(WL) 사이에 배치된 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 상기 메모리 소자(ME)는 하부 전극(BE), 자기 터널 접합 패턴(MTJP) 및 상부 전극(TE)을 포함할 수 있다. 상기 메모리 소자(ME) 및 상기 선택 소자(SE)는 전기적으로 직렬로 연결될 수 있다.
상기 선택 소자(SE)는 상기 자기 터널 접합 패턴(MTJP)을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선이 상기 선택 소자(SE)에 연결될 수 있다. 상기 자기 터널 접합 패턴(MTJP)은 제 1 자성 패턴(MS1), 제 2 자성 패턴(MS2) 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 상기 제 1 및 제 2 자성 패턴들(MS1, MS2) 각각은 적어도 하나의 자성층을 포함할 수 있다.
상기 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2) 중의 하나의 자화 방향은, 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정될 수 있다. 본 명세서에서, 이러한 고정된 자화 특성을 갖는 자성층을 고정층이라 부를 것이다. 상기 제 1 자성 패턴(MS1) 또는 제 2 자성 패턴(MS2) 중 다른 하나의 자화 방향은 그것에 인가되는 외부 자계에 의해 스위치될 수 있다. 본 명세서에서, 이러한 가변적인 자화 특성을 갖는 자성층을 자유층이라 부를 것이다. 상기 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들에 의존적일 수 있다. 예를 들면, 상기 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 상기 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 기억 장치에서의 데이터 저장 원리로 이용될 수 있다. 상기 제 1 및 제 2 자성 패턴들(MS1, MS2) 및 상기 터널 배리어 패턴(TBP)에 대해서는 이하, 도 8 및 도 9를 참조하여 보다 상세히 설명된다.
도 2는 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 포함하는 자기 메모리 장치의 단위 메모리 셀의 단면도이다. 도 3은 도 2의 Q 부분의 확대도이다.
도 2 및 도 3을 참조하여, 기판(110)이 제공될 수 있다. 일 예로, 상기 기판(110)은 실리콘 기판, SOI 기판 또는 게르마늄 기판일 수 있다. 상기 기판(110)은 선택 소자(SE)를 포함할 수 있다. 일 예로, 상기 선택 소자(SE)는 워드 라인을 포함하는 선택 소자일 수 있다.
상기 선택 소자(SE)에 연결되는 콘택 플러그(CT)가 제공될 수 있다. 상기 콘택 플러그(CT)는 상기 기판(110) 상의 제 1 층간 절연막(120)을 관통하여 상기 선택 소자(SE)의 일 단자에 접속될 수 있다. 상기 콘택 플러그(CT)는 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 콘택 플러그(CT) 상에 하부 전극(BE), 자기 터널 접합 패턴(MTJP), 및 상부 전극(TE)이 차례로 제공될 수 있다.
상기 자기 터널 접합 패턴(MTJP)은 제 1 자성 패턴(MS1), 제 2 자성 패턴(MS2) 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 상기 하부 전극(BE), 상기 자기 터널 접합 패턴(MTJP), 및 상기 상부 전극(TE)은 제 2 층간 절연막(124) 내에 제공될 수 있다. 상기 제 1 층간 절연막(120) 및 상기 제 2 층간 절연막(124)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 하부 전극(BE) 및 상기 상부 전극(TE) 중 적어도 하나는 저 에너지 전극 물질을 포함할 수 있다. 상기 저 에너지 전극 물질과 상기 터널 배리어 패턴(TBP)의 표면 결합 에너지(surface binding energy)는 텅스텐과 상기 터널 배리어 패턴(TBP)의 결합 에너지 보다 작을 수 있다. 본 명세서에서 표면 결합 에너지는 별도로 지칭하지 않는 한, 해당 물질의 원자 1개를 상기 터널 배리어 패턴(TBP)의 표면으로부터 제거하는데 소요되는 에너지에 상응한다. 일 예로, 상기 저 에너지 전극 물질은 구리(Cu), 알루미늄(Al), 게르마늄(Ge), 탄소(C), 스칸튬(Sc), 티타늄(Ti), 탄탈륨(Ta) 또는 바나듐(V)일 수 있다. 일 예로, 상기 저 에너지 전극 물질은 텅스텐에 비하여 원자량이 작은 물질일 수 있다. 상기 저 에너지 전극 물질의 표면 결합 에너지는 다음과 같으며, 텅스텐(W)의 표면 결합 에너지인 2.72eV 보다 작다.
원소 Cu Al Ge C Sc Ti Ta V
표면결합에너지
(eV)		 0.99 1.23 1.02 2.24 1.80 2.25 2.25 2.68
상기 저 에너지 전극 물질들의 표면 결합 에너지는 상기 터널 배리어 패턴(TBP)이 MgO이고, 상술한 바와 같이 MgO 층의 표면에서 해당 물질의 원자 하나를 분리하는데 필요한 에너지를 기준으로 측정되었다.
본 발명의 실시예들에 따르면, 통상적으로 전극 물질로 사용되는 텅스텐보다 표면 결합 에너지가 낮은 물질을 전극 물질로 사용함으로써 전극 패터닝 시에 전극 물질이 상기 터널 배리어 패턴(TBP)의 측벽에 재증착(re-deposition)되어 발생되는 상기 제 1 자성 패턴(MS1)과 제 2 자성 패턴(MS2) 사이의 단락 현상을 완화할 수 있다. 즉, 상기 저 에너지 전극 물질들을 전극 물질로 사용 시, 상기 터널 배리어 패턴(TBP)의 측벽 상에 도전성 잔류물이 형성되는 현상이 완화될 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 전극(BE)은 상기 저 에너지 전극 물질을 포함하는 도전층일 수 있다. 일 예로, 상기 하부 전극(BE)은 구리층, 알루미늄층, 게르마늄층, 탄소층, 스칸튬층, 티타늄층, 탄탈륨층 또는 바나듐층일 수 있다. 상기 게르마늄층은 3족 또는 5족 원소로 도핑된층일 수 있다. 상기 탄소층은 그래핀과 같은 도전성 결정 구조를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 전극(BE)은 상기 저 에너지 전극 물질의 도전성 금속 질화물층일 수 있다. 일 예로, 상기 하부 전극(BE)은 질화알루미늄층, 질화티타늄층, 질화탄탈륨층, 또는 질화바나듐층을 포함할 수 있다. 다른 실시예에서, 상기 하부 전극(BE)은 상기 저 에너지 전극 물질층과 상기 저 에너지 전극 물질의 도전성 금속 질화물층을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 전극(TE)은 상기 저 에너지 전극 물질을 포함하는 도전층일 수 있다. 일 예로, 상기 상부 전극(TE)은 구리층, 알루미늄층, 게르마늄층, 탄소층, 스칸튬층, 티타늄층, 탄탈륨층 또는 바나듐층일 수 있다. 상기 게르마늄층은 3족 또는 5족 원소로 도핑된층일 수 있다. 상기 탄소층은 그래핀과 같은 도전성 결정 구조를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 전극(TE)은 상기 저 에너지 전극 물질의 도전성 금속 질화물층일 수 있다. 일 예로, 상기 상부 전극(TE)은 질화알루미늄층, 질화티타늄층, 질화탄탈륨층, 또는 질화바나듐층을 포함할 수 있다. 다른 실시예에서, 상기 상부 전극(TE)은 상기 저 에너지 전극 물질층과 상기 저 에너지 전극 물질의 도전성 금속 질화물층을 포함할 수 있다. 일 예로, 상기 상부 전극(TE)은 상기 하부 전극(BE)과 동일한 물질로 형성될 수 있다. 이와는 달리 상기 상부 전극(TE)은 상기 하부 전극(BE)과 다른 물질로 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 전극(BE)은 제 1 물질을 포함하고, 상기 상부 전극(TE)은 제 2 물질을 포함할 수 있다. 상기 제 1 물질과 상기 터널 배리어 패턴(TBP)의 표면 결합 에너지는 상기 제 2 물질과 상기 터널 배리어 패턴(TBP)의 표면 결합 에너지 보다 작을 수 있다. 상기 상부 전극(TE)은 상기 자기 터널 접합 패턴(MTJP)을 형성하기 위한 마스크로 사용되므로, 상기 제 2 물질은 상기 제 1 물질과 비교하여 이온 빔에 대하여 식각 저항성이 큰 물질 중에서 선택될 수 있다. 그 결과, 상기 자기 터널 접합 패턴(MTJP)의 두께를 증가시키지 않으면서 재증착 현상을 완화할 수 있다.
일 예로, 상기 제 1 물질은 표 1의 저 에너지 전극 물질일 수 있다. 즉, 상기 제 1 물질은 구리(Cu), 알루미늄(Al), 게르마늄(Ge), 탄소(C), 스칸튬(Sc), 티타늄(Ti), 탄탈륨(Ta) 또는 바나듐(V)일 수 있다. 상기 제 2 물질은 텅스텐일 수 있다. 상기 하부 전극(BE)은 제 1 물질층 및/또는 상기 제 1 물질의 도전성 질화물층을 포함할 수 있다. 상기 상부 전극(TE)은 텡스텐층 및/또는 텅스텐 질화물층을 포함할 수 있다.
다른 예로, 상기 제 1 물질은 상기 제 2 물질보다 주기율표 상의 그룹 넘버가 큰 물질일 수 있다. 일 예로, 상기 제 1 물질은 IUPAC 그룹 11 내지 14의 물질일 수 있고, 상기 제 2 물질은 IUPAC 그룹 3 내지 6의 물질일 수 있다. 상기 제 1 물질은 아래의 표 2의 제 1 물질군 중 선택될 수 있고, 상기 제 2 물질은 아래의 표 2의 제 2 물질군 중에서 선택될 수 있다. 즉, 상기 제 1 물질은 구리(Cu), 알루미늄(Al), 게르마늄(Ge), 또는 탄소(C)일 수 있고, 상기 제 2 물질은 스칸튬(Sc), 티타늄(Ti), 탄탈륨(Ta), 바나듐(V), 또는 텅스텐(W)일 수 있다. 상기 하부 전극(BE)은 상기 제 1 물질층 및/또는 상기 제 1 물질의 도전성 질화물층을 포함할 수 있다. 상기 상부 전극(TE)은 상기 제 2 물질층 및/또는 상기 제 2 물질의 도전성 질화물층을 포함할 수 있다.
제 1 물질군 제 2 물질군
원소 Cu Al Ge C Sc Ti Ta V W
표면결합에너지
(eV)		 0.99 1.23 1.02 2.24 1.80 2.25 2.25 2.68 2.72
다른 예로, 상기 하부 전극(BE)은 제 1 물질 및 제 2 물질을 포함하고, 상기 상부 전극(TE)은 제 2 물질을 포함할 수 있다. 상기 제 1 물질과 상기 터널 배리어 패턴(TBP)의 표면 결합 에너지는 상기 제 2 물질과 상기 터널 배리어 패턴(TBP)의 표면 결합 에너지 보다 작을 수 있다. 일 예로, 상기 제 2 물질이 텅스텐(W)인 경우, 상기 하부 전극(BE)은 구리(Cu), 알루미늄(Al), 게르마늄(Ge), 탄소(C), 스칸튬(Sc), 티타늄(Ti), 탄탈륨(Ta) 또는 바나듐(V) 중 하나 이상과 텅스텐(W)의 화합물을 포함할 수 있다. 상기 하부 전극(BE) 내의 제 1 물질과 상기 제 2 물질의 중량비는 약 1:1 내지 약 1:20일 수 있다. 상기 하부 전극(BE) 내의 상기 제 1 물질의 비율은 약 5wt% 내지 약 50wt%일 수 있다.
상기 하부 전극(BE)은 상기 제 1 물질 및 상기 제 2 물질의 화합물층 및/또는 상기 제 1 물질 및 상기 제 2 물질의 도전성 질화물층을 포함할 수 있다. 상기 상부 전극(TE)은 제 2 물질층 및/또는 상기 제 2 물질의 도전성 질화물층을 포함할 수 있다.
다른 예로, 상기 하부 전극(BE) 및 상기 상부 전극(TE) 각각은 제 1 물질 및 제 2 물질을 포함할 수 있다. 일 예로, 상기 하부 전극(BE) 내의 제 1 물질의 비율은 상기 상부 전극(TE) 내의 제 1 물질의 비율과 실질적으로 동일할 수 있다. 일 예로, 상기 하부 전극(BE)과 상기 상부 전극(TE) 내의 제 1 물질의 비율은 약 약 5wt% 내지 약 50wt%일 수 있다. 이와는 달리, 상기 하부 전극(BE) 내의 제 1 물질의 비율은 상기 상부 전극(TE) 내의 제 1 물질의 비율보다 클 수 있다. 일 예로, 상기 하부 전극(BE) 내의 제 1 물질의 비율은 약 15wt% 내지 약 50wt%이고, 상기 상부 전극(TE) 내의 제 1 물질의 비율 약 5wt% 내지 약 15wt%일 수 있다. 상기 하부 전극(BE) 및 상기 상부 전극(TE)은 상기 제 1 물질 및 상기 제 2 물질의 화합물층 및/또는 상기 제 1 물질 및 상기 제 2 물질의 도전성 질화물층을 포함할 수 있다.
상기 상부 전극(TE)의 두께(T2)는 상기 하부 전극(BE)의 두께(T1)보다 두꺼울 수 있다. 일 예로, 상기 상부 전극(TE)의 두께(T2)는 상기 하부 전극(BE)의 두께(T1)의 약 2배 내지 약 10배일 수 있다. 일 예로, 상기 하부 전극(BE)의 두께(T2)는 약 50Å 내지 약 500 Å일 수 있다.
일 예로, 상기 상부 전극(TE)은 금속 질화물 패턴(141) 및 상기 금속 질화물 패턴(141) 상의 금속 패턴(144)을 포함할 수 있다. 상기 상부 전극(TE) 상에 비트 라인(BL)이 제공될 수 있다. 상기 금속 질화물 패턴(141)은 상기 금속 패턴(144)과 상기 자기 터널 접합 패턴(MTJP)의 접착(adhesion)을 개선할 수 있다. 상기 금속 패턴(144)은 상기 금속 질화물 패턴(141) 보다 두꺼울 수 있다. 일 예로, 상기 금속 패턴(144)의 두께는 상기 금속 질화물 패턴(141)의 두께의 약 2배 내지 약 7배일 수 있다. 상기 금속 패턴(144)의 두께는 약 250Å 내지 약 500 Å일 수 있다. 상기 자기 터널 접합 패턴(MTJP)은 상기 금속 패턴(144) 보다 두꺼울 수 있다. 일 예로, 상기 자기 터널 접합 패턴(MTJP)의 두께는 상기 금속 패턴(144)의 두께의 1.5배 내지 2배일 수 있다. 상기 자기 터널 접합 패턴(MTJP)의 두께는 약 450 Å 내지 약 800 Å일 수 있다.
제 1 방향(D1)으로, 상기 상부 전극(TE), 상기 자기 터널 접합 패턴(MTJP) 및 상기 하부 전극(BE)의 폭은, 상기 상부 전극(TE)으로부터 상기 하부 전극(BE)으로 갈수록 연속적으로 증가할 수 있다. 상기 제 1 층간 절연막(120)의 상부에는 상기 콘택 플러그(CT)의 상면보다 낮게 리세스된 리세스 영역(RS)이 제공될 수 있다.
도 4는 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 평면도이다. 도 5 내지 도 7은 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 4의 I-I'선에 따른 단면도들이다.
도 4 및 도 5를 참조하여, 기판(110) 상에 제 1 층간 절연막(120)이 제공될 수 있다. 상기 기판(110)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 선택 소자들(SE)이 상기 기판(110) 상에 제공될 수 있고, 상기 제 1 층간 절연막(120)이 상기 선택 소자들을 덮을 수 있다. 상기 선택 소자들(SE)은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 상기 제 1 층간 절연막(120)은 산화물, 질화물, 탄화물 및/또는 산질화물을 포함할 수 있다. 일 예로, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다.
콘택 플러그들(CT)이 상기 제 1 층간 절연막(120) 내에 제공될 수 있다. 상기 콘택 플러그들(CT)의 각각은 상기 제 1 층간 절연막(120)을 관통하여 상기 선택 소자들(SE) 중 대응하는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 콘택 플러그들(CT)은 상기 제 1 층간 절연막(120) 내에 콘택홀을 형성한 후, 이를 도전물질로 채워 형성할 수 있다. 상기 콘택 플러그들(CT)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 콘택 플러그들(CT)의 상면들은 상기 제 1 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 콘택 플러그들(CT) 상에 하부 전극층(132)을 형성할 수 있다. 상기 하부 전극층(132)은 복수의 콘택 플러그들(CT)을 덮도록 형성될 수 있다. 상기 하부 전극층(132)은 도 2 및 도 3을 참조하여 설명된 하부 전극(BE)의 물질로 형성될 수 있다. 상기 하부 전극층(132)은 스퍼터링 공정으로 형성될 수 있다. 상기 하부 전극층(132)의 형성 후, 평탄화 공정이 수행될 수 있으나, 이에 한정되지 않는다.
상기 하부 전극층(132) 상에 자기 터널 접합층(160) 및 상부 전극층(170)을 형성할 수 있다. 상기 자기 터널 접합층(160)은 상기 하부 전극층(132) 상에 차례로 적층된 제 1 자성층(162), 터널 배리어층(164), 및 제 2 자성층(166)을 포함할 수 있다. 상기 제 1 및 제 2 자성층들(162, 166) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 기준층일 수 있으며, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행하게 변경 가능한 자화 방향을 갖는 자유층일 수 있다.
일 예로, 상기 기준층 및 자유층의 자화 방향들은 상기 터널 배리어층(164)과 상기 제 2 자성층(166) 사이의 계면에 실질적으로 수직할 수 있다. 다른 예로, 상기 기준층 및 자유층의 자화방향들은 상기 터널 배리어층(164)과 상기 제 2 자성층(166)의 상기 계면에 실질적으로 평행할 수 있다. 상기 기준층 및 자유층의 자화 방향에 대해서는 이하 도 8 및 도 9를 참조하여 보다 상세히 설명된다. 상기 제 1 자성층(162), 터널 배리어층(164), 및 제 2 자성층(166)의 각각은 스퍼터링, 물리 기상 증착, 또는 화학 기상 증착 공정 등으로 형성될 수 있다.
상기 상부 전극층(170)은 도 2 및 도 3을 참조하여 설명된 상부 전극(TE)의 물질로 형성될 수 있다. 일 예로, 상기 상부 전극층(170)은 금속질화물층(172) 및 금속층(174)을 포함할 수 있다. 이와는 달리 상기 금속질화물층(172) 및 상기 금속층(174) 중 하나는 생략될 수 있다.
도 4 및 도 6을 참조하여, 패터닝 공정이 수행될 수 있다. 상기 패터닝 공정은 이온 빔 식각(Ion Beam Etch)을 포함할 수 있다. 먼저, 상기 상부 전극층(170)을 패터닝하여 상부 전극들(TE)이 형성될 수 있다. 일 예로, 상기 상부 전극들(TE)은 각각 금속 질화물 패턴(141) 및 상기 금속 질화물 패턴(141) 상의 금속 패턴(144)을 포함할 수 있다. 상기 상부 전극들(TE)을 마스크로 그 아래의 자기 터널 접합층(160) 및 하부 전극층(132)을 패터닝할 수 있다. 이에 따라, 하부 전극들(BE) 및 자기 터널 접합 패턴들(MTJP)이 형성될 수 있다. 상기 자기 터널 접합 패턴들(MTJP) 각각은 제 1 자성 패턴(MS1), 터널 배리어 패턴(TBP), 및 제 2 자성 패턴(MS2)을 포함할 수 있다. 본 패터닝 공정 동안, 상기 제 1 층간 절연막(120)의 상부에 리세스 영역(RS)이 형성될 수 있다.
본 발명의 실시예들에 따르면 상기 하부 전극층(132) 및/또는 상부 전극층(170)은 상대적으로 상기 터널 배리어 패턴(TBP)과 표면 결합 에너지가 낮은 물질로 형성될 수 있다. 그 결과, 패터닝 공정 동안에 전극 물질이 상기 터널 배리어 패턴(TBP)의 측벽에 재증착(re-deposition)되는 현상이 완화될 수 있다.
도 4 및 도 7을 참조하여, 상기 하부 전극들(BE), 상기 자기 터널 접합 패턴들(MTJP) 및 상기 상부 전극들(TE)의 측벽을 덮는 제 2 층간 절연막(124)이 형성될 수 있다. 일 예로, 상기 제 2 층간 절연막(124)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물로 형성될 수 있다. 일 예로, 상기 제 2 층간 절연막(124)은 화학 기상 증착으로 형성될 수 있다. 일 실시예에 있어서, 상기 자기 터널 접합 패턴들(MTJP)의 측벽을 덮는 보호층이 상기 제2 층간 절연막의 형성 이전에 형성될 수 있다. 일 예로, 상기 보호층은 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다.
상기 상부 전극들(TE) 상에 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 금속, 금속 질화물 또는 도핑된 반도체 물질 중 적어도 하나로 형성될 수 있다. 일 예로, 상기 비트 라인들(BL)은 스퍼터링으로 형성될 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 설명하기 위한 개념도들이다. 자기 터널 접합 패턴(MTJP)은 제 1 자성 패턴(MS1), 터널 배리어 패턴(TBP), 및 제 2 자성 패턴(MS2)을 포함할 수 있다. 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2) 중 어느 하나는 자기 터널 접합(magnetic tunnel junction: MTJ)의 자유 패턴이고, 나머지 하나는 자기 터널 접합의 고정 패턴일 수 있다. 이하, 설명의 간소화를 위하여 제 1 자성 패턴(MS1)을 고정 패턴으로 제 2 자성 패턴(MS2)을 자유 패턴으로 설명하나, 이와 반대로, 제 1 자성 패턴(MS1)이 자유 패턴이고 제 2 자성 패턴(MS2)이 고정 패턴일 수 있다. 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유 패턴 및 상기 고정 패턴의 자화 방향들에 의존적일 수 있다. 예를 들면, 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유 패턴 및 상기 고정 패턴의 자화 방향들이 평행한(parallel) 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 자기 터널 접합 패턴(MTJP)의 전기적 저항은 자유 패턴의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 기억 장치에서의 데이터 저장 원리로서 이용될 수 있다.
도 8을 참조하면, 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 이러한 실시예들에서, 제 1 자성 패턴(MS1)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에서, 상기 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 상기 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
제 2 자성 패턴(MS2)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 제 2 자성 패턴(MS2)은 강자성 물질을 포함할 수 있다. 일 예로, 제 2 자성 패턴(MS2)는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
제 2 자성 패턴(MS2)은 복수의 층으로 구성될 수 있다. 일 예로, 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
터널 배리어 패턴(TBP)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어 패턴(TBP)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 터널 배리어 패턴(TBP)은 복수의 층들을 포함할 수 있다. 터널 배리어 패턴(TBP)은 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 9를 참조하면, 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면에 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 이러한 실시예들에서, 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 일 예로, 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 “내재적 수평 자화 특성”은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다.
일 예로, 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)의 포화 자화량을 낮추기 위해, 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다. 제 1 자성 패턴(MS1) 및 제 2 자성 패턴(MS2)은 스퍼터링 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상의 하부 전극;
    상기 하부 전극 상에 차례로 적층된 제 1 자성층, 터널 배리어층, 및 제 2 자성층을 포함하는 자기 터널 접합 패턴; 및
    상기 자기 터널 접합 패턴 상의 상부 전극을 포함하고,
    상기 하부 전극은 제 1 물질을 포함하고 상기 상부 전극은 제 2 물질을 포함하고,
    상기 자기 터널 접합 패턴과 상기 제 1 물질의 제 1 표면 결합 에너지는 상기 자기 터널 접합 패턴과 상기 제 2 물질의 제 2 표면 결합 에너지보다 작은 자기 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 물질은 Cu, Ge, Al, Sc, C, Ti, Ta, 또는 V를 포함하는 자기 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 물질은 텅스텐을 포함하는 자기 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 물질의 원자량은 상기 제 2 물질의 원자량보다 작은 자기 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 물질은 상기 제 2 물질보다 주기율 표 상의 그룹 넘버가 큰 자기 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 물질은 Cu, Al, Ge, 또는 C이고,
    상기 제 2 물질은 Sc, Ti, Ta, V, 또는 W인 자기 메모리 장치.
  7. 제 5 항에 있어서,
    상기 하부 전극은 Cu, Al, Ge, C 또는 이들의 질화물을 포함하고,
    상기 상부 전극은 Sc, Ti, Ta, V, W 또는 이들의 질화물을 포함하는 자기 메모리 장치.
  8. 제 1 항에 있어서,
    상기 상부 전극은 상기 하부 전극보다 이온 빔에 대하여 식각 저항성이 큰 물질을 포함하는 자기 메모리 장치.
  9. 제 1 항에 있어서,
    상기 상부 전극은 상기 하부 전극보다 두꺼운 자기 메모리 장치.
  10. 제 1 항에 있어서,
    상기 상부 전극은 금속 질화물층과 상기 금속 질화물층 상의 금속층을 포함하는 자기 메모리 장치.
  11. 제 1 항에 있어서,
    상기 하부 전극은 상기 제 2 물질을 더 포함하는 자기 메모리 장치.
  12. 제 11 항에 있어서,
    상기 하부 전극 내의 상기 제 1 물질과 상기 제 2 물질의 중량비는 약 1:1 내지 약 1:20인 자기 메모리 장치.
  13. 제 11 항에 있어서,
    상기 상부 전극은 상기 제 1 물질을 더 포함하고,
    상기 하부 전극 내의 상기 제 1 물질의 비율은 상기 상부 전극 내의 상기 제 1 물질의 비율보다 큰 자기 메모리 장치.
  14. 기판 상의 하부 전극;
    상기 하부 전극 상에 차례로 적층된 제 1 자성층, 터널 배리어층, 및 제 2 자성층을 포함하는 자기 터널 접합 패턴; 및
    상기 자기 터널 접합 패턴 상의 상부 전극을 포함하고,
    상기 하부 전극 및 상기 상부 전극 중 적어도 하나는 저 에너지 전극 물질을 포함하고,
    상기 자기 터널 접합 패턴과 상기 저 에너지 전극 물질의 표면 결합 에너지는 상기 자기 터널 접합 패턴과 텅스텐의 표면 결합 에너지보다 작은 자기 메모리 장치.
  15. 제 14 항에 있어서,
    상기 하부 전극은 상기 저 에너지 전극 물질을 포함하고 상기 상부 전극은 상기 저 에너지 전극 물질을 포함하지 않는 자기 메모리 장치.
  16. 제 14 항에 있어서,
    상기 하부 전극 내의 상기 저 에너지 전극 물질의 비율은 상기 상부 전극 내의 상기 저 에너지 전극 물질의 비율보다 높은 자기 메모리 장치.
  17. 제 16 항에 있어서,
    상기 하부 전극 내의 상기 저 에너지 전극 물질의 비율은 약 15wt% 내지 약 50wt%이고,
    상기 상부 전극 내의 상기 저 에너지 전극 물질의 비율은 약 5wt% 내지 약 15wt%인 자기 메모리 장치.
  18. 제 14 항에 있어서,
    상기 저 에너지 전극 물질은 Cu, Al, Ge, C, Sc, Ti, Ta, 또는 V 인 자기 메모리 장치.
  19. 기판 상의 하부 전극;
    상기 하부 전극 상에 차례로 적층된 제 1 자성층, 터널 배리어층, 및 제 2 자성층을 포함하는 자기 터널 접합 패턴; 및
    상기 자기 터널 접합 패턴 상의 상부 전극을 포함하고,
    상기 하부 전극은 제 1 물질 및 제 2 물질을 포함하고 상기 상부 전극은 상기 제 2 물질을 포함하고,
    상기 자기 터널 접합 패턴과 상기 제 1 물질의 제 1 표면 결합 에너지는 상기 자기 터널 접합 패턴과 상기 제 2 물질의 제 2 표면 결합 에너지보다 작은 자기 메모리 장치.
  20. 제 19 항에 있어서,
    상기 상부 전극은 상기 제 1 물질을 더 포함하고,
    상기 하부 전극 내의 상기 제 1 물질의 비율은 상기 상부 전극 내의 상기 제 1 물질의 비율보다 큰 자기 메모리 장치.
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