KR20120137862A - 3차원 더블 크로스 포인트 어레이를 갖는 반도체 메모리 소자 및 그 제조방법 - Google Patents

3차원 더블 크로스 포인트 어레이를 갖는 반도체 메모리 소자 및 그 제조방법 Download PDF

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KR20120137862A
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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 서로 다른 층에 제공되고 2개의 교차점들을 정의하는 3개의 도선들, 및 상기 2개의 교차점들에 배치된 2개의 메모리 셀들을 포함할 수 있다. 상기 3개의 도선들은 제1 수평방향으로 서로 평행하게 신장하는 제1 및 제2 도선들, 및 상기 제1 수평방향과 교차하는 제2 수평방향으로 신장하는 제3 도선을 포함할 수 있다. 상기 제1 및 제2 도선들은 상기 수직방향으로 서로 인접하되 엇갈리게 상기 제2 수평방향으로 배열될 수 있다. 상기 제3 도선은 상기 제1 및 제2 도선들과 수직 이격될 수 있다.

Description

3차원 더블 크로스 포인트 어레이를 갖는 반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE HAVING THREE-DIMENSIONAL DOUBLE CROSS POINT ARRAY}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 3차원 더블 크로스 포인트 어레이를 갖는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자의 대용량 고집적화 추세에 부응하고자 Matrix Semiconductor, Inc.에 양수된 미국특허 제6,185,122호와 같은 3차원 크로스 포인트 어레이 구조가 제안된 바 있었다. 상기 종래기술에 있어서 2층 이상의 크로스 포인트 어레이를 구현하고자 할 때, 각 메모리 층은 메모리 층들 사이의 도선(bit line)을 공유한다. 2개의 메모리 층을 구성하는 경우 3개의 직교하는 도선이 필요하므로 공정이 간단해질 수 있다. 그러나, 각 메모리 층마다 메모리 셀이나 선택소자를 형성하는 공정을 반복하여야 하며, 3개 혹은 그 이상의 메모리 층들이 적층될 경우 메모리 층들 간에 간섭이 심해져 동작 마진이 줄어드는 문제점이 발생할 수 있다.
본 발명은 종래기술에서의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 공정을 단순화할 수 있는 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 집적도를 향상시킬 수 있는 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 우수한 전기적 특성을 갖출 수 있는 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 및 그 제조방법은 2개의 크로스 포인트 저항 메모리층들을 동시에 형성하여 공정을 단순화하고 집적도를 높일 수 있는 것을 특징으로 한다. 본 발명은 2개층으로 형성된 평행한 2개의 도선들과 이들과 교차하는 1개의 도선이 만나는 2개의 지점들에 2개의 메모리 셀들이 형성되는 것을 다른 특징으로 한다. 본 발명은 동일한 면적에 2배의 메모리 셀 밀도를 구현할 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자는: 서로 다른 층에 제공되고, 2개의 교차점들을 정의하는 3개의 도선들; 및 상기 2개의 교차점들에 배치된 2개의 메모리 셀들을 포함할 수 있다. 상기 3개의 도선들은 제1 수평방향으로 서로 평행하게 신장하는 제1 및 제2 도선들; 및 상기 제1 수평방향과 교차하는 제2 수평방향으로 신장하는 제3 도선을 포함할 수 있다. 상기 제1 및 제2 도선들은 상기 수직방향으로 서로 인접하되 상하 엇갈리게 상기 제2 수평방향으로 배열될 수 있다. 상기 제3 도선은 상기 제1 및 제2 도선들과 수직 이격될 수 있다.
본 실시예의 소자에 있어서, 상기 제2 도선은 상기 제1 도선 위에 배치되고, 상기 제3 도선은 상기 제2 도선 위에 배치될 수 있다.
본 실시예의 소자에 있어서, 상기 2개의 메모리 셀들은: 상기 제1 도선과 상기 제3 도선과의 교차점에 제공된 제1 메모리 셀과; 그리고 상기 제2 도선과 상기 제3 도선과의 교차점에 제공된 제2 메모리 셀을 포함할 수 있다. 상기 제1 및 제2 메모리 셀들은 상기 제2 수평방향으로 이격될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 및 제2 메모리 셀들 각각은: 전류나 전압 인가에 따라 저항이 낮거나 높은 상태로 가역적으로 천이 가능한 데이터 저장층과; 그리고 상기 데이터 저장층에 상기 전류나 전압을 인가하는 하부전극을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 하부전극은: 상기 제1 도선에 접하며 상기 제1 도선을 따라 상기 제1 수평방향으로 연속적으로 연장된 제1 전극과; 그리고 상기 제2 도선에 접하며 상기 제2 도선을 따라 상기 제1 수평방향으로 연속적으로 연장된 제2 전극을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 데이터 저장층은 상기 하부전극과 상기 제3 도선 사이에 제공되고, 상기 제3 도선을 따라 상기 제2 수평방향으로 연속적으로 연장되어 상기 제1 및 제2 전극들과 공통으로 연결될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 메모리 셀은 상기 제1 전극과 상기 데이터 저장층 사이에 제공된 제1 선택소자를 더 포함할 수 있다. 상기 제2 메모리 셀은 상기 제2 전극과 상기 데이터 저장층 사이에 제공된 제2 선택소자를 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제3 도선과 상기 데이터 저장층 사이에 상기 제3 도선을 따라 상기 제2 수평방향으로 연속적으로 연장되어 상기 제1 및 제2 전극들과 공통으로 연결된 상부전극을 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 및 제2 도선들은 상기 수직방향으로 일부 오버랩될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 메모리 소자는: 제1 방향으로 신장하는 제1 도선; 상기 제1 방향과 교차하는 제2 방향으로 신장하고, 상기 제1 도선으로부터 수직하게 이격된 제3 도선; 상기 제1 및 제3 도선들 사이에서 상기 제1 방향으로 신장하여 상기 제1 도선과 평행한 그리고 상기 제1 도선에 비해 상기 제2 방향으로 쉬프트된 제2 도선; 상기 제1 도선과 상기 제3 도선과의 교차점에 제공된 제1 메모리 셀; 및 상기 제2 도선과 상기 제3 도선과의 교차점에 제공된 제2 메모리 셀을 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 제1 메모리 셀은 상기 제1 도선과 직접 접하며 상기 제1 도선을 따라 상기 제1 방향으로 연속적으로 신장된 라인 형태의 제1 하부전극과, 상기 제1 하부전극과 상기 제3 도선 사이에 제공된 적어도 2가지의 안정한 저항 상태들로 가역적으로 천이 가능한 데이터 저장층을 포함할 수 있다. 상기 제2 메모리 셀은 상기 제2 도선과 직접 접하며 상기 제2 도선을 따라 상기 제1 방향으로 연속적으로 신장된 라인 형태의 제2 하부전극과, 상기 제2 하부전극과 상기 제3 도선 사이에 제공된 상기 데이터 저장층을 포함할 수 있다. 상기 데이터 저장층은 상기 제3 도선을 따라 상기 제2 방향으로 연속적으로 신장되어 상기 제1 및 제2 하부전극들과 공통으로 연결될 수 있다.
본 다른 실시예의 소자에 있어서, 상기 제1 및 제2 하부전극들 각각과 상기 데이터 저장층과 접합은 비선형 특성을 가질 수 있다.
본 다른 실시예의 소자에 있어서, 상기 데이터 저장층과 상기 제3 도전 사이에 제공되고, 상기 제3 도선에 직접 접하며 상기 제3 도선을 따라 상기 제2 방향으로 연속적으로 신장되어 상기 제1 및 제2 하부전극들과 공통으로 연결된 상부전극을 더 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 제1 메모리 셀은 상기 제1 하부전극과 상기 데이터 저장층 사이에 제공된 그리고 상기 제1 교차점에 한정된 아일랜드 형태의 제1 선택소자를 더 포함할 수 있다. 상기 제2 메모리 셀은 상기 제2 하부전극과 상기 데이터 저장층 사이에 제공된 그리고 상기 제2 교차점에 한정된 아일랜드 형태의 제2 선택소자를 더 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 제1 및 제2 하부전극들 각각은 상기 제1 및 제2 도선들 각각에 비해 작은 폭을 가질 수 있다.
본 다른 실시예의 소자에 있어서, 상기 제2 도선은 상기 제1 도선과 상기 제3 도선 사이에 제공되어 상기 제1 도선은 상기 제3 도선에 비해 상기 제2 도선에 더 인접할 수 있다.
본 다른 실시예의 소자에 있어서, 제1 메모리 셀은 상기 제2 메모리 셀에 비해 수직 길이가 클 수 있다.
본 다른 실시예의 소자에 있어서, 상기 제1 및 제2 메모리 셀들은 상기 제3 도선을 따라 상기 제2 방향으로 이격 배열될 수 있다.
본 다른 실시예의 소자에 있어서, 상기 제2 도선의 일측은 수직한 방향으로 마주보는 상기 제1 도선의 일측과 상하 오버랩될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자는: 서로 수평하게 이격되어 평행하게 신장되는 복수개의 제1 도선들; 서로 수평하게 이격되어 평행하게 신장되며, 상기 복수개의 제1 도선들과는 수직 이격되고, 상기 복수개의 제1 도선들과 평행한 복수개의 제2 도선들; 서로 수평하게 이격되어 평행하게 신장되며, 상기 복수개의 제2 도선들과는 수직 이격되고, 상기 복수개의 제1 및 제2 도선들과 교차하는 복수개의 제3 도선들; 상기 복수개의 제1 도선들과 상기 복수개의 제3 도선들과의 교차점들에 제공된 복수개의 제1 메모리 셀들; 및 상기 복수개의 제2 도선들과 상기 복수개의 제3 도선들과의 교차점들에 제공된 복수개의 제2 메모리 셀들을 포함할 수 있다. 상기 복수개의 제2 도선들은 상기 복수개의 제1 도선들과는 상하 엇갈리게 교대로 배열될 수 있다.
본 또 다른 실시예의 소자에 있어서, 상기 복수개의 제2 도선들은 상기 복수개의 제1 도선들과 상기 복수개의 제3 도선들 사이에 제공될 수 있다.
본 또 다른 실시예의 소자에 있어서, 상기 복수개의 제1 도선들은 제1 공면을 이루는 제1 층을 이루고, 상기 복수개의 제2 도선들은 상기 제1 층보다 높은 제2 공면을 이루는 제2 층을 이루고, 그리고 상기 복수개의 제3 도선들은 상기 제2 층보다 높은 제3 공면을 이루는 제3 층을 이룰 수 있다.
본 또 다른 실시예의 소자에 있어서, 상기 복수개의 제1 도선들은, 각각 최소 피처 크기와 동일한 폭을 가지고 상기 최소 피처 크기의 2배의 피치로 상기 제1 층에 배열될 수 있다. 상기 복수개의 제2 도선들은, 각각 상기 최소 피처 크기와 동일한 폭을 가지고 상기 최소 피처 크기의 2배의 피치로 상기 제2 층에 배열될 수 있다.
본 또 다른 실시예의 소자에 있어서, 상기 복수개의 제1 도선들은 각각 최소 피처 크기보다 큰 폭을 가지고 상기 최소 피처 크기의 2배의 피치로 상기 제1 층에 배열될 수 있다. 상기 복수개의 제2 도선들은 각각 상기 최소 피처 크기보다 큰 폭을 가지고 상기 최소 피처 크기의 2배의 피치로 상기 제2 층에 배열될 수 있다. 상기 복수개의 제2 도선들은 상기 복수개의 제1 도선들과 상하 일부 중첩될 수 있다.
본 또 다른 실시예의 소자에 있어서, 상기 복수개의 제3 도선들은, 각각 상기 최소 피처 크기와 동일하거나 큰 폭을 가지고 상기 최소 피처 크기의 2배의 피치로 상기 제3 층에 배열될 수 있다.
본 또 다른 실시예의 소자에 있어서, 상기 복수개의 제1 메모리 셀들은 상기 복수개의 제1 도선들과 직접 접하며 상기 복수개의 제1 도선들을 따라 연속적으로 신장된 라인 형태의 복수개의 제1 하부전극들을 포함할 수 있다. 상기 복수개의 제2 메모리 셀들은 상기 복수개의 제2 도선들과 직접 접하며 상기 복수개의 제2 도선들을 따라 연속적으로 신장된 라인 형태의 복수개의 제2 하부전극들을 포함할 수 있다. 상기 복수개의 제1 및 제2 하부전극들은 상기 제3 도선의 신장 방향으로 교대로 배열될 수 있다.
본 또 다른 실시예의 소자에 있어서, 상기 복수개의 제1 및 제2 메모리 셀들은 상기 복수개의 제1 및 제2 하부전극들과 상기 복수개의 제3 도선들 사이에 제공된 상기 복수개의 제3 도선들을 따라 연속적으로 신장된 라인 형태의 복수개의 데이터 저장층들을 더 포함할 수 있다. 하나의 제3 도선을 따라 교대로 배열된 복수개의 제1 및 제2 하부전극들은 상기 하나의 제3 도선의 아래에 제공된 하나의 데이터 저장층에 공통으로 연결될 수 있다.
본 또 다른 실시예의 소자에 있어서, 상기 복수개의 제1 및 제2 메모리 셀들은 상기 복수개의 데이터 저장층들과 상기 복수개의 제3 도선들 사이에 제공된 복수개의 상부전극들을 더 포함할 수 있다. 상기 복수개의 상부전극들 각각은 상기 복수개의 제3 도선들 각각을 따라 연속적으로 신장된 라인 형태일 수 있다.
본 또 다른 실시예의 소자에 있어서, 상기 복수개의 제1 메모리 셀들은: 상기 복수개의 제1 하부전극들과 상기 복수개의 데이터 저장층들 사이에 제공된, 상기 복수개의 제1 도선들과 상기 복수개의 제3 도선들과의 교차점들에 한정된 아일랜드 형태의 복수개의 제1 선택소자들을 더 포함할 수 있다. 상기 복수개의 제2 메모리 셀들은: 상기 복수개의 제2 하부전극들과 상기 복수개의 데이터 저장층들 사이에 제공된, 상기 복수개의 제2 도선들과 상기 복수개의 제3 도선들과의 교차점들에 한정된 아일랜드 형태의 복수개의 제2 선택소자들을 더 포함할 수 있다. 상기 복수개의 제1 및 제2 선택소자들은 상기 제3 도선의 신장 방향으로 교대로 배열될 수 있다.
본 또 다른 실시예의 소자에 있어서, 상기 복수개의 제1 및 제2 메모리 셀들 각각은 상기 제1 도선과 상기 제2 도선 사이에 상기 제1 도선에 직접 접하며 상기 제1 도선을 따라 연속적으로 신장된 더미 전극을 더 포함할 수 있다. 상기 제2 도선은 상기 더미 전극과의 접촉을 막는 측벽 스페이서를 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법은: 기판 상에 수평하게 이격 배열되는 복수개의 제1 도선들이 포함된 제1 층을 형성하고; 상기 제1 층 상에 상기 복수개의 제1 도선들과는 상하 엇갈리면서 수평하게 교대로 배열되는 복수개의 제2 도선들이 포함된 제2 층을 형성하고; 상기 복수개의 제1 도선들에 접하는 복수개의 제1 하부전극들과 상기 복수개의 제2 도선들에 접하는 복수개의 제2 하부전극들을 동시에 형성하고; 그리고 상기 제2 층 상에 복수개의 제1 및 제2 하부전극들과 접하는 복수개의 데이터 저장층들, 복수개의 상부전극들, 및 복수개의 제3 도선들을 포함하는 제3 층을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 제1 및 제2 하부전극들을 동시에 형성하는 것은: 상기 제2 층을 패터닝하여 인접한 제1 및 제2 도선들의 일부들을 노출시키는 복수개의 트렌치들을 형성하고; 상기 복수개의 트렌치들이 형성된 기판의 상면 프로파일을 따라 상기 복수개의 트렌치들에 의해 노출된 상기 복수개의 제1 및 제2 도선들의 일부들과 접촉하는 도전층을 형성하고; 그리고 상기 도전층을 패터닝하여 상기 복수개의 트렌치들의 수직 측벽들 상에 상기 복수개의 제1 도선들에 접하는 복수개의 제1 하부전극들과 상기 복수개의 제2 도선들에 접하는 복수개의 제2 하부전극들을 동시에 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 층을 형성하는 것은: 상기 기판 상에 상기 복수개의 제1 도선들을 형성하고; 그리고 상기 기판 상에 상기 복수개의 제1 도선들을 덮는 제1 층간절연층을 형성하는 것을 포함할 수 있다. 상기 제2 층을 형성하는 것은: 상기 제1 층간절연층 상에 상기 복수개의 제2 도선들을 형성하고; 그리고 상기 제1 층간절연층 상에 상기 복수개의 제2 도선들을 덮는 제2 층간절연층을 형성하는 것을 포함할 수 있다. 상기 복수개의 제1 및 제2 도선들은 각각 최소 피처 크기와 동일한 폭을 가지며 상기 최소 피처 크기의 2배의 피치로 배열되어 상하 중첩되지 아니할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 층을 형성하는 것은: 상기 기판 상에 상기 복수개의 제1 도선들을 형성하고; 그리고 상기 기판 상에 상기 복수개의 제1 도선들을 덮는 제1 층간절연층을 형성하는 것을 포함할 수 있다. 상기 제2 층을 형성하는 것은: 상기 제1 층간절연층 상에 상기 복수개의 제1 도선들을 형성하고; 그리고 상기 제1 층간절연층 상에 상기 복수개의 제2 도선들을 덮는 제2 층간절연층을 형성하는 것을 포함할 수 있다. 상기 복수개의 제1 및 제2 도선들은 각각 최소 피처 크기보다 큰 폭을 가지며 상기 최소 피처 크기의 2배의 피치로 배열되어 상하 일부 중첩될 수 있다.
본 실시예의 방법에 있어서, 상기 트렌치는 최소 피처 크기와 동일한 혹은 큰 폭을 가질 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 제1 및 제2 하부전극들을 동시에 형성하는 것은: 상기 복수개의 제1 하부전극들을 상기 복수개의 제1 도선들을 따라 신장된 라인 형태로 형성하고, 그리고 상기 복수개의 제2 하부전극들을 상기 복수개의 제2 도선들을 따라 상기 복수개의 제1 하부전극들과 평행한 라인 형태로 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제3 층을 형성하는 것은: 상기 제2 층 상에 데이터 저장 물질층, 상부전극 물질층 및 제3 도선 물질층을 플레이트 형태로 형성하고; 상기 제3 도선 물질층을 패터닝하여 상기 복수개의 제3 도선들을 라인 형태로 형성하고; 그리고 상기 복수개의 제3 도선들을 마스크로 이용하는 식각으로 상기 상부전극 물질층과 상기 데이터 저장 물질층을 순차 패터닝하여, 상기 복수개의 데이터 저장층들과 상기 복수개의 상부전극들을 라인 형태로 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제3 층을 형성하기 이전에, 상기 복수개의 제1 및 제2 하부전극들을 리세스하여 상기 제2 층 내에 상기 복수개의 제1 하부전극들을 노출시키는 복수개의 제1 함몰부들과 상기 복수개의 제2 하부전극들을 노출시키는 복수개의 제2 함몰부들을 형성하고; 상기 복수개의 제1 및 제2 함몰부들을 선택소자 물질층으로 매립하여 상기 복수개의 제1 하부전극들과 접하는 복수개의 제1 선택소자층들과 상기 복수개의 제2 하부전극들과 접하는 복수개의 제2 선택소자층들을 동시에 라인 형태로 형성하고; 그리고 상기 복수개의 제1 및 제2 선택소자층들을 패터닝하여 복수개의 제1 선택소자들과 복수개의 제2 선택소자들을 아일랜드 형태로 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 제1 및 제2 선택소자들을 아일랜드 형태로 형성하는 것은: 상기 복수개의 제3 도선들을 마스크로 이용하는 식각으로 상기 복수개의 제1 및 제2 선택소자층들을 패터닝하는 것을 포함할 수 있다.
본 발명에 의하면, 2회의 메탈 공정과 1회의 콘택 공정으로 2층의 메모리 셀을 형성할 수 있기 때문에 공정 수를 절감할 수 있게 된다. 아울러, 디자인 룰의 변경없는 셀 피치 더블링(cell pitch doubling) 효과, 즉 2개의 메탈 층을 상하 엇갈리게 형성하므로서 피치를 절반으로 줄어들게 할 수 있다. 이와 같이, 제조원가(cost)를 최소화하기 위해 EUV와 같은 미세한 공정을 채택하지 굳이 채택하지 않더라도 저렴한 패터닝 공정을 이용하여 2층의 메모리 셀을 형성할 수 있다. 이에 따라, 메모리 용량을 배가시킬 수 있어 가격경쟁력을 갖출 수 있는 효과가 있다. 아울러, 각 층의 메모리 특성이 동일하게 형성되므로 신뢰성이 확보되고 우수한 전기적 특성을 구현할 수 있는 효과가 있다.
도 1a는 본 발명의 실시예들에 따른 메모리 셀 구조를 도시한 사시도.
도 1b 및 1c는 도 1a의 변형예들을 도시한 사시도.
도 2a는 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 사시도.
도 2b는 도 2a의 평면도.
도 2c는 도 2a의 등가회로도.
도 2d는 도 2a의 변형예를 도시한 사시도.
도 3a는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 3b는 도 3a의 평면도.
도 3c는 도 3a의 등가회로도.
도 3d는 도 3a의 변형예를 도시한 사시도.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 4b는 도 4a의 평면도.
도 4c는 도 4a의 변형예를 도시한 사시도.
도 5a는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 5b는 도 5a의 평면도.
도 5c는 도 5a의 변형예를 도시한 사시도.
도 6a는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 6b 및 6c는 도 6a의 변형예들을 도시한 사시도.
도 7a는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 7b 및 7c는 도 7a의 변형예들을 도시한 사시도.
도 8a 내지 8e는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 9a 내지 9c는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 10a 내지 10d는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법에 있어서 선택소자를 형성하는 변형예를 도시한 단면도.
도 11a 내지 11c는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법에 있어서 선택소자를 형성하는 다른 변형예를 도시한 단면도.
도 12a 내지 12d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 13a 내지 13c는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 14a 내지 14c는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 15a 내지 15c는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 16a는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도.
도 16b는 본 발명의 실시예에 따른 반도체 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 메모리 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<3차원 더블 크로스 포인트 어레이의 예1>
도 1a는 본 발명의 실시예들에 따른 메모리 셀 구조를 도시한 사시도이다.
도 1a를 참조하면, 본 실시예의 메모리 셀 구조(1)는 3개의 도선들(100,200,500)에 의해 2개의 메모리 셀들(1a,1b)이 형성된 3차원 더블 크로스 포인트 어레이(3D Cross Point Array) 구조이다.
제1 도선(100)과 제3 도선(500)의 교차점(cross point)에 제1 메모리 셀(1a)이 정의될 수 있다. 제1 메모리 셀(1a)은 직렬 연결된 제1 하부전극(151), 데이터 저장층(300) 및 상부전극(400)을 포함할 수 있다. 다른 예로, 제1 메모리 셀(1a)은 제1 하부전극(151)과 제1 데이터 저장층(300) 사이에 제1 선택소자(161)를 더 포함할 수 있다. 제1 도선(100)과 제3 도선(500) 그리고 제1 메모리 셀(1a)은 3차원 구조를 이룰 수 있다.
제1 하부전극(151)은 데이터 저장층(300)에 전압이나 전류를 인가할 수 있다. 데이터 저장층(300)은 전압이나 전류 인가 조건에 의해 저항값이 변화되고, 그 저항값이 정보로서 불휘발성으로 기억될 수 있다. 예컨대, 데이터 저장층(300)은 전류나 전압 인가에 따라 저항이 높거나 낮은 상태일 수 있고, 이러한 두 가지의 상태들은 제1 메모리 셀(1a)로 하여금 1 비트의 데이터를 저장하게 할 수 있다. 다른 예로, 데이터 저장층(300)은 2가지 이상의 안정한 저항 상태를 가질 수 있고, 이러한 저항 상태들에 의해 제1 메모리 셀(1a)은 멀티 비트의 데이터를 저장할 수 있다.
데이터 저장층(300)과 상부전극(400)은 오믹 접촉 특성을 가질 수 있다. 제1 하부전극(151)과 데이터 저장층(300)의 접합은 비선형 특성을 가질 수 있다. 제1 메모리 셀(1a)에 낮은 전압이 인가되면 낮은 값의 전류가 높은 전압이 인가되면 높은 값의 전류가 흐를 수 있다. 이를테면, 데이터 저장층(300)은 후술한 바와 같이 전이금속산화물이나 페로브스카이트 구조를 갖는 산화물 등을 포함할 수 있고, 전이금속산화물이나 페로브스카이트 산화물 등은 반도체 특성을 가진다고 알려져 있다. 그러므로, 제1 하부전극(151)과 데이터 저장층(300)은 마치 금속-반도체 접합과 같은 접합을 이루어 정류 특성(예: 쇼트키 접촉)을 가질 수 있다. 제1 하부전극(151)과 데이터 저장층(300)은 수직하게 적층되어 있을 수 있다. 이에 따라 제1 메모리 셀(1a)에 흐르는 전류의 흐름은 수직 방향일 수 있다. 제1 하부전극(151)과 데이터 저장층(300)의 접합 특성에 의존하여, 전류의 흐름 방향은 위쪽으로(즉, 제1 도선(100)에서 제3 도선(500)쪽으로) 혹은 아래쪽으로(즉, 제3 도선(500)에서 제1 도선(100)쪽으로) 지배적일 수 있다.
제1 선택소자(161)는 비대칭 전류-전압 특성 내지 정류 특성을 가질 수 있어, 제1 메모리 셀(1a)을 관통하는 전류 흐름을 어느 한 방향으로 더 수월하게 이끌 수 있다. 제1 하부전극(151)과 데이터 저장층(300)의 접합이 정류 특성을 가지지 않는 경우, 전류는 제1 선택소자(161)에 의해 위쪽으로 혹은 아래쪽으로 우세하게 흐를 수 있다.
다른 예로, 제1 선택소자(161)는 인가 전압 크기에 따라 저항값이 변화되는 비선형 저항체를 포함할 수 있다. 가령, 저항체의 저항값이 인가 전압에 반비례하는 경우, 상대적으로 큰 전압이 인가되는 선택 셀에서는 저항값이 상대적으로 작아 전류 흐름이 허용되고 상대적으로 작은 전압이 인가되는 비선택 셀에서는 저항값이 상대적으로 커서 전류 흐름이 허용되지 않을 수 있다.
제2 도선(200)은 제1 도선(100) 위에 그리고 제1 도선(100)과 완전히 상하 중첩되지 아니하고 X 방향으로 쉬프트된 위치에 제공될 수 있다. 제2 도선(200)과 제3 도선(500)의 교차점에 제2 메모리 셀(1b)이 정의될 수 있다. 제2 메모리 셀(1b)은 직렬 연결된 제2 하부전극(152), 데이터 저장층(300) 및 상부전극(400)을 포함할 수 있다. 제2 메모리 셀(1b)은 제2 하부전극(152)과 데이터 저장층(300) 사이에 제2 선택소자(162)를 더 포함할 수 있다. 제2 도선(200)과 제3 도선(500) 그리고 제2 메모리 셀(1b)은 3차원 구조를 이룰 수 있다.
상술한 제1 메모리 셀(1a)의 구성에 관한 설명은 제2 메모리 셀(1b)에 동일 또는 유사하게 적용될 수 있다. 따라서, 제2 하부전극(152)과 데이터 저장층(300)과의 접합의 정류 특성 및/또는 제2 선택소자(162)의 정류 혹은 저항 특성에 따라 제2 메모리 셀(1b)을 관통하는 전류의 흐름은 일방성이거나 어느 한 방향으로 지배적일 수 있다.
제1 및 제2 도선들(100,200) 각각은 입력라인 혹은 워드라인일 수 있고, 제3 도선(500)은 출력라인 혹은 비트라인일 수 있다. 다른 예로, 제1 및 제2 도선들(100,200) 각각은 출력라인 혹은 비트라인이고, 제3 도선(500)은 입력라인 혹은 워드라인일 수 있다. 제1 메모리 셀(1a)은 제1 하부전극(151), 제1 선택소자(161), 데이터 저장층(300) 및 상부전극(400) 순으로 혹은 그 역순으로 수직 적층될 수 있다. 제2 메모리 셀(1b)은 제2 하부전극(152), 제2 선택소자(162), 데이터 저장층(300) 및 상부전극(400) 순으로 혹은 그 역순으로 수직 적층될 수 있다.
제1 및 제2 메모리 셀들(1a,1b)은 구동회로들(도 2b의 101,201)에 연결될 수 있고, 구동회로들(101,201)은 제1 및 2 메모리 셀들(1a,1b) 각각에 고유한 전압 내지 전류를 인가할 수 있다. 이에 따라 제1 및 제2 메모리 셀들(1a,1b) 중 어느 하나는 다른 하나의 상태에 관계없이 가령, 읽기나 쓰기 동작을 위해 독립적으로 엑세스(access)될 수 있다.
제1 도선(100)은 어느 한 방향(가령, Y 방향)으로 비교적 길게 연장된 라인 형태의 전도체를 포함할 수 있다. 제2 도선(200)은 제1 도선(100)과 평행하게 비교적 길게 연장된 라인 형태의 전도체를 포함할 수 있다. 제3 도선(500)은 제1 도선(100)의 연장 방향과 교차하는 방향(가령, X 방향)으로 비교적 길게 연장된 라인 형태의 전도체를 포함할 수 있다. 제3 도선(500)은 서로 평행한 제1 및 제2 도선들(100,200)과 대체로 90도 각도로 교차될 수 있고, 이에 따라 제1 및 제2 메모리 셀들(1a,1b)이 X 방향으로 이격 배치될 수 있는 교차점들이 정의될 수 있다.
도선들(100,200,500)은 Z 방향을 따라 수직하게 이격 배치될 수 있다. 일례로, 제2 도선(200)은 제1 도선(100)에 비해 Z 방향으로 이격되어 더 높은 위치에 배치되고, 제3 도선(500)은 제2 도선(200)에 비해 Z 방향으로 이격되어 더 높은 위치에 배치될 수 있다. 제1 도선(100)의 폭(W1a)은 구현 가능한 최소 피처 크기(minimum feature size, 이하 F라고 지칭한다)와 실질적으로 동일할 수 있고, 제2 도선(200)의 폭(W2a) 및 제3 도선(500)의 폭(W3a) 역시 실질적으로 F와 동일할 수 있다.
제1 도선(100)과 제2 도선(200)은 X 방향으로는 이격되지 않을 수 있다. 본 실시예에 따르면, 제1 및 제2 도선들(100,200)은 상하 이격되게 그리고 상하 중첩되지 아니하게 수평하게 배치되므로 수평 방향(X 방향)의 이격 거리는 없을 수 있다. 그러므로, 제1 및 제2 도선들(100,200)은 허용될 수 있는 최대 한도로 조밀하게 집적될 수 있어 집적도 향상을 구현할 수 있다. 다른 예로, 제1 도선(100)과 제2 도선(200)은 X 방향으로 이격될 수 있다.
제1 하부전극(151)은 제1 도선(100)의 상면 중 어느 일축 상에서 제1 도선(100)의 신장 방향(Y 방향)을 따라 대체로 길게 연장된 라인 형태 또는 제1 도선(100)과 제3 도선(500)의 교차점에 한정된 아일랜드 형태의 전도체를 포함할 수 있다. 유사하게, 제2 하부전극(152)은 제2 도선(200)의 상면 중 어느 일축 상에서 제2 도선(200)의 신장 방향(Y 방향)을 따라 대체로 길게 연장된 라인 형태 또는 제2 도선(200)과 제3 도선(500)의 교차점에 한정된 아일랜드 형태의 전도체를 포함할 수 있다. 제1 및 제2 하부전극들(151,152) 각각은 F보다 작은 폭을 가질 수 있다. 제2 하부전극(152)은 제1 하부전극(151)에 비해 그 수직 길이가 작을 수 있다. 제1 하부전극(151)과 제2 하부전극(152)과의 피치(La)는 F와 실질적으로 동일하거나 혹은 F보다 작거나 클 수 있다.
제1 선택소자(161)는 제1 도선(100)의 상면 중 어느 일축 상에서 제1 도선(100)과 제3 도선(500)의 교차점에 한정된 아일랜드 형태를 가질 수 있다. 제1 선택소자(161)는 정류 특성을 가지는 실리콘 다이오드 혹은 산화물 다이오드를 포함할 수 있다. 가령, 제1 선택소자(161)는 p-Si과 n-Si이 접합된 실리콘 다이오드로 구성되거나, 혹은 p-NiOx와 n-TiOx가 접합되거나 p-CuOx와 n-TiOx가 접합된 산화물 다이오드일 수 있다. 다른 예로, 제1 선택소자(161)는 특정 전압 이하에서는 저항이 높아 전류가 거의 흐르지 않으나 그 특정 전압 이상이면 저항이 낮아져 전류를 흐르게 하는 산화물, 가령 ZnOx, MgOx, AlOx 등을 포함할 수 있다.
제2 선택소자(162)는 제2 도선(200)의 상면 중 어느 일축 상에서 제2 도선(200)과 제3 도선(500)의 교차점에 한정된 아일랜드 형태를 가질 수 있다. 제2 선택소자(162)는 제1 선택소자(161)와 동일한 물질을 포함할 수 있다. 제1 및 제2 선택소자들(161,162) 각각은 F보다 작은 폭을 가질 수 있다. 제2 선택소자(162)의 수직 길이는 제1 선택소자(161)와 동일 또는 유사할 수 있고, 제1 선택소자(161)와의 피치(Sa)는 F와 실질적으로 동일하거나 혹은 F보다 작거나 클 수 있다.
데이터 저장층(300)은 제3 도선(500)을 따라 X 방향으로 비교적 길게 연장되고 F와 동일 또는 유사한 폭을 갖는 라인 형태일 수 있다. 데이터 저장층(300)은 제1 및 제2 하부전극들(151,152)과 또는 제1 및 제2 선택소자들(161,162)과 공통으로 접할 수 있다. 데이터 저장층(300)은 인가 전압이나 전류에 의존하여 저항이 가역적으로 변할 수 있는 2가지 이상의 안정한 저항 상태를 가지고 있고, 외부 전원이 공급되지 않는 한 그 상태가 유지되므로써 실질적으로 데이터가 저장되는 물질을 포함할 수 있다.
일례로, 데이터 저장층(300)은 고전압이 공급되면 전류가 흐르는 통로가 생성되어 저항이 낮아지는 물질을 포함할 수 있다. 데이터 저장층(300)은 예컨대 금속산화물(예: TiOx, HfOx, TaOx, NiOx, ZrOx, WOx), 금속질화물(예: BNx, AlNx), 페로브스카이트(Perovskite) 구조를 갖는 산화물(예: PrCaMnO, doped-SrTiO), 또는 확산이 잘되는 금속이온(예: Cu, Ag)을 포함하는 고체전해질(예: GeTe, GeS)을 포함할 수 있다. 이러한 데이터 저장층(300)을 갖는 제1 및 제2 메모리 셀들(1a,1b)들은 RRAM 셀로 불리울 수 있다. 데이터 저장층(300)은 금속으로 구성된 제1 및 제2 하부전극들(151,152)과 접합하여 정류 특성을 가질 수 있다. 데이터 저장층(300)의 초기 상태가 고저항 상태(OFF 상태)라고 가정하면, 초기 상태에서 셋 전압(Set voltage)이 인가되면 데이터 저장층(300)은 저저항 상태(On 상태)로 스위칭될 수 있다(SET). 온 상태에서는 리셋 전압(Reset Voltage)이 공급되지 아니하면 저저항 상태를 유지할 수 있다. 온 상태에서 리셋 전압이 공급되면 데이터 저장층(300)은 저저항 상태에서 고저항 상태로 스위칭될 수 있다(RESET). 리셋 또는 셋 전압보다 낮은 전압(Reading Voltage)을 걸어 데이터 저장층(300)에 저장된 메모리 상태를 읽을 수 있다.
다른 예로, 데이터 저장층(300)은 인가되는 전류 또는 전류에 의해 가열되는 온도와 시간에 따라 비저항이 높은 비정질상에서 비저항이 낮은 결정질상으로 혹은 그 역으로 상전이가 가능한 물질을 포함할 수 있다. 이러한 데이터 저장층(300)을 갖는 제1 및 제2 메모리 셀들(1a,1b)은 PRAM 셀로 불리울 수 있다. 상전이가 가능한 물질은 인가 전류나 전압에 의해 발생하는 주울 열(Joule Heating)에 의해 결정상(저저항) 및 비정질상(고저항) 간의 가역적 상변화가 일어나는 칼코겐 화합물을 포함할 수 있다. 일례로, 데이터 저장층(300)에 리셋 전류(Reset current)가 단시간 인가되어 용융점보다 높은 온도로 가열된 후에 급냉되면 데이터 저장층(300)은 비정질의 고저항 상태(RESET 상태)를 가질 수 있다. 고저항 상태에서 데이터 저장층(300)에 셋 전류(Set current)가 장시간 인가되어 용융점보다는 낮으나 결정화 온도보다 높은 온도로 유지된 후 냉각되면 데이터 저장층(300)은 결정질의 저저항 상태(SET 상태)로 스위칭될 수 있다. 데이터 저장층(300)을 통하여 흐르는 전류를 감지하여 제1 메모리 셀(1a) 및/또는 제2 메모리 셀(1b)에 저장된 정보를 읽을 수 있다.
또 다른 예로, 데이터 저장층(300)은 두 개의 강자성체층들의 자화가 평행(parallel) 또는 반평행(anti-parallel)하는냐에 따라 전기적 저항이 달라지는 물질을 포함할 수 있다. 데이터 저장층(300)은 강자성체층들의 자화가 평행하면 저저항 상태를 반평행하면 고저항 상태를 가질 수 있다. 데이터 저장층(300)은 일례로 강자성체들 사이에 비자성 전도체가 삽입된 구조(GMR), 혹은 강자성체들 사이에 절연성 비자성체가 삽입된 구조(MTJ)를 갖는 자성물질을 포함할 수 있다. 예컨대, 강자성체는 CoFe, NiFe, NiFeCo 등을, 비자성 전도체는 Cr, Cu 등을, 절연성 비자성체는 MgOx, AlOx 등을 포함할 수 있다. 이러한 데이터 저장층(300)을 갖는 제1 및 제2 메모리 셀들(1a,1b)은 MRAM 셀로 불리울 수 있다.
상부전극(400)은 제3 도선(500)을 따라 X 방향으로 비교적 길게 연장된 F와 동일 유사한 폭을 갖는 라인 형태일 수 있다. 상부전극(400)은 데이터 저장층(300) 물질과 반응하지 않는 금속을 포함할 수 있다. 상부전극(400)은 귀금속(예: Pt, Ru, Ir), TiN, TaN, WN, W, Al 등을 포함할 수 있다.
<3차원 더블 크로스 포인트 어레이의 예2>
도 1b는 도 1a의 변형예를 도시한 사시도이다. 이하에서 도 1a와 상이한 점에 대해 상설하고 동일한 점에 대해서는 개설하거나 생략한다.
도 1b를 참조하면, 본 변형예의 메모리 셀 구조(2)는 제1 도선(100)과 제2 도선(200)이 상하 일부 중첩된 제1 메모리 셀(2a)과 제2 메모리 셀(2b)을 포함하는 3차원 더블 크로스 메모리 어레이 구조일 수 있다. 예컨대, 도 1a의 제1 도선(100)의 폭(W1a) 및 제2 도선(200)의 폭(W2a)을 좌우 양측으로 크게 확장하면, 도 1b에 도시된 바와 같이 제1 도선(100)의 폭(W1b)과 제2 도선(200)의 폭(W2b) 각각은 F보다 커지게 되어 Z 방향으로 서로 마주보는 제1 도선(100)의 우측 일부와 제2 도선(200)의 좌측 일부가 상하 중첩될 수 있다.
본 실시예에 의하면, 제1 및 제2 도선들(100,200) 각각의 단면적이 확대되므로 제1 및 제2 도선들(100,200) 각각의 저항이 상대적으로 감소할 수 있다. 제3 도선(500)의 폭(W3b)을 F보다 더 크게 확장하여 제3 도선(500)의 저항을 감소시킬 수 있다. 다른 예로, 제3 도선(500)의 폭(W3b)은 실질적으로 F와 동일할 수 있다. 제1 및 제2 하부전극들(151,152)은 F와 실질적으로 동일하거나 혹은 F보다 작거나 큰 피치(Lb)로 교대로 배열될 수 있다. 제1 및 제2 선택소자들(161,162)은 F와 실질적으로 동일하거나 F보다 작거나 큰 피치(Sb)로 교대로 배열될 수 있다. 본 실시예에 있어서 La=Lb=Sa=Sb일 수 있다.
<3차원 더블 크로스 포인트 어레이의 예3>
도 1c는 도 1a의 변형예를 도시한 사시도이다. 이하에서 도 1a와 상이한 점에 대해 상설하고 동일한 점에 대해서는 개설하거나 생략한다.
도 1c를 참조하면, 본 변형예의 메모리 셀 구조(3)는 제1 도선(100)과 제2 도선(200)이 제3 도선(500)과 교차하여 생성된 교차점들에 제1 메모리 셀(3a)과 제2 메모리 셀(3b)이 정의되는 3차원 더블 크로스 메모리 어레이 구조일 수 있다.
데이터 저장층들(301,302)은 제3 도선(500)을 따라 X 방향으로 배열된 불연속적인 형태일 수 있다. 예컨대, 데이터 저장층들(301,302)은 제1 도선(100)과 제3 도선(500)과의 교차점에 한정된 제1 데이터 저장층(301)과, 제2 도선(200)과 제3 도선(500)과의 교차점에 한정된 제2 데이터 저장층(302)으로 구분될 수 있다. 제1 데이터 저장층(301)은 제1 도선(100)을 따라 Y 방향으로 연장된 라인 형태 혹은 제1 선택소자(161)와 동일 또는 유사하게 아일랜드 형태를 가질 수 있다. 제2 데이터 저장층(302)은 제2 도선(200)을 따라 Y 방향으로 연장된 라인 형태 혹은 제2 선택소자(162)와 동일 또는 유사하게 아일랜드 형태를 가질 수 있다.
제1 도선(100)의 폭(W1c)과 제2 도선(200)의 폭(W2c)은 F와 실질적으로 동일하거나 혹은 F보다 클 수 있다. 일례로, 제1 도선(100)의 폭(W1c)과 제2 도선(200)의 폭(W2c)은 F와 실질적으로 동일하고, 도 1a와 동일 또는 유사하게 수평적으로는 이격없이 혹은 이격되고 수직적으로는 이격되어 배열될 수 있다. 다른 예로, 제1 도선(100)의 폭(W1c)과 제2 도선(200)의 폭(W2c)은 도 1b와 동일 또는 유사하게 F보다 크고 상하 일부 중첩될 수 있다. 제3 도선(500)의 폭(W3c)은 F와 실질적으로 동일하거나 혹은 F보다 클 수 있다.
<3차원 반도체 메모리 소자의 예1>
도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 도시한 사시도이다. 도 2b는 도 2a의 평면도이다. 도 2c는 도 2a의 등가회로도이다. 도 2d는 도 2a의 변형예를 도시한 사시도이다.
도 2a를 참조하면, 반도체 메모리 소자(10)는 도 1a에 도시된 메모리 셀 구조(1)의 3차원 더블 크로스 포인트 어레이를 포함할 수 있다. 예를 들어, Y 방향으로 신장되고 서로 다른 높이에 제공된 복수개의 제1 및 제2 도선들(100,200)이 X 방향으로 신장된 복수개의 제3 도선들(500)과 교차하여 복수개의 교차점들이 정의될 수 있다. 제1 도선들(100)은 제1 공면을 이루는 제1 층을, 제2 도선들(200)은 제1 층보다 높은 제2 공면을 이루는 제2 층을, 그리고 제3 도선들(500)은 제2 층보다 높은 제3 공면을 이루는 제3 층을 구성할 수 있다.
제1 도선들(100)과 제3 도선들(500)의 교차점들에는 제1 메모리 셀들(1a)이, 제2 도선들(200)과 제3 도선들(500)의 교차점들에는 제2 메모리 셀들(1b)이 제공될 수 있다. 도 2a에는 도시되어 있지 아니하지만, 제1 도선들(100)은 반도체 기판(도 8a의 90 참조) 상에 배치되며 제1 도선들(100)과 반도체 기판(90) 사이에 절연층(도 8a의 92 참조)이 제공될 수 있다.
제1 도선들(100)은 F와 동일한 폭(W1a)을 가질 수 있다. 제1 도선들(100)은 2F의 피치(P1a)로 X 방향으로 배열될 수 있고, 인접한 제1 도선들(100) 간의 거리는 F와 동일할 수 있다. 제2 도선들(200)은 각각 F와 동일한 폭(W2a)을 가질 수 있고, 2F의 피치(P2a)로 X 방향으로 배열될 수 있다. 인접한 제2 도선들(200) 간의 거리는 F와 동일할 수 있다. 제2 도선들(200)은 제1 도선들(100)에 비해 더 높은 위치에 그리고 제1 도선들(100) 사이에 배치될 수 있다. 그러므로, 제1 및 제2 도선들(100,200)은 X 방향으로는 이격 거리없이 교대로 배치될 수 있다. 제3 도선들(500)은 각각 F와 동일한 폭(W3a)을 가질 수 있다. 제3 도선들(500)은 2F의 피치(P3a)로 Y 방향으로 배열될 수 있고, 인접한 제3 도선들(500) 간의 거리는 F와 동일할 수 있다. 복수개의 데이터 저장층들(300) 및 상부전극들(400)의 형태 및 배열은 제3 도선들(500)과 마찬가지일 수 있다.
도 2b에 보여진 것처럼, 제1 도선들(100)은 제1 구동회로(101)와 전기적으로 연결될 수 있고 제2 도선들(200)은 제2 구동회로(201)와 전기적으로 연결될 수 있다. 제1 구동회로(101)와 제2 구동회로(201)는 서로 다른 위치, 가령 메모리 셀 어레이(1)를 사이에 두고 서로 반대측에 배치될 수 있다. 제1 구동회로(101)와 제2 구동회로(201)는 반도체 기판에 배치될 수 있다.
제2 도선들(200)이 제1 도선들(100)과 동일한 높이에 배치되면, 제1 도선들(100)과 제2 도선들(200)은 F 만큼의 거리로 수평하게 이격될 것이고 결국 단위 메모리 셀이 차지하는 면적은 4F2일 것이다. 본 실시예에 의하면, 제1 도선들(100)과 제2 도선들(200) 사이에 이격 거리가 없으므로 단위 메모리 셀(unit memory cell)이 차지하는 면적(95)은 도 2b에 보여진 것처럼 2F2일 수 있다. 이와 같이, 본 실시예에 의하면 2개층의 도선들(100,200)이 상하 엇갈리게 배치되므로써 이들 도선들(100,200)이 차지하는 면적이 기존 대비 1/2로 줄어들어 메모리 셀 밀도가 2배 향상될 수 있다.
도 2a를 다시 참조하면, 복수개의 제1 하부전극들(151)은 제1 도선들(100)을 따라 Y 방향으로 신장된 라인 형태일 수 있다. 마찬가지로, 복수개의 제2 하부전극들(152)은 제2 도선들(200)을 따라 Y 방향으로 신장된 라인 형태일 수 있다. 인접한 제1 및 제2 하부전극들(151,152)은, 도 7b 내지 7d에서와 같이, F 크기의 폭(Ta)을 갖는 트렌치(111)를 형성하고, 그 트렌치(111) 내에 전도체를 증착하고 패터닝하여 동시에 형성할 수 있다. 따라서, 제1 및 제2 하부전극들(151,152)은 F보다 작은 피치(La)로 교대로 배열될 수 있다. 다른 예로, F보다 큰 폭(Ta)의 트렌치(111)를 형성하는 경우, 제1 및 제2 하부전극들(151,152)은 F와 실질적으로 동일하거나 혹은 F보다 큰 피치(La)로 교대로 배열될 수 있다. 제2 도선들(200) 각각의 양측벽들 상에 측벽 스페이서들(202)이 더 제공될 수 있다. 제1 하부전극들(151) 및 측벽 스페이서들(202) 사이에 Y 방향으로 신장된 라인 형태의 복수개의 더미 전극들(153)이 더 제공될 수 있다. 더미 전극들(153)은 제1 도선들(100)과 접속될 수 있고 제2 도선들(200)쪽으로 수직 확장될 수 있다. 더미 전극들(153)에 의해 제1 및 제2 도선들(100,200)이 단락되지 않는다. 더미 전극들(153)은 인접한 제1 및 제2 하부전극들(151,152)을 동시에 형성할 때 형성될 수 있다. 이에 대해선 도 8a 내지 8e를 참조하여 후술한 제조방법을 참조하면 명확히 이해될 것이다.
다른 예로, 도 2d에 도시된 바와 같이, 제1 하부전극들(151)은 제1 도선들(100)과 제3 도선들(500)의 교차점들에 한정된 아일랜드 형태일 수 있다. 마찬가지로, 제2 하부전극들(152)은 제2 도선들(200)과 제3 도선들(500)의 교차점들에 한정된 아일랜드 형태일 수 있다. 더미 전극들(153)에 대해서도 이와 마찬가지로 교차점들에 한정된 아일랜드 형태일 수 있다. 도 2a의 반도체 메모리 소자(10)에 대한 설명은 도 2d의 반도체 메모리 소자(11)에 동일 유사하게 적용될 수 있다.
도 2a를 다시 참조하면, 데이터 저장층들(300)을 구성하는 물질에 따라 반도체 메모리 소자(10)의 종류가 결정될 수 있다. 일례로, 반도체 메모리 소자(10)는 데이터 저장층들(300)이 상변화 물질(예: Ge-Sb-Te, Ge-Te)로 구성되면 상변화 메모리 소자(PRAM)로, 전이금속산화물(예: TiOx, HfOx)로 구성되면 저항 메모리 소자(RRAM)로 구분될 수 있다.
도 2c를 도 2a와 같이 참조하면, 제1 도선들(100)은 1층의 워드라인 W10, W11, W12에, 제2 도선들(200)은 2층의 워드라인 W20, W21, W22에, 제3 도선들(500)은 3층의 비트라인 BL0, BL1에 상당할 수 있다.
비트라인 BL0에는 저항 상태의 천이에 충분한 전류가 흐르도록 하는 전압(Vw)이 다른 비트라인 BL1에는 Vw/2이 인가되고, 워드라인 W22에 0 볼트가 인가되고 다른 워드라인들 W10-W21에는 Vw/2이 인가되는 경우를 가정한다. 워드라인 W22와 비트라인 BL0의 교차점에 형성된 메모리 셀(M)의 양단의 전위차가 Vw이어서 메모리 셀(M)은 고저항 혹은 저저항 상태로 천이할 수 있어 데이터 기입이 행해질 수 있다. 이에 반해 메모리 셀(M) 이외의 다른 메모리 셀들은 전위차가 Vw/2 또는 0이어서 저항 상태의 천이가 일어나지 않아 데이터의 기입이 행해지지 않을 수 있다.
반도체 메모리 소자(10)는 선택소자를 포함하지 않을 수 있다. 그러나, 제1 및 제2 하부전극들(151,152)과 데이터 저장층(300) 간의 접합이 정류 특성을 가질 수 있으므로 특정 메모리 셀이 선택되어 판독될 수 있다. 예컨대, 메모리 셀(M)을 관통하여 흐르는 제1 전류(Ia)를 센싱하여 메모리 셀(M)에 저장된 데이터를 읽는 동작시, 워드라인 W22와 비트라인 BL1의 교차점에 형성된 메모리 셀과 워드라인 W12와 비트라인들 BL0, BL1의 교차점들에 형성된 메모리 셀들을 관통하여 흐르는 제2 전류(Ib)에 의해 간섭 현상이 발생할 수 있다. 그러나, 본 실시예에 의하면 제1 및 제2 하부전극들(151,152)과 데이터 저장층(300) 간의 접합의 정류 특성에 의해 제2 전류(Ib)의 흐름이 방해되어 판독 동작의 오류가 발생되지 아니할 수 있다.
<3차원 반도체 메모리 소자의 예2>
도 3a는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도이다. 도 3b는 도 3a의 평면도이다. 도 3c는 도 3a의 등가회로도이다. 도 3d는 도 3a의 변형예를 도시한 사시도이다.
도 3a를 참조하면, 반도체 메모리 소자(12)는 도 2a의 반도체 메모리 소자(10)와 동일 유사하게 구성될 수 있다. 가령, 반도체 메모리 소자(12)는 도 1a에 도시된 메모리 셀 구조(1)의 3차원 더블 크로스 포인트 어레이를 포함할 수 있다. 예컨대, 상하 엇갈리게 그리고 수평적으로는 이격 거리없이 조밀하게 배열된 제1 및 제2 도선들(100,200)과 제3 도선들(500)이 교차하여 복수개의 교차점들을 정의하고, 그 교차점들에 복수개의 제1 및 제2 메모리 셀들(1a,1b)이 배치될 수 있다. 도 3b에 보여진 것처럼, 제1 도선들(100)은 제1 구동회로(101)에, 제2 도선들(200)은 제2 구동회로(201)에 전기적으로 연결될 수 있다.
반도체 메모리 소자(10)와 다르게, 반도체 메모리 소자(12)는 제1 하부전극들(151)과 데이터 저장층들(300) 사이에 복수개의 제1 선택소자들(161)을 그리고 제2 하부전극들(152)과 데이터 저장층들(300) 사이에 복수개의 제2 선택소자들(162)을 더 포함할 수 있다. 제1 선택소자들(161)은 제1 도선들(100)과 제3 도선들(500)의 교차점들에 한정된 아일랜드 형태일 수 있다. 마찬가지로, 제2 선택소자들(162)은 제2 도선들(200)과 제3 도선들(500)의 교차점들에 한정된 아일랜드 형태일 수 있다.
인접한 제1 및 제2 선택소자들(161,162)은, 가령 도 9a 내지 9c에서와 같이, 동시에 형성할 수 있다. 따라서, 제1 및 제2 선택소자들(161,162)은 F와 실질적으로 동일하거나 혹은 F보다 작거나 큰 피치(Sa)로 교대로 배열될 수 있다. 제1 선택소자들(161)은 제1 하부전극들(151)과 데이터 저장층들(300) 사이에 일방성 전류 흐름이 구현되지 않을 경우 추가적으로 더 제공될 수 있다. 제2 선택소자들(162) 역시 이와 마찬가지일 수 있다.
제1 하부전극들(151)은 라인 형태일 수 있다. 따라서, 하나의 제1 도선(100)과 하나의 제3 도선(500)의 교차점들의 수에 해당하는 복수개의 제1 선택소자들(161)이 하나의 하부전극(151) 상에 배치될 수 있다. 동일 유사하게, 하나의 라인 형태의 제2 하부전극(152) 상에 제2 도선(200)과 제3 도선(500)의 교차점들의 수에 해당하는 복수개의 제2 선택소자들(162)이 배치될 수 있다.
다른 예로, 도 3d에 도시된 바와 같이, 제1 하부전극들(151)은 제1 도선들(100)과 제3 도선들(500)의 교차점들에 한정된 아일랜드 형태일 수 있고, 제2 하부전극들(152)은 제2 도선들(200)과 제3 도선들(500)의 교차점들에 한정된 아일랜드 형태일 수 있다. 더미 전극들(153)에 대해서도 이와 마찬가지로 교차점들에 한정된 아일랜드 형태일 수 있다. 도 3a의 반도체 메모리 소자(12)에 대한 설명은 도 3d의 반도체 메모리 소자(13)에 동일 유사하게 적용될 수 있다.
도 3c 및 3a를 참조하면, 제1 도선들(100)은 워드라인 W10, W11, W12에, 제2 도선들(200)은 W20, W21, W22에, 제3 도선들(500)은 BL0, BL1에 상당할 수 있다. 그리고, S1들은 제1 선택소자들(161)에, S2들은 제2 선택소자들(162)에 상당할 수 있다. 반도체 메모리 소자(12)의 기입이나 판독 동작은 도 2c의 설명이 동일 유사하게 적용될 수 있다. 제1 및 제2 하부전극들(151,152)과 데이터 저장층(300) 간의 접합이 정류 특성을 가지지 않는 경우 S1, S2들에 의해 메모리 셀들을 관통하는 전류는 그 흐름이 일방향성이거나 전압 크기에 따라 비선형적일 수 있고, 이에 따라 데이터 기입 및 판독 동작시 특성 메모리 셀이 선택될 수 있다.
<3차원 반도체 메모리 소자의 예3>
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도이다. 도 4b는 도 4a의 평면도이다. 도 4c는 도 4a의 변형예를 도시한 사시도이다. 도 2a 내지 2d와 상이한 점에 대해 상설하고 동일한 점에 대해서는 개설하거나 생략한다.
도 4a를 참조하면, 반도체 메모리 소자(20)는 도 1b에 도시된 메모리 셀 구조(2)의 3차원 더블 크로스 포인트 어레이를 포함할 수 있다. 도 2a와 동일 유사하게, Y 방향으로 신장되고 서로 다른 높이에 제공된 복수개의 제1 및 제2 도선들(100,200)이 X 방향으로 신장된 복수개의 제3 도선들(500)과 교차하여 복수개의 교차점들이 정의되고, 그 복수개의 교차점들에 복수개의 제1 및 제2 메모리 셀들(2a,2b)이 제공될 수 있다. 도 4b에 보여진 것처럼, 제1 도선들(100)은 제1 구동회로(101)와 전기적으로 연결될 수 있고 제2 도선들(200)은 제2 구동회로(201)와 전기적으로 연결될 수 있다. 반도체 메모리 소자(20)의 등가회로도는 도 2c와 동일할 수 있다.
제1 도선들(100)은 각각 F보다 큰 폭(W1b)을 가지며, 2F의 피치(P1b)로 X 방향으로 배열될 수 있다. 제2 도선들(200)은 각각 F보다 큰 폭(W2b)을 가질 수 있고, 2F의 피치(P2b)로 X 방향으로 배열될 수 있다. 제2 도선들(200)은 제1 도선들(100)에 비해 더 높은 위치에 그리고 제1 도선들(100)과 일부 중첩될 수 있다. 그러므로, 제1 및 제2 도선들(100,200)은 Z 방향으로는 일부 중첩되면서 X 방향으로는 교대로 배치될 수 있다. 본 실시예에 의하면, 제1 및 제2 도선들(100,200)은 저항 감소 효과를 얻으면서도 최대한 조밀하게 배치될 수 있다.
제3 도선(500)의 폭(W3b)을 최소 피처 크기(F)보다 더 크게 확장하여 제3 도선(500)의 저항 감소화를 구현할 수 있다. 다른 예로, 제3 도선(500)의 폭(W3b)은 최소 피처 크기(F)를 가질 수 있다. 제1 및 제2 하부전극들(151,152)은 F와 실질적으로 동일하거나 혹은 F보다 작거나 큰 피치(Lb)로 교대로 배열될 수 있다. 제1 하부전극(151)과 제2 하부전극(152)은 Y 방향으로 신장된 라인 형태를 가질 수 있다.
다른 예의 반도체 메모리 소자(21)가 도 4c에 도시되어 있다. 도 4c에 도시된 것처럼, 제1 하부전극(151)은 제1 도선(100)과 제3 도선(500)의 교차점에 한정된 아일랜드 형태이고 제2 하부전극(152)은 제2 도선(200)과 제3 도선(500)의 교차점에 한정된 아일랜드 형태일 수 있다. 이외의 구성은 도 4a의 반도체 메모리 소자(20)와 동일 유사할 수 있다.
<3차원 반도체 메모리 소자의 예4>
도 5a는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도이다. 도 5b는 도 5a의 평면도이다. 도 5c는 도 5a의 변형예를 도시한 사시도이다.
도 5a를 참조하면, 반도체 메모리 소자(22)는 도 4a의 반도체 메모리 소자(20)와 동일 유사하게 구성될 수 있다. 가령, 반도체 메모리 소자(22)는 도 1b에 도시된 메모리 셀 구조(2)의 3차원 더블 크로스 포인트 어레이를 포함할 수 있다. 예컨대, 상하 엇갈리면서 중첩된 제1 및 제2 도선들(100)과 제3 도선들(500)이 교차하여 제1 및 제2 메모리 셀들(2a,2b)이 배치될 수 있는 교차점들을 정의할 수 있다. 도 5b에 보여진 것처럼, 제1 도선들(100)은 제1 구동회로(101)와 전기적으로 연결될 수 있고 제2 도선들(200)은 제2 구동회로(201)와 전기적으로 연결될 수 있다. 반도체 메모리 소자(22)의 등가회로도는 도 3c와 동일할 수 있다.
반도체 메모리 소자(20)와 다르게, 반도체 메모리 소자(22)는 제1 하부전극들(151)과 데이터 저장층들(300) 사이에 아일랜드 형태의 복수개의 제1 선택소자들(161)을 그리고 제2 하부전극들(152)과 데이터 저장층들(300) 사이에 아일랜드 형태의 복수개의 제2 선택소자들(162)을 더 포함할 수 있다. 제1 및 제2 하부전극들(151,152)은 라인 형태이거나, 또는 도 5c에 도시된 것처럼 아일랜드 형태일 수 있다. 도 5c의 반도체 메모리 소자(23)는 하부전극들(151,152)이 아일랜드 형태인 것 이외에는 도 5a의 반도체 메모리 소자(22)와 실질적으로 동일하게 구성될 수 있다.
<3차원 반도체 메모리 소자의 예5>
도 6a는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도이다. 도 6b 및 6c는 도 6a의 변형예들을 도시한 사시도들이다.
도 6a를 참조하면, 반도체 메모리 소자(30)는 도 1c에 도시된 메모리 셀 구조(3)의 3차원 더블 크로스 포인트 어레이를 포함할 수 있다. 도 2a와 동일 또는 유사하게, Y 방향으로 신장되고 서로 다른 높이에 제공된 복수개의 제1 및 제2 도선들(100,200)이 X 방향으로 신장된 복수개의 제3 도선들(500)과 교차하여 복수개의 교차점들이 정의되고, 그 복수개의 교차점들에 복수개의 제1 및 제2 메모리 셀들(3a,3b)이 제공될 수 있다. 도 2b에 보여진 것처럼, 제1 도선들(100)은 제1 구동회로(101)와 전기적으로 연결될 수 있고 제2 도선들(200)은 제2 구동회로(201)와 전기적으로 연결될 수 있다. 반도체 메모리 소자(30)의 등가회로도는 도 2c와 동일할 수 있다.
제1 데이터층들(301)은 라인 형태의 제1 하부전극들(151) 상에 Y 방향으로 연장된 라인 형태로 배치될 수 있다. 제2 데이터층들(302)은 라인 형태의 제2 하부전극들(152) 상에 Y 방향으로 연장된 라인 형태로 배치되어 제1 데이터층들(301)과 평행하게 신장할 수 있다. 제3 도선들(500)은 제1 및 제2 데이터층들(301,302)을 가로질러 X 방향으로 신장될 수 있다. 상부전극들(400)은 제1 및 제2 데이터층들(301,302)과 제3 도선들(500) 사이에서 X 방향으로 신장될 수 있다.
제1 도선들(100)은, 도 2a에서와 동일 또는 유사하게, 각각 F와 실질적으로 동일한 폭(W1c)을 가질 수 있고, 대체로 2F와 실질적으로 동일한 피치(P1c)로 X 방향으로 배열될 수 있다. 제2 도선들(200)은 각각 F와 실질적으로 동일한 폭(W2c)을 가질 수 있고, 대체로 2F의 피치(P2c)로 X 방향으로 배열될 수 있다. 제2 도선들(200)은 제1 도선들(100)에 비해 더 높은 위치에 그리고 제1 도선들(100)과는 수평적으로는 이격없이 혹은 이격되어 교대로 배열될 수 있다.
다른 예로, 제1 도선들(100)은, 도 4a에서와 동일 또는 유사하게, 각각 F보다 큰 폭(W1c)을 가질 수 있고, 대체로 2F와 실질적으로 동일한 피치(P1c)로 X 방향으로 배열될 수 있다. 제2 도선들(200)은 각각 F보다 큰 폭(W2c)을 가질 수 있고, 대체로 2F와 실질적으로 동일한 피치(P2c)로 X 방향으로 배열될 수 있다. 제2 도선들(200)은 제1 도선들(100)에 비해 더 높은 위치에 그리고 제1 도선들(100)과 상하 일부 중첩될 수 있다.
제3 도선들(500)은 각각 F와 실질적으로 동일하거나 혹은 F보다 큰 폭(W3c)을 가질 수 있고, 대체로 2F와 실질적으로 동일한 피치(W3c)로 Y 방향으로 배열될 수 있다. 다른 예로, 피치들(P1c,P2c,P3c) 중 적어도 어느 하나는 2F보다 클 수 있다.
다른 예의 반도체 메모리 소자(31)가 도 6b에 도시되어 있다. 도 6b에 도시된 바와 같이 제1 데이터층들(301)은 제1 도선들(100)과 제3 도선들(500)과의 교차점들에 한정된 아일랜드 형태를, 제2 데이터층들(302)은 제2 도선들(200)과 제3 도선들(500)과의 교차점들에 한정된 아일랜드 형태를 가질 수 있다.
또 다른 예의 반도체 메모리 소자(32)는, 도 6c에 도시된 것처럼, 아일랜드 형태의 제1 데이터층들(301)과 라인 형태의 제1 하부전극들(151) 사이에 아일랜드 형태의 제1 선택소자들(161)을, 아일랜드 형태의 제2 데이터층들(301)과 라인 형태의 제2 하부전극들(152) 사이에 아일랜드 형태의 제2 선택소자들(162)을 더 포함할 수 있다.
반도체 메모리 소자들(30,31,32) 중 적어도 어느 하나는 도 2d와 동일 또는 유사하게 아일랜드 형태의 제1 및 제2 하부전극들(151,152)을 포함할 수 있다.
<3차원 더블 크로스 포인트 어레이의 적층예>
도 7a는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도이다. 도 7b 및 7c는 도 7a의 변형예들을 도시한 사시도들이다.
도 7a를 참조하면, 반도체 메모리 소자(40)는 상하 적층된 적어도 2개의 도 2a의 반도체 메모리 소자들(10)을 포함할 수 있다. 도 2a의 반도체 메모리 소자들(10) 대신에 혹은 이들과 함께 도 2d의 반도체 메모리 소자들(11), 도 3a의 반도체 메모리 소자들(12), 및/또는 도 3d의 반도체 메모리 소자들(13)이 상하 적층될 수 있다. 본 실시예에 의하면, 제1 및 제2 메모리 셀들(1a,1b)이 상하 적층되어 메모리 용량이 확장될 수 있다.
도 7b를 참조하면, 반도체 메모리 소자(41)는 상하 적층된 적어도 2개의 도 4a의 반도체 메모리 소자들(20)을 포함하고, 이에 따라 제1 및 제2 메모리 셀들(2a,2b)이 상하 적층되어 확장된 메모리 용량을 가질 수 있다. 도 4c의 반도체 메모리 소자들(21), 도 5a의 반도체 메모리 소자들(22), 및/또는 도 5c의 반도체 메모리 소자들(23)이 도 4a의 반도체 메모리 소자들(20)을 대신하여 혹은 이들과 함께 상하 적층될 수 있다.
도 7c를 참조하면, 반도체 메모리 소자(42)는 상하 적층된 적어도 2개의 도 6a의 반도체 메모리 소자들(30)을 포함하고, 이에 따라 제1 및 제2 메모리 셀들(3a,3b)이 상하 적층되어 확장된 메모리 용량을 가질 수 있다 도 6b의 반도체 메모리 소자들(31) 및/또는 도 6c의 반도체 메모리 소자들(32)이 도 6a의 반도체 메모리 소자들(30)을 대신하여 혹은 이들과 함께 상하 적층될 수 있다.
<제조방법의 예1>
도 8a 내지 8e는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도이다.
도 8a를 참조하면, 상하 엇갈리는 모습으로 배치되며 서로 평행하게 신장된 복수개의 제1 도선들(100)과 제2 도선들(200)을 기판(90) 상에 형성할 수 있다. 예컨대, 제1 및 제2 도선들(100,200)은 수직적으로는 이격되고 수평적으로는 번갈아 배열되는 형태로 형성될 수 있다. 제2 도선들(200)은 제1 도선들(100)에 비해 높은 위치에 형성할 수 있다. 기판(90)과 제1 도선들(100) 사이에는 제1 도선들(100)을 기판(90)으로부터 전기적으로 절연시킬 수 있는 절연층(92)이 더 제공될 수 있다.
절연층(92) 상에 제1 도선들(100)을 형성하고 제1 도선들(100)을 덮는 제1 층간절연층(112)을 형성할 수 있다. 제1 층간절연층(112) 상에 제2 도선들(200)을 형성하고 제2 도선들(200)을 덮는 제2 층간절연층(114)을 형성할 수 있다. 제2 도선들(200) 각각의 양측벽을 덮는 측벽 스페이서(202)를 더 형성할 수 있다. 제1 및 제2 층간절연층(112,114)들은 서로 동일한 수직 길이를 가지거나 혹은 서로 다른 수직 길이를 가질 수 있다.
기판(90)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 절연층(92)과 제1 및 제2 층간절연층들(112,114) 중 적어도 어느 하나는 산화물(예: SiOx), 질화물(예: SiNx, SiONx) 또는 이들의 조합을 증착하여 형성할 수 있다. 측벽 스페이서(202)는 제2 층간절연층(114)과 식각선택비가 있는 절연성 물질을 증착하고 패터닝하여 형성할 수 있다. 가령, 제2 층간절연층들(114)은 산화막(예: SiOx), 측벽 스페이서(202)는 질화막(예: SiNx)으로 형성할 수 있다.
제1 및 제2 도선들(100,200)은 전도성 물질, 가령 Ti, W, Si, Cu, Ta, Mo, Ru, Al, Au, Pt, Ag, 또는 적어도 이들 중 어느 하나를 증착하고 패터닝하여 형성할 수 있다. 제1 도선들(100)은 패터닝 공정에서 허용 가능한 최소 피처 크기(F)와 실질적으로 동일한 폭(W1a)을 각각 가지며, 2F와 실질적으로 동일한 피치(P1a)로 배열될 수 있다. 제2 도선들(200)은 F와 실질적으로 동일한 폭(W2a)을 각각 가지며, 2F와 실질적으로 동일한 피치(P2a)로 배열될 수 있다. 즉, W1a=W2a=F, P1a=P2a=2F일 수 있다.
도 8b를 참조하면, 인접한 제1 도선(100) 및 제2 도선(200)의 일부들을 동시에 노출시키는 트렌치(111)를 형성할 수 있다. 일례로, 제2 층간절연층(114) 상에 포토레지스트의 도포 및 패터닝으로 마스크(94)를 형성하고, 그 마스크(94)를 이용한 식각 공정으로 제1 및 제2 층간절연층들(112,114)을 선택적으로 제거하여 인접한 한 쌍의 제1 도선(100) 및 제2 도선(200)의 일부들을 동시에 노출시키는 복수개의 트렌치들(111)을 형성할 수 있다.
트렌치들(111) 각각은 F와 실질적으로 동일하거나 혹은 F보다 큰 크기의 폭(Ta)을 가지며 제1 도선(100) 혹은 제2 도선(200)의 신장 방향을 따라 연속될 수 있다. 트렌치들(111) 각각은 인접한 제1 및 제2 도선(100,200)의 일부들과 중첩되는 위치에 형성될 수 있다. 일례로, 트렌치(111)는 제1 도선(100)과의 중첩 면적이 제2 도선(200)과의 중첩 면적과 실질적으로 동일하도록 형성될 수 있어, 제1 도선(100)과는 제1 도선(100)의 피치(P1a)의 1/4 또는 폭(W1a)의 1/2만큼, 제2 도선(200)과는 제2 도선(200)의 피치(P2a)의 1/4 또는 폭(W2a)의 1/2만큼 중첩될 수 있다.
도 8c를 참조하면, 트렌치들(111)의 프로파일을 따라 연속적 형태를 갖는 전도성 물질층(150)을 형성할 수 있다. 전도성 물질층(150)은 트렌치들(111)에 의해 노출된 제1 및 제2 도선들(100,200)의 일부들과 직접 접촉할 수 있다. 전도성 물질층(150)은 후속하는 데이터 저장층(도 8e의 300) 물질과 반응하지 않는 금속을 포함할 수 있다. 전도성 물질층(150)은 예컨대 귀금속(예: Pt, Ir, Ru), TiN, TiAlN, TaN, WN, MoN, NbN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiW, TiAl, TiON, TiAlON, WON, TaON, Al, W 또는 이들의 조합을 증착하여 형성할 수 있다.
도 8d를 참조하면, 제1 도선들(100)과 접속된 제1 하부전극들(151)과 제2 도선들(200)과 접속된 제2 하부전극들(152)을 형성할 수 있다. 전도성 물질층(150)을 스페이서 식각하면 트렌치들(111)의 수직 측벽들에 한정된 수직한 제1 하부전극들(151)과 제2 하부전극들(152)을 형성할 수 있다. 본 실시예에 의하면, 제1 및 제2 하부전극들(151,152)을 별개의 공정으로 각각 형성하는 것이 아니라 단일 공정으로 동시에 형성할 수 있다. 제1 하부전극들(151)은 제1 도선들(100)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태, 제2 하부전극들(152)은 제2 도선들(200)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태일 수 있다. 제1 및 제2 하부전극들(151,152) 각각의 폭은 전도성 물질층(도 8c의 150)의 두께에 비례할 수 있다. 제1 및 제2 하부전극들(151,152)은 F와 실질적으로 동일하거나 F보다 큰 크기의 폭(Ta)을 갖는 트렌치(111) 내에 한정되므로, 제1 및 제2 하부전극들(151,152)은 F에 비해 작은 혹은 F와 실질적으로 동일하거나 큰 크기의 피치(La)로 수평 방향으로 교대로 배열될 수 있다. 트렌치들(111) 중에서 적어도 어느 하나 내에는 상기 스페이서 식각에 의해 제거되지 아니하여 형성될 수 있는 더미 전극(153)이 있을 수 있다. 더미 전극(153)은 제1 도선(100)과 직접 접속하며 수직 방향으로 제2 도선(200)쪽으로 확장될 수 있다. 본 실시예에 의하면, 측벽 스페이서(202)가 더미 전극(153)이 제2 도선(200)에 접속되는 것을 방지할 수 있고, 이에 따라 제1 도선(100)과 제2 도선(200)의 단락 문제는 전혀 없을 수 있다.
도 8e를 참조하면, 트렌치들(111)을 절연체(예: SiOx)로 매립하고 평탄화하여 제2 층간절연층(114)과 평탄화된 캡핑절연층들(117)을 형성할 수 있다. 캡핑절연층들(117)과 제2 층간절연층(114) 상에 제1 도선들(100)의 신장 방향과 대체로 90도를 이루게 신장되는 라인 형태의 데이터 저장층(300), 상부전극(400) 및 제3 도선(500)을 형성할 수 있다.
제3 도선(500)은 전도성 물질, 가령 Ti, W, Si, Cu, Ta, Mo, Ru, Al, Au, Pt, Ag, 또는 적어도 이들 중 어느 하나를 플레이트 형태로 증착한 후 패터닝하여 도 2a에 도시된 바와 같이 복수개의 라인들로 형성할 수 있다. 제3 도선들(500)은 도 2a에서 보여진 것처럼 제1 도선들(100) 및/또는 제2 도선들(200)의 신장 방향과 대체로 직교하는 방향으로 신장되고, 제1 도선들(100) 및/또는 제2 도선들(200)의 신장 방향과 대체로 동일한 방향으로 배열될 수 있다. 제3 도선들(500) 각각의 폭(P3a)은 F와 실질적으로 동일할 수 있고, 피치(P3a)는 2F와 실질적으로 동일할 수 있다.
라인 형태로 패터닝된 제3 도선들(500)을 마스크로 이용하는 식각으로 플레이트 형태의 상부전극(400)과 데이터 저장층(300)을 패터닝하여 각각 복수개의 라인들로 형성할 수 있다. 상부전극(400)과 데이터 저장층(300)은 제3 도선(500)의 형태 및 배열 모습, 가령 폭이 F이고 피치가 2F인 라인 형태로 패터닝될 수 있다.
데이터 저장층(300)은 저항 메모리(RRAM) 혹은 상변화 메모리(PRAM) 물질로 형성할 수 있다. RRAM 물질의 일례로서 금속산화물이나 금속질화물, 가령 NiOx, TiOx, ZrOx, HfOx, CoOx, FeOx, CuOx, AlOx, NbOx, MgOx, VOx, CrOx, ZnOx, BNx, AlNx, TaOx, WOx, NiOx, 혹은 이들의 조합을 포함할 수 있다. RRAM 물질의 다른 예로서 페로브스카이트(Perovskite) 구조를 갖는 산화물, 가령 PrCaMnO, doped-SrTiO을 포함할 수 있다. RRAM 물질의 또 다른 예로서 비교적 확산이 잘되는 금속이온(예: Cu, Ag)을 포함하는 고체전해질, 가령 GeTe, GeS를 포함할 수 있다.
PRAM 물질의 일례로서 상전이 가능한 Te, Se, Ge, Ga, Sb, Bi, Pb, Sn, As, S, Si, P, O 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함할 수 있다. 예컨대, PRAM 물질은 Ge-Te, Sb-Te, Ge-Sb, Ga-Sb, In-Sb, In-Se, Ge-Sb-Te, Ge-Bi-Te, Ga-Se-Te, Ga-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 주기율표의 5A족 원소-Sb-Te, 주기율표의 6A족 원소-Sb-Te, 주기율표의 5A족 원소-Sb-Se, 주기율표의 6A족 원소-Sb-Se 등의 칼코겐 화합물 또는 상기 칼코겐 화합물에 불순물(예: N, O, Si 혹은 이들의 조합 등)이 도핑된 물질을 포함할 수 있다.
다른 예로, 데이터 저장층(300)은 자기 메모리(MRAM) 물질로 형성할 수 있다. MRAM 물질의 일례로서 강자성체들 사이에 비자성 도전체가 개재된 자성물질 혹은 강자성체들 사이에 비저성 절연체가 개재된 자성물질을 포함할 수 있다. 예컨대, 강자성체는 CoFe, NiFe, NiFeCo 등을, 비자성 전도체는 Cr, Cu 등을, 절연성 비자성체는 MgOx, AlOx 등을 포함할 수 있다.
상부전극(400)은 데이터 저장층(300) 물질과 반응하지 않는 금속으로 형성할 수 있다. 상부전극(400)은 예컨대 귀금속(예: Pt, Ir, Ru), TiN, TiAlN, TaN, WN, MoN, NbN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiW, TiAl, TiON, TiAlON, WON, TaON, Al, W 또는 이들의 조합으로 형성할 수 있다.
상기 일련의 과정을 통해 라인 형태의 제1 및 제2 하부전극들(151,152)을 갖는 더블 크로스 포인트 어레이 구조를 포함하는 도 2a의 반도체 메모리 소자(10)를 형성할 수 있다. 도 8a 내지 8e의 공정으로 형성된 더블 크로스 포인트 어레이 구조를 상하 적층하면 도 7a의 적층형 반도체 메모리 소자(40)를 형성할 수 있다.
본 실시예에 의하면, 서로 다른 층에 있는 도선들(100,200)에 접속되는 하부전극들(151,152)을 동시에 형성할 수 있어, 2개의 메모리 셀들(1a,1b)을 단일 공정으로 동시에 형성할 수 있게 된다.
다른 예로, 제3 도선들(500)을 마스크로 이용하는 식각으로 라인 형태의 제1 및 제2 하부전극들(151,152)을 선택적으로 제거할 수 있다. 식각 선택비에 따라 제1 층간절연층(112), 제2 층간절연층(114), 캡핑절연층들(117)은 제3 도선들(500)에 의해 덮히지 않는 부분들이 선택적으로 제거되거나 제거되지 않을 수 있다. 상기 식각에 의해 제1 및 제2 하부전극들(151,152)은 아일랜드 형태로 패터닝되어, 도 2d의 반도체 메모리 소자(11)가 형성될 수 있다.
<제조방법의 예2>
도 9a 내지 9c는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도이다.
도 9a를 참조하면, 도 8a 내지 8d에서 설명한 바와 동일 또는 유사한 공정으로 기판(90) 상에 상하 엇갈리게 배열된 제1 및 제2 도선들(100,200)을 형성할 수 있다. 기판(90) 상에 제1 및 제2 도선들(100,200)을 덮는 제1 및 제2 층간절연층들(112,114)을 형성한 후 패터닝하여 인접한 제1 및 제2 도선들(100,200)의 일부들을 노출시키는 트렌치들(111)을 형성할 수 있다. 트렌치들(111) 내에 제1 및 제2 도선들(100,200)과 접속하는 제1 및 제2 하부전극들(151,152)을 형성하고, 트렌치들(111)을 매립하는 캡핑절연층들(117)을 형성할 수 있다.
제1 및 제2 하부전극들(151,152)을 리세스할 수 있다. 상기 리세스에 의해 제1 층간절연층(114)과 캡핑절연층들(117) 사이에 제1 하부전극들(151)이 노출된 제1 함몰부들(131a)과 제2 하부전극들(152)이 노출된 제2 함몰부들(131b)이 형성될 수 있다. 제1 함몰부들(131a)은 제1 도선들(100)을 따라 제2 함몰부들(131b)은 제2 도선들(200)을 따라 신장될 수 있다.
도 9b를 참조하면, 제1 함몰부들(131a)을 채우는 제1 선택소자층들(161a)과 제2 함몰부들(131b)을 채우는 제2 선택소자층들(162a)을 동시에 형성할 수 있다. 제1 및 제2 선택소자층들(161a,162a)은 ZnOx, MgOx, AlOx, p-Si/n-Si, p-NiOx/n-TiOx, p-CuOx/n-TiOx으로 형성할 수 있다.
일례로 제1 및 제2 함몰부들(131a,131b)이 채워지도록 선택소자 물질층(예: ZnOx, MgOx, AlOx)을 충분한 두께로 형성한 후 평탄화하여 단일막 구조의 제1 선택소자층들(161a)과 제2 선택소자층들(162a)을 형성할 수 있다. 다른 예로 제1 및 제2 함몰부들(131a,131b) 내에 제1 선택소자 물질층으로 구성된 제1 및 제2 선택소자층들(161a,162a)을 형성한 후 리세스하고, 리세스된 부분에 제2 선택소자 물질층을 형성하여 이중막 구조의 제1 선택소자층들(161a)과 제2 선택소자층들(162a)을 형성할 수 있다. 제1 및 제2 선택소자 물질층 중 어느 하나는 p-Si, p-NiOx, 또는 p-CuOx이고 다른 하나는 n-Si 또는 n-TiOx일 수 있다.
이처럼 제1 및 제2 선택소자층들(161a,162a)은 실리콘 다이오드(예: p-Si/n-Si), 산화물 다이오드(예: p-NiOx/n-TiOx, p-CuOx/n-TiOx), 혹은 산화물(예: ZnOx, MgOx, AlOx)을 포함할 수 있다.
제1 선택소자층들(161a)은 제1 하부전극들(151)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태, 제2 선택소자층들(162a)은 제2 하부전극들(152)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태일 수 있다. 제1 및 제2 선택소자층들(161a,162a)은 F와 실질적으로 동일한 혹은 F보다 작거나 큰 피치(Sa)로 교대로 배열될 수 있다.
도 9c를 참조하면, 도 8e에서 설명한 바와 동일 유사한 공정으로 캡핑절연층들(117)과 제2 층간절연층(114) 상에 제1 도선들(100)의 신장 방향과 대체로 90도를 이루게 신장되는 라인 형태의 복수개의 데이터 저장층들(300), 상부전극들(400) 및 제3 도선들(500)을 형성할 수 있다. 라인 형태의 제3 도선들(500)을 마스크로 이용하는 식각 공정으로 라인 형태의 제1 및 제2 선택소자층들(161a,162a)을 패터닝하여 도 3a에 도시된 바와 같이 아일랜드 형태의 제1 및 제2 선택소자들(161,162)로 형성할 수 있다. 이에 따라, 라인 형태의 제1 및 제2 하부전극들(151,152)과 아일랜드 형태의 제1 및 제2 선택소자들(161,162)을 갖는 도 3a의 반도체 메모리 소자(12)가 형성될 수 있다. 식각 선택비에 따라 제2 층간절연층(114)과 캡핑절연층들(117)은 제3 도선(500)에 의해 덮혀있지 않은 부분들이 선택적으로 제거되거나 제거되지 않을 수 있다.
다른 예로, 라인 형태의 제3 도선들(500)을 마스크로 이용하는 식각으로 라인 형태의 제1 및 제2 하부전극들(151,152)을 더 패터닝하므로써, 아일랜드 형태의 제1 및 제2 하부전극들(151,152)을 갖는 도 3d의 반도체 메모리 소자(13)를 형성할 수 있다. 식각 선택비에 따라 제1 층간절연층(112), 제2 층간절연층(114), 캡핑절연층들(117)은 제3 도선들(500)에 의해 덮히지 않는 부분들이 선택적으로 제거되거나 제거되지 않을 수 있다.
< 선택소자 형성의 변형예 1>
도 10a 내지 10d는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법에 있어서 선택소자를 형성하는 변형예를 도시한 단면도이다.
도 10a를 참조하면, 도 8a 내지 8e를 참조하여 설명한 바와 동일 또는 유사한 공정으로 기판(90) 상에 상하 엇갈리게 배열된 제1 및 제2 도선들(100,200)을 형성하고, 인접한 제1 및 제2 도선들(100,200)의 일부들을 노출시키는 복수개의 트렌치들(111)을 형성하고, 트렌치들(111) 내에 제1 및 제2 도선들(100,200)과 접속하는 제1 및 제2 하부전극들(151,152)을 형성하고, 트렌치들(111)을 매립하는 캡핑절연층들(117)을 형성할 수 있다. 절연체(예: SiOx)의 증착과 패터닝으로 캡핑절연층들(117)과, 제1 및 제2 하부전극들(151,152)을 노출시키는 복수개의 제2 트렌치들(121)을 포함하는 제3 층간절연층(118)을 형성할 수 있다. 제2 트렌치들(121) 각각은 F와 실질적으로 동일한 혹은 F보다 큰 폭(Ta')을 가질 수 있으며 제1 도선들(100)의 신장 방향을 따라 연속될 수 있다. 제2 트렌치들(121)은 트렌치들(111)과 상하 정렬될 수 있다.
도 10b를 참조하면, 선택소자 물질층(160)을 형성할 수 있다. 선택소자 물질층(160)은 제3 층간절연층(118)의 상면 프로파일을 따라 굴곡된 형태를 가질 수 있다. 선택소자 물질층(160)은 ZnOx, MgOx, AlOx 등을 증착하여 형성할 수 있다. 선택소자 물질층(160)은 증착시 그 두께를 임의로 조절할 수 있다.
도 10c를 참조하면, 제1 하부전극들(151)에 접속된 제1 선택소자층들(161a)과 제2 하부전극들(152)에 접속된 제2 선택소자층들(162a)을 형성할 수 있다. 선택소자 물질층(도 10b의 160)을 스페이서 식각하면 제2 트렌치들(121)의 수직 측벽들에 한정된 제1 선택소자층들(161a)과 제2 선택소자층들(162a)을 동시에 형성할 수 있다. 제1 선택소자층들(161a)은 제1 하부전극들(151)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태, 제2 선택소자층들(162a)은 제2 하부전극들(152)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태일 수 있다. 제1 및 제2 선택소자층들(161a,162a)은 F와 실질적으로 동일하거나 혹은 F보다 작거나 큰 크기의 피치(Sa)로 교대로 배열될 수 있다. 제1 및 제2 선택소자층들(161a,162a) 각각의 폭은 선택소자 물질층(도 10b의 160)의 두께에 비례할 수 있다.
도 10d를 참조하면, 제2 트렌치들(121)을 절연체(예: SiOx)로 매립하고 평탄화하여 제2 층간절연층(114)과 평탄화된 제2 캡핑절연층들(119)을 형성할 수 있다. 제2 캡핑절연층들(119) 및 제2 층간절연층(114) 상에 제1 도선들(100)의 신장 방향과 대체로 90도를 이루게 신장되는 라인 형태의 데이터 저장층(300), 상부전극(400) 및 제3 도선(500)을 형성할 수 있다. 상부전극(400)과 데이터 저장층(300)은 플레이트 형태로 증착된 후 라인 형태로 패터닝된 복수개의 제3 도선들(500)을 마스크로 이용하는 식각에 의해 각각 복수개의 라인들로 형성될 수 있다.
라인 형태로 패터닝된 제3 도선들(500)을 마스크로 이용하는 식각으로 라인 형태의 제1 및 제2 선택소자층들(161a,162a)을 선택적으로 제거하여 도 3a에 도시된 바와 같이 아일랜드 형태의 제1 및 제2 선택소자들(161,162)로 형성할 수 있다. 식각 선택비에 따라 제3 층간절연층(118)과 제2 캡핑절연층들(119)은 제3 도선들(500)에 의해 덮히지 않는 부분들이 선택적으로 제거되거나 제거되지 않을 수 있다. 상기 식각에 의해 라인 형태의 제1 및 제2 하부전극들(151,152)과 아일랜드 형태의 제1 및 제2 선택소자들(161,162)을 갖는 도 3a의 반도체 메모리 소자(12)가 형성될 수 있다.
다른 예로, 라인 형태로 패터닝된 제3 도선들(500)을 마스크로 이용하는 식각으로 라인 형태의 제1 및 제2 하부전극들(151,152)을 선택적으로 제거할 수 있다. 식각 선택비에 따라 제1 층간절연층(112), 제2 층간절연층(114), 캡핑절연층들(117)은 제3 도선들(500)에 의해 덮히지 않는 부분들이 선택적으로 제거되거나 제거되지 않을 수 있다. 상기 식각에 의해 제1 및 제2 하부전극들(151,152)은 아일랜드 형태로 패터닝되어, 도 3d의 반도체 메모리 소자(13)가 형성될 수 있다. 본 실시예에 따르면, 제1 및 제2 선택소자들(161,162)은 ZnOx, MgOx, AlOx 등과 같은 산화물을 포함할 수 있다.
<선택소자 형성의 변형예 2>
도 11a 내지 11c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법에 있어서 선택소자를 형성하는 다른 변형예를 도시한 단면도이다.
도 11a를 참조하면, 도 10b에서 설명한 바와 동일 또는 유사한 공정으로 선택소자 물질층(160)을 형성하고, 그 일부를 제거할 수 있다. 이를 테면, 선택소자 물질층(160) 중에서 수평 부분을 식각 공정으로 선택적으로 제거할 수 있다. 이에 따르면, 제2 트렌치들(121)의 수직 측벽들에 한정되고 제2 트렌치들(121)보다 낮은 높이를 갖는 제1 서브 선택소자층들(160a)과 제2 서브 선택소자층들(160b)이 동시에 형성될 수 있다. 제1 서브 선택소자층들(160a)은 제1 하부전극들(151)을 따라 신장된 라인 형태를, 제2 서브 선택소자층들(160b)은 제2 하부전극들(152)을 따라 신장된 라인 형태를 가질 수 있다.
도 11b를 참조하면, 제2 선택소자 물질층(170)을 형성할 수 있다. 제2 선택소자 물질층(170)은 제3 층간절연층(118)의 상면 프로파일을 따라 굴곡된 형태를 가질 수 있다. 제2 선택소자 물질층(170)은 선택소자 물질층(도 11a의 160)(이하, 제1 선택소자 물질층)과는 다른 물질일 수 있다. 예컨대, 제1 선택소자 물질층(160)은 p-Si, 제2 선택소자 물질층(170)은 n-Si이거나, 혹은 그 역일 수 있다. 다른 예로, 제1 선택소자 물질층(160)은 p-NiOx 또는 p-CuOx, 제2 선택소자 물질층(170)은 n-TiOx이거나, 혹은 그 역일 수 있다.
도 11c를 참조하면, 제2 선택소자 물질층(도 11b의 170)을 스페이서 식각하여 제2 트렌치들(121)의 수직 측벽들에 한정된 라인 형태의 제3 서브 선택소자층들(170a) 및 제4 서브 선택소자층들(170b)을 동시에 형성할 수 있다. 제3 서브 선택소자층들(170a)은 제1 서브 선택소자층들(160a)과 접합하여 제1 선택소자층들(161a)을 형성하고, 제4 서브 선택소자층들(170b)은 제2 서브 선택소자층들(160b)과 접합하여 제2 선택소자층들(162a)을 형성할 수 있다. 도 9d에서 설명한 바와 동일 유사한 공정으로 아일랜드 형태의 제1 및 제2 선택소자들(161,162)을 포함하는 도 3a의 반도체 메모리 소자(12) 또는 도 3d의 반도체 메모리 소자(13)를 형성할 수 있다. 본 실시예에 따르면, 제1 및 제2 선택소자들(161,162)은 p-Si와 n-Si이 접합된 실리콘 다이오드 혹은 p-NiOx와 n-TiOx이 접합되거나 p-CuOx와 n-TiOx이 접합된 산화물 다이오드를 포함할 수 있다.
<제조방법의 예3>
도 12a 내지 12d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도이다.
도 12a를 참조하면, 기판(90) 상에 제1 도선들(100)과 제2 도선들(200)을 형성할 수 있다. 기판(90)과 제1 도선들(100) 사이에는 절연층(92)이, 절연층(92)과 제2 도선들(200) 사이에는 제1 층간절연층(112)이, 제1 층간절연층(112) 상에는 제2 층간절연층(114)이 형성될 수 있다. 제2 도선들(200) 각각의 양측벽들을 덮은 측벽 스페이서들(202)을 형성할 수 있다.
제1 도선들(100)은 2F와 실질적으로 동일한 피치(P1b)로 수평적으로 배열될 수 있고, 제2 도선들(200)은 제1 도선들(100)보다는 더 높은 위치에서 2F와 실질적으로 동일한 피치(P2b)로 수평적으로 배열될 수 있다. 제1 도선들(100)은 F보다 큰 폭(W1b)을, 제2 도선들(200)은 F보다 큰 폭(W2b)을 가질 수 있다. W1b와 W2b는 실질적으로 동일할 수 있다. 본 실시예에 의하면, 제1 및 제2 도선들(100,200)은 상하 일부 중첩될 수 있고, 폭들(W1b,W2b)이 F인 경우에 비해 상대적으로 작은 저항 특성을 가질 수 있다.
도 12b를 참조하면, 제1 및 제2 층간절연층들(112,114)을 선택적으로 제거하여 인접한 제1 및 제2 도선들(100,200)의 일부들을 동시에 노출시키는 대체로 F와 실질적으로 동일한 혹은 F보다 큰 크기의 폭(Tb)을 갖는 복수개의 트렌치들(111)을 형성할 수 있다. 트렌치들(111)의 프로파일을 따라 연속된 형태를 가지며, 트렌치들(111)을 통해 노출된 제1 및 제2 도선들(100,200)과 일부 접속되는 전도성 물질층(150)을 형성할 수 있다.
도 12c를 참조하면, 전도성 물질층(150)을 스페이서 식각하여 제1 및 제2 하부전극들(151,152)과 각각 접속하는 제1 및 제2 하부전극들(151,152)을 라인 형태로 동시에 형성할 수 있다. 제1 및 제2 하부전극들(151,152)은 F와 실질적으로 동일한 혹은 F보다 크거나 작은 피치(Lb)로 교대로 배열될 수 있다. 트렌치들(111)을 매우는 캡핑절연층들(117)을 형성할 수 있다.
도 12d를 참조하면, 제2 층간절연층(114) 및 캡핑절연층들(117) 상에 라인 형태의 데이터 저장층들(300), 상부전극들(400) 및 제3 도선들(500)을 형성할 수 있다. 이에 따르면, 3개의 도선들(100,200,500) 사이에 2개 층의 메모리 셀들(2a,2b)이 단일 공정으로 형성된 도 4a의 반도체 메모리 소자(20)를 제조할 수 있다. 제3 도선들(500)은 도 4a에 도시된 바와 같이 각각 F보다 큰 폭(W3b)을 가질 수 있고, 대체로 2F의 피치(P3b)로 배열될 수 있다. 다른 예로, 제3 도선들(500)은 각각 실질적으로 F와 동일한 폭(W3b)을 가질 수 있다. 도 12a 내지 12d의 공정으로 형성된 더블 크로스 포인트 어레이 구조를 상하 적층하면 도 7b의 적층형 반도체 메모리 소자(41)를 형성할 수 있다.
다른 예로, 제3 도선들(500)을 마스크로 이용하는 식각으로 라인 형태의 제1 및 제2 하부전극들(151,152)을 선택적으로 제거할 수 있다. 이에 의하면, 아일랜드 형태의 제1 및 제2 하부전극들(151,152)을 갖는 도 4c의 반도체 메모리 소자(21)를 형성할 수 있다.
<제조방법의 예4>
도 13a 내지 13c는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도이다.
도 13a를 참조하면, 도 12a 내지 12c에서 설명한 바와 동일 또는 유사한 공정으로 기판(90) 상에 상하 엇갈리게 배열된 제1 및 제2 도선들(100,200)을 형성하고, 제1 및 제2 도선들(100,200)을 덮는 제1 및 제2 층간절연층들(112,114)을 형성한 후 패터닝하여 인접한 제1 및 제2 도선들(100,200)의 일부들을 동시에 노출시키는 트렌치들(111)을 형성하고, 트렌치들(111) 내에 제1 및 제2 도선들(100,200)과 접속하는 제1 및 제2 하부전극들(151,152)을 형성하고, 트렌치들(111)을 매립하는 캡핑절연층들(117)을 형성할 수 있다.
제1 및 제2 하부전극들(151,152)을 리세스하여, 제1 하부전극들(151)이 노출된 제1 함몰부들(131a)과 제2 하부전극들(152)이 노출된 제2 함몰부들(131b)을 형성할 수 있다. 제1 함몰부들(131a)은 제1 도선들(100)을 따라 제2 함몰부들(131b)은 제2 도선들(200)을 따라 신장될 수 있다.
도 13b를 참조하면, 제1 함몰부들(131a)을 채우는 제1 선택소자층들(161a)과 제2 함몰부들(131b)을 채우는 제2 선택소자층들(162a)을 동시에 형성할 수 있다. 제1 선택소자층들(161a)은 제1 하부전극들(151)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태, 제2 선택소자층들(162a)은 제2 하부전극들(152)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태일 수 있다. 제1 및 제2 선택소자층들(161a,162a)은 F와 실질적으로 동일한 혹은 F보다 작거나 큰 피치(Sb)로 교대로 배열될 수 있다.
제1 및 제2 선택소자층들(161a,162a)은 도 9b에서 설명한 바와 동일 유사하게 ZnOx, MgOx 또는 AlOx를 포함하는 산화물, p-Si/n-Si을 포함하는 실리콘 다이오드, p-NiOx/n-TiOx 또는 p-CuOx/n-TiOx을 포함하는 산화물 다이오드 중 적어도 어느 하나를 포함할 수 있다.
도 13c를 참조하면, 도 12d에서 설명한 바와 동일 유사한 공정으로 캡핑절연층들(117)과 제2 층간절연층(114) 상에 제1 도선들(100)의 신장 방향과 대체로 90도를 이루게 신장되는 라인 형태의 데이터 저장층들(300), 상부전극들(400) 및 제3 도선들(500)을 형성할 수 있다. 라인 형태의 제3 도선들(500)을 마스크로 이용하는 식각 공정으로 라인 형태의 제1 및 제2 선택소자층들(161a,162a)을 패터닝하여 도 5a에 도시된 바와 같이 아일랜드 형태의 제1 및 제2 선택소자들(161,162)로 형성할 수 있다. 이에 따라, 라인 형태의 제1 및 제2 하부전극들(151,152)과 아일랜드 형태의 제1 및 제2 선택소자들(161,162)을 갖는 도 5a의 반도체 메모리 소자(22)가 형성될 수 있다.
다른 예로, 라인 형태의 제3 도선들(500)을 마스크로 이용하는 식각으로 라인 형태의 제1 및 제2 하부전극들(151,152)을 더 패터닝하므로써, 아일랜드 형태의 제1 및 제2 하부전극들(151,152)을 갖는 도 5c의 반도체 메모리 소자(23)를 형성할 수 있다.
다른 예로, 제1 및 제2 선택소자들(161,162)은 도 10a 내지 10d의 공정으로 혹은 도 11a 내지 11c의 공정으로 형성할 수 있다.
<제조방법의 예5>
도 14a 내지 14c는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도이다.
도 14a를 참조하면, 기판(90) 상에 상하 엇갈리게 배열된 제1 및 제2 도선들(100,200)을 형성하고, 기판(90) 상에 제1 및 제2 도선들(100,200)을 덮는 제1 및 제2 층간절연층들(112,114)을 형성할 수 있다. 제1 및 제2 층간절연층들(112,114)을 패터닝하여 인접한 제1 및 제2 도선들(100,200)의 일부들을 노출시키는 트렌치들(111)을 형성할 수 있다. 트렌치들(111) 내에 제1 및 제2 도선들(100,200)과 접속하는 제1 및 제2 하부전극들(151,152)을 동시에 형성하고, 트렌치들(111)을 매립하는 캡핑절연층들(117)을 형성할 수 있다. 제1 및 제2 도선들(100,200)은 도 8a에서와 같이 각각 F와 실질적으로 동일한 폭을 가지도록 형성하거나 혹은 도 12a에서와 같이 각각 F보다 큰 폭을 가지도록 형성할 수 있다.
제1 및 제2 하부전극들(151,152)을 리세스할 수 있다. 상기 리세스에 의해 제1 층간절연층(114)과 캡핑절연층들(117) 사이에 제1 하부전극들(151)이 노출된 제1 함몰부들(131a)과 제2 하부전극들(152)이 노출된 제2 함몰부들(131b)이 형성될 수 있다. 제1 함몰부들(131a)은 제1 도선들(100)을 따라 제2 함몰부들(131b)은 제2 도선들(200)을 따라 신장될 수 있다.
도 14b를 참조하면, 제1 함몰부들(131a)을 채우는 제1 데이터층들(301)과 제2 함몰부들(131b)을 채우는 제2 데이터층들(302)을 동시에 형성할 수 있다. 제1 데이터층들(301)은 제1 하부전극들(151)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태, 제2 데이터층들(302)은 제2 하부전극들(152)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태일 수 있다.
도 14c를 참조하면, 캡핑절연층들(117)과 제2 층간절연층(114) 상에 제1 도선들(100)의 신장 방향과 대체로 90도를 이루게 신장되는 라인 형태의 상부전극들(400) 및 제3 도선들(500)을 형성할 수 있다. 이에 따르면, 도 6a에 도시된 바와 같이, 라인 형태의 제1 및 제2 데이터층들(301,302)을 포함하는 반도체 메모리 소자(30)를 형성할 수 있다. 도 14a 내지 14c의 공정으로 형성된 더블 크로스 포인트 어레이 구조를 상하 적층하면 도 7c의 적층형 반도체 메모리 소자(42)를 형성할 수 있다.
다른 예로, 라인 형태의 제3 도선들(500)을 마스크로 이용하는 식각으로 라인 형태의 제1 및 제2 데이터층들(301,302)을 더 패터닝할 수 있다. 이에 따라, 아일랜드 형태의 제1 및 제2 데이터층들(301,302)을 포함하는 도 6b의 반도체 메모리 소자(31)를 형성할 수 있다.
<제조방법의 예6>
도 15a 내지 15c는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도이다.
도 15a를 참조하면, 도 14a에서 설명한 바와 동일 또는 유사한 공정을 이용하여 제1 하부전극들(151)과 제2 하부전극들(152)을 리세스하여 제1 함몰부들(131a)과 제2 함몰부들(131b)을 형성할 수 있다.
도 15b를 참조하면, 제1 함몰부들(131a)을 채우는 제1 선택소자층들(161a)과 제1 데이터층들(301)을 형성하고, 이와 동시에 제2 함몰부들(131b)을 채우는 제2 선택소자층들(162a)과 제2 데이터층들(302)을 형성할 수 있다. 제1 선택소자층들(161a)과 제1 데이터층들(301)은 제1 하부전극들(151)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태, 제2 선택소자층들(162a)과 제2 데이터층들(302)은 제2 하부전극들(152)을 따라 신장된 F보다 얇은 폭을 갖는 라인 형태일 수 있다.
도 15c를 참조하면, 캡핑절연층들(117)과 제2 층간절연층(114) 상에 제1 도선들(100)의 신장 방향과 대체로 90도를 이루게 신장되는 라인 형태의 상부전극들(400) 및 제3 도선들(500)을 형성할 수 있다. 라인 형태의 제3 도선들(500)을 마스크로 이용하는 식각으로 라인 형태의 제1 데이터층들(301)과 제1 선택소자층들(161a)을 패터닝하고, 이와 동시에 라인 형태의 제2 데이터층들(302)과 제2 선택소자층들(162a)을 패터닝할 수 있다. 이에 따라, 아일랜드 형태의 제1 데이터층들(301)과 제1 선택소자(161)가 제1 하부전극들(151) 상에 배치되고, 아일랜드 형태의 제2 데이터층들(302)과 제2 선택소자들(162)이 제2 하부전극들(152) 상에 배치된 도 6c의 반도체 메모리 소자(32)를 형성할 수 있다.
<응용예>
도 16a는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 16b는 본 발명의 실시예에 따른 반도체 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 16a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 발명의 실시예들에 따른 반도체 메모리 소자들(10-13, 20-23, 30-32, 40-42) 중 적어도 어느 하나를 포함할 수 있다.
도 16b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 메모리 소자들(10-13, 20-23, 30-32, 40-42) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 16a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
1,2,3 : 메모리 셀 구조 1a,1b,2a,2b,3a,3b: 메모리 셀
10,11,12,13,20,21,22,23,30,31,32,40,41,42 : 반도체 메모리 소자
90: 기판 92,112,114,117,118,119: 절연층
111,121: 트렌치 100,200,500 : 도선
101,201 : 구동회로 151,152 : 하부전극
131a,131b: 함몰부 161,162 : 선택소자
300,301,302: 데이터층 400: 상부전극

Claims (38)

  1. 서로 다른 층에 제공되어 2개의 교차점들을 정의하는 3개의 도선들; 및 상기 2개의 교차점들에 배치된 2개의 메모리 셀들을 포함하고,
    상기 3개의 도선들은 제1 수평방향으로 서로 평행하게 신장하는 제1 및 제2 도선들; 및 상기 제1 수평방향과 교차하는 제2 수평방향으로 신장하는 제3 도선을 포함하고,
    상기 제1 및 제2 도선들은 상기 수직방향으로 서로 인접하되 상하 엇갈리게 상기 제2 수평방향으로 배열되고, 상기 제3 도선은 상기 제1 및 제2 도선들과 수직 이격된 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제2 도선은 상기 제1 도선 위에 배치되고, 상기 제3 도선은 상기 제2 도선 위에 배치된 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 2개의 메모리 셀들은:
    상기 제1 도선과 상기 제3 도선과의 교차점에 제공된 제1 메모리 셀과; 그리고
    상기 제2 도선과 상기 제3 도선과의 교차점에 제공된 제2 메모리 셀을 포함하고,
    상기 제1 및 제2 메모리 셀들은 상기 제2 수평방향으로 이격된 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 및 제2 메모리 셀들 각각은:
    전류나 전압 인가에 따라 저항이 낮거나 높은 상태로 가역적으로 천이 가능한 데이터 저장층과; 그리고
    상기 데이터 저장층에 상기 전류나 전압을 인가하는 하부전극을;
    포함하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 하부전극은:
    상기 제1 도선에 접하며 상기 제1 도선을 따라 상기 제1 수평방향으로 연속적으로 연장된 제1 전극과; 그리고
    상기 제2 도선에 접하며 상기 제2 도선을 따라 상기 제1 수평방향으로 연속적으로 연장된 제2 전극을;
    포함하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 데이터 저장층은 상기 하부전극과 상기 제3 도선 사이에 제공되고, 상기 제3 도선을 따라 상기 제2 수평방향으로 연속적으로 연장되어 상기 제1 및 제2 전극들과 공통으로 연결된 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 메모리 셀은 상기 제1 전극과 상기 데이터 저장층 사이에 제공된 제1 선택소자를 더 포함하고; 그리고
    상기 제2 메모리 셀은 상기 제2 전극과 상기 데이터 저장층 사이에 제공된 제2 선택소자를 더 포함하는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 제3 도선과 상기 데이터 저장층 사이에 상기 제3 도선을 따라 상기 제2 수평방향으로 연속적으로 연장되어 상기 제1 및 제2 전극들과 공통으로 연결된 상부전극을 더 포함하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 및 제2 도선들은 상기 수직방향으로 일부 오버랩된 반도체 메모리 소자.
  10. 제1 방향으로 신장하는 제1 도선;
    상기 제1 방향과 교차하는 제2 방향으로 신장하고, 상기 제1 도선으로부터 수직하게 이격된 제3 도선;
    상기 제1 및 제3 도선들 사이에서 상기 제1 방향으로 신장하여 상기 제1 도선과 평행한 그리고 상기 제1 도선에 비해 상기 제2 방향으로 쉬프트된 제2 도선;
    상기 제1 도선과 상기 제3 도선과의 교차점에 제공된 제1 메모리 셀; 그리고
    상기 제2 도선과 상기 제3 도선과의 교차점에 제공된 제2 메모리 셀을;
    포함하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 제1 메모리 셀은 상기 제1 도선과 직접 접하며 상기 제1 도선을 따라 상기 제1 방향으로 연속적으로 신장된 라인 형태의 제1 하부전극과, 상기 제1 하부전극과 상기 제3 도선 사이에 제공된 적어도 2가지의 안정한 저항 상태들로 가역적으로 천이 가능한 데이터 저장층을 포함하고; 그리고
    상기 제2 메모리 셀은 상기 제2 도선과 직접 접하며 상기 제2 도선을 따라 상기 제1 방향으로 연속적으로 신장된 라인 형태의 제2 하부전극과, 상기 제2 하부전극과 상기 제3 도선 사이에 제공된 상기 데이터 저장층을 포함하고,
    상기 데이터 저장층은 상기 제3 도선을 따라 상기 제2 방향으로 연속적으로 신장되어 상기 제1 및 제2 하부전극들과 공통으로 연결된 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 제1 및 제2 하부전극들 각각과 상기 데이터 저장층과 접합은 비선형 특성을 갖는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 데이터 저장층과 상기 제3 도전 사이에 제공되고, 상기 제3 도선에 직접 접하며 상기 제3 도선을 따라 상기 제2 방향으로 연속적으로 신장되어 상기 제1 및 제2 하부전극들과 공통으로 연결된 상부전극을 더 포함하는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 제1 메모리 셀은 상기 제1 하부전극과 상기 데이터 저장층 사이에 제공된 그리고 상기 제1 교차점에 한정된 아일랜드 형태의 제1 선택소자를 더 포함하고; 그리고
    상기 제2 메모리 셀은 상기 제2 하부전극과 상기 데이터 저장층 사이에 제공된 그리고 상기 제2 교차점에 한정된 아일랜드 형태의 제2 선택소자를 더 포함하는 반도체 메모리 소자.
  15. 제11항에 있어서,
    상기 제1 및 제2 하부전극들 각각은 상기 제1 및 제2 도선들 각각에 비해 작은 폭을 가지는 반도체 메모리 소자.
  16. 제10항에 있어서,
    상기 제1 메모리 셀은 상기 제2 메모리 셀에 비해 수직 길이가 큰 반도체 메모리 소자.
  17. 제10항에 있어서,
    상기 제1 및 제2 메모리 셀들은 상기 제3 도선을 따라 상기 제2 방향으로 이격 배열된 반도체 메모리 소자.
  18. 제10항에 있어서,
    상기 제2 도선의 일측은 수직한 방향으로 마주보는 상기 제1 도선의 일측과 상하 오버랩된 반도체 메모리 소자.
  19. 서로 수평하게 이격되어 평행하게 신장되는 복수개의 제1 도선들;
    서로 수평하게 이격되어 평행하게 신장되며, 상기 복수개의 제1 도선들과는 수직 이격되고, 상기 복수개의 제1 도선들과 평행한 복수개의 제2 도선들;
    서로 수평하게 이격되어 평행하게 신장되며, 상기 복수개의 제2 도선들과는 수직 이격되고, 상기 복수개의 제1 및 제2 도선들과 교차하는 복수개의 제3 도선들;
    상기 복수개의 제1 도선들과 상기 복수개의 제3 도선들과의 교차점들에 제공된 복수개의 제1 메모리 셀들; 및
    상기 복수개의 제2 도선들과 상기 복수개의 제3 도선들과의 교차점들에 제공된 복수개의 제2 메모리 셀들을 포함하고,
    상기 복수개의 제2 도선들은 상기 복수개의 제1 도선들과는 상하 엇갈리게 교대로 배열된 반도체 메모리 소자.
  20. 제19항에 있어서,
    상기 복수개의 제2 도선들은 상기 복수개의 제1 도선들과 상기 복수개의 제3 도선들 사이에 제공된 반도체 메모리 소자.
  21. 제20항에 있어서,
    상기 복수개의 제1 도선들은 제1 공면을 이루는 제1 층을 구성하고,
    상기 복수개의 제2 도선들은 상기 제1 층보다 높은 제2 공면을 이루는 제2 층을 구성하고, 그리고
    상기 복수개의 제3 도선들은 상기 제2 층보다 높은 제3 공면을 이루는 제3 층을 구성하는 반도체 메모리 소자.
  22. 제21항에 있어서,
    상기 복수개의 제1 도선들은, 각각 최소 피처 크기와 동일한 폭을 가지고 상기 최소 피처 크기의 2배의 피치로 상기 제1 층에 배열되고; 그리고
    상기 복수개의 제2 도선들은, 각각 상기 최소 피처 크기와 동일한 폭을 가지고 상기 최소 피처 크기의 2배의 피치로 상기 제2 층에 배열된 반도체 메모리 소자.
  23. 제21항에 있어서,
    상기 복수개의 제1 도선들은 각각 최소 피처 크기보다 큰 폭을 가지고 상기 최소 피처 크기의 2배의 피치로 상기 제1 층에 배열되고; 그리고
    상기 복수개의 제2 도선들은 각각 상기 최소 피처 크기보다 큰 폭을 가지고 상기 최소 피처 크기의 2배의 피치로 상기 제2 층에 배열되어, 상기 복수개의 제2 도선들은 상기 복수개의 제1 도선들과 상하 일부 중첩된 반도체 메모리 소자.
  24. 제21항에 있어서,
    상기 복수개의 제3 도선들은, 각각 상기 최소 피처 크기와 동일하거나 큰 폭을 가지고 상기 최소 피처 크기의 2배의 피치로 상기 제3 층에 배열된 반도체 메모리 소자.
  25. 제19항에 있어서,
    상기 복수개의 제1 메모리 셀들은 상기 복수개의 제1 도선들과 직접 접하며 상기 복수개의 제1 도선들을 따라 연속적으로 신장된 라인 형태의 복수개의 제1 하부전극들을 포함하고, 그리고
    상기 복수개의 제2 메모리 셀들은 상기 복수개의 제2 도선들과 직접 접하며 상기 복수개의 제2 도선들을 따라 연속적으로 신장된 라인 형태의 복수개의 제2 하부전극들을 포함하고,
    상기 복수개의 제1 및 제2 하부전극들은 상기 제3 도선의 신장 방향으로 교대로 배열된 반도체 메모리 소자.
  26. 제25항에 있어서,
    상기 복수개의 제1 및 제2 메모리 셀들은 상기 복수개의 제1 및 제2 하부전극들과 상기 복수개의 제3 도선들 사이에 제공된 상기 복수개의 제3 도선들을 따라 연속적으로 신장된 라인 형태의 복수개의 데이터 저장층들을 더 포함하고,
    하나의 제3 도선을 따라 교대로 배열된 복수개의 제1 및 제2 하부전극들은 상기 하나의 제3 도선의 아래에 제공된 하나의 데이터 저장층에 공통으로 연결된 반도체 메모리 소자.
  27. 제26항에 있어서,
    상기 복수개의 제1 및 제2 메모리 셀들은 상기 복수개의 데이터 저장층들과 상기 복수개의 제3 도선들 사이에 제공된 복수개의 상부전극들을 더 포함하고,
    상기 복수개의 상부전극들 각각은 상기 복수개의 제3 도선들 각각을 따라 연속적으로 신장된 라인 형태인 반도체 메모리 소자.
  28. 제26항에 있어서,
    상기 복수개의 제1 메모리 셀들은: 상기 복수개의 제1 하부전극들과 상기 복수개의 데이터 저장층들 사이에 제공된, 상기 복수개의 제1 도선들과 상기 복수개의 제3 도선들과의 교차점들에 한정된 아일랜드 형태의 복수개의 제1 선택소자들을 더 포함하고, 그리고
    상기 복수개의 제2 메모리 셀들은: 상기 복수개의 제2 하부전극들과 상기 복수개의 데이터 저장층들 사이에 제공된, 상기 복수개의 제2 도선들과 상기 복수개의 제3 도선들과의 교차점들에 한정된 아일랜드 형태의 복수개의 제2 선택소자들을 더 포함하고,
    상기 복수개의 제1 및 제2 선택소자들은 상기 제3 도선의 신장 방향으로 교대로 배열된 반도체 메모리 소자.
  29. 제26항에 있어서,
    상기 복수개의 제1 및 제2 메모리 셀들 각각은 상기 제1 도선과 상기 제2 도선 사이에 상기 제1 도선에 직접 접하며 상기 제1 도선을 따라 연속적으로 신장된 더미 전극을 더 포함하고,
    상기 제2 도선은 상기 더미 전극과의 접촉을 막는 측벽 스페이서를 더 포함하는 반도체 메모리 소자.
  30. 기판 상에 수평하게 이격 배열되는 복수개의 제1 도선들이 포함된 제1 층을 형성하고;
    상기 제1 층 상에 상기 복수개의 제1 도선들과는 상하 엇갈리면서 수평하게 교대로 배열되는 복수개의 제2 도선들이 포함된 제2 층을 형성하고;
    상기 복수개의 제1 도선들에 접하는 복수개의 제1 하부전극들과 상기 복수개의 제2 도선들에 접하는 복수개의 제2 하부전극들을 동시에 형성하고; 그리고
    상기 제2 층 상에 복수개의 제1 및 제2 하부전극들과 접하는 복수개의 데이터 저장층들, 복수개의 상부전극들, 및 복수개의 제3 도선들을 포함하는 제3 층을 형성하는 것을;
    포함하는 반도체 메모리 소자의 제조방법.
  31. 제30항에 있어서,
    상기 복수개의 제1 및 제2 하부전극들을 동시에 형성하는 것은:
    상기 제2 층을 패터닝하여 인접한 제1 및 제2 도선들의 일부들을 노출시키는 복수개의 트렌치들을 형성하고;
    상기 복수개의 트렌치들이 형성된 기판의 상면 프로파일을 따라 상기 복수개의 트렌치들에 의해 노출된 상기 복수개의 제1 및 제2 도선들의 일부들과 접촉하는 도전층을 형성하고; 그리고
    상기 도전층을 패터닝하여 상기 복수개의 트렌치들의 수직 측벽들 상에 상기 복수개의 제1 도선들에 접하는 복수개의 제1 하부전극들과 상기 복수개의 제2 도선들에 접하는 복수개의 제2 하부전극들을 동시에 형성하는 것을;
    포함하는 반도체 메모리 소자의 제조방법.
  32. 제31항에 있어서,
    상기 제1 층을 형성하는 것은:
    상기 기판 상에 상기 복수개의 제1 도선들을 형성하고; 그리고
    상기 기판 상에 상기 복수개의 제1 도선들을 덮는 제1 층간절연층을 형성하는 것을 포함하고,
    상기 제2 층을 형성하는 것은:
    상기 제1 층간절연층 상에 상기 복수개의 제2 도선들을 형성하고; 그리고
    상기 제1 층간절연층 상에 상기 복수개의 제2 도선들을 덮는 제2 층간절연층을 형성하는 것을 포함하고,
    상기 복수개의 제1 및 제2 도선들은 각각 최소 피처 크기와 동일한 폭을 가지며 상기 최소 피처 크기의 2배의 피치로 배열되어 상하 중첩되지 아니하는 반도체 메모리 소자의 제조방법.
  33. 제31항에 있어서,
    상기 제1 층을 형성하는 것은:
    상기 기판 상에 상기 복수개의 제1 도선들을 형성하고; 그리고
    상기 기판 상에 상기 복수개의 제1 도선들을 덮는 제1 층간절연층을 형성하는 것을 포함하고,
    상기 제2 층을 형성하는 것은:
    상기 제1 층간절연층 상에 상기 복수개의 제1 도선들을 형성하고; 그리고
    상기 제1 층간절연층 상에 상기 복수개의 제2 도선들을 덮는 제2 층간절연층을 형성하는 것을 포함하고,
    상기 복수개의 제1 및 제2 도선들은 각각 최소 피처 크기보다 큰 폭을 가지며 상기 최소 피처 크기의 2배의 피치로 배열되어 상하 일부 중첩되는 반도체 메모리 소자의 제조방법.
  34. 제31항에 있어서,
    상기 트렌치는 최소 피처 크기와 동일한 혹은 큰 폭을 가지는 반도체 메모리 소자의 제조방법.
  35. 제31항에 있어서,
    상기 복수개의 제1 및 제2 하부전극들을 동시에 형성하는 것은:
    상기 복수개의 제1 하부전극들을 상기 복수개의 제1 도선들을 따라 신장된 라인 형태로 형성하고: 그리고
    상기 복수개의 제2 하부전극들을 상기 복수개의 제2 도선들을 따라 상기 복수개의 제1 하부전극들과 평행한 라인 형태로 형성하는 것을:
    포함하는 반도체 메모리 소자의 제조방법.
  36. 제31항에 있어서,
    상기 제3 층을 형성하는 것은:
    상기 제2 층 상에 데이터 저장 물질층, 상부전극 물질층 및 제3 도선 물질층을 플레이트 형태로 형성하고;
    상기 제3 도선 물질층을 패터닝하여 상기 복수개의 제3 도선들을 라인 형태로 형성하고; 그리고
    상기 복수개의 제3 도선들을 마스크로 이용하는 식각으로 상기 상부전극 물질층과 상기 데이터 저장 물질층을 순차 패터닝하여, 상기 복수개의 데이터 저장층들과 상기 복수개의 상부전극들을 라인 형태로 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  37. 제36항에 있어서,
    상기 제3 층을 형성하기 이전에,
    상기 복수개의 제1 및 제2 하부전극들을 리세스하여 상기 제2 층 내에 상기 복수개의 제1 하부전극들을 노출시키는 복수개의 제1 함몰부들과 상기 복수개의 제2 하부전극들을 노출시키는 복수개의 제2 함몰부들을 형성하고;
    상기 복수개의 제1 및 제2 함몰부들을 선택소자 물질층으로 매립하여 상기 복수개의 제1 하부전극들과 접하는 복수개의 제1 선택소자층들과 상기 복수개의 제2 하부전극들과 접하는 복수개의 제2 선택소자층들을 동시에 라인 형태로 형성하고; 그리고
    상기 복수개의 제1 및 제2 선택소자층들을 패터닝하여 복수개의 제1 선택소자들과 복수개의 제2 선택소자들을 아일랜드 형태로 형성하는 것을;
    더 포함하는 반도체 메모리 소자의 제조방법.
  38. 제37항에 있어서,
    상기 복수개의 제1 및 제2 선택소자들을 아일랜드 형태로 형성하는 것은:
    상기 복수개의 제3 도선들을 마스크로 이용하는 식각으로 상기 복수개의 제1 및 제2 선택소자층들을 패터닝하는 것을:
    포함하는 반도체 메모리 소자의 제조방법.
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