WO2021096288A1 - 칼코겐 화합물을 포함하는 메모리 셀을 위한 조성물, 구조, 제조 방법 및 작동 방법 - Google Patents

칼코겐 화합물을 포함하는 메모리 셀을 위한 조성물, 구조, 제조 방법 및 작동 방법 Download PDF

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memory device
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selective
memory cell
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이승환
윤상훈
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김준성
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Definitions

  • the present invention is a memory cell including a two-terminal selector element that performs a function of selecting a memory cell from a memory array, or a memory function in which one element stores a logic state and an optional memory element that simultaneously selects a memory cell.
  • PRAM Phase-Change Random Access Memory
  • a memory cell including a two-terminal switching selector that shows a rapid increase in current flow when the chalcogen compound in which the phase change occurs and the applied voltage exceed a certain level are arranged at the intersection of the electrodes arranged in the horizontal and vertical directions.
  • a memory of a cross point structure that forms a memory array by connecting it has been developed and commercialized.
  • the two-terminal switching selector is required for a memory device having a cross-point structure, and through this, it is possible to select a memory cell required for reading and writing from among many memory cells.
  • Many two-terminal switching selectors are chalcogen compounds.
  • a memory cell is formed by connecting a phase change material for storing a logical state and a two-terminal switching selector for selecting a memory cell. Describes a memory device with a cross-point structure that uses a chalcogen compound, not a change material, and uses a memory cell including one chalcogen compound layer that simultaneously serves as a two-terminal switching selector and a memory, and how it operates. .
  • the memory cell 1S including the selective memory device is similar to the memory cell 1S1P including a two-terminal selector and a phase change memory device. ) Is divided into states to represent the logical state.
  • the change of the current according to the voltage of the memory cell 1S or 1S1P is shown in FIG. 1.
  • the memory cell in the set state flows only a low current as the current is applied, and the current increases rapidly above the threshold voltage (V th_set ). Indicates that it is turned on.
  • the memory cell in the reset state is turned on above the threshold voltage (V th_reset ), indicating a rapid increase in current.
  • Reading the voltage in the reading window (reading window) ranges between In order to determine this logic state set state threshold voltage (V th_set) and the threshold voltage of the reset state (V th_reset), as in Figure 1 of the memory cell By measuring the current flowing by applying (V reading ), it is determined whether the selected memory cell is in a set state or a reset state.
  • the threshold voltage of the memory cell 1S1P including the two-terminal selector made of a chalcogen compound and the phase change memory device or the memory cell 1S including the selective memory device gradually increases due to the characteristics of the material. Will move in the direction. This phenomenon is referred to as a drift phenomenon, and accordingly, the reading window is changed, and thus, a reading error is liable to occur.
  • a composition of a chalcogen compound having a stable reading window due to relatively little drift is required, and on the other hand, a stable reading method of a memory cell in which drift has occurred is required.
  • An object of the present invention is to provide a composition and a memory structure, a manufacturing method, and an operating method for stable operation and manufacturing in a selective memory device made of a chalcogen compound or a memory cell including a two-terminal selector.
  • the first aspect of the present invention is in atomic ratio, Ge 5 ⁇ 20at%, As 10 ⁇ 30at%, Se 50at% or more, S 0.5at% or more, Si exceeds 0 and 1
  • a composition for a selective memory device may be provided.
  • the second aspect of the present invention is a cross point including a chalcogen compound selective memory device disposed at each intersection of the first electrode line and the second electrode line and the first electrode line and the second electrode line crossing each other.
  • the first electrode line formed on a substrate, a first functional electrode formed between the first electrode line and the selective memory device, and formed between the second electrode line and the selective memory device.
  • a memory array having a cross-point structure including a second functional electrode, wherein the first functional electrode includes a selective memory device formed as a line along the first electrode line may be provided.
  • a third aspect of the present invention is a method of manufacturing a memory array having a cross-point structure having a structure as suggested in the second aspect, the method comprising: (a) depositing a first electrode layer on a substrate, (b) the first Depositing a first functional electrode layer on the electrode layer, (c) forming a first electrode line and a first functional electrode line by etching the first electrode layer and the first functional electrode layer together, (d) the first electrode line And depositing a first ILD layer on the substrate on which the first functional electrode line is formed, (e) the first ILD layer is planarized and the first functional electrode line is formed between the planarized first ILD layer when viewed from the top.
  • ILD inter-layer dielectric
  • a fourth aspect of the present invention is a method for initializing a memory cell including a two-terminal selector made of a chalcogen compound or a selective memory, the method comprising: (a) applying an initialization voltage to the memory cell, (b) the memory Determining whether the cell is turned on, and (c) when the memory cell is turned on, the initialization is terminated, and if the memory cell is not turned on, the initialization voltage is increased to increase the (a) and (b) ) Repeating the step, including terminating the initialization when the increased initialization voltage exceeds the first voltage, and the first initialization voltage first applied from the initialization voltage is the maximum of the memory cell in the set state before the drift.
  • a method of initializing a memory cell within a drift reading window range that is less than or equal to a threshold voltage, and the first voltage is a voltage range between a minimum threshold voltage of a memory cell in a reset state expected after drift and a maximum threshold voltage of a memory cell in a set state Can provide.
  • the present invention it is possible to increase the possibility of application to various fields as the memory device including the chalcogen compound can be stably operated. In addition, it is possible to reduce operation errors in the memory device including the chalcogen compound, thereby increasing the accuracy of the electrical device including the memory device.
  • 1 is a graph showing a change in current according to a voltage of a memory cell including a selective memory device or a two-terminal selector.
  • FIG. 2 is a graph showing a change in current according to a voltage of a memory cell including a selective memory device or a two-terminal selector.
  • 3 is a graph showing roughly the correlation between the coordination number and drift of a chalcogen compound.
  • FIG. 4 is a diagram illustrating a structure of a memory cell including a selective memory device according to the prior art.
  • FIG. 5 is a diagram illustrating a structure of a memory cell including a selective memory device according to an embodiment of the present invention.
  • FIG. 6 is a diagram illustrating a structure of a memory cell including a selective memory device according to another embodiment of the present invention.
  • FIG. 7 is a diagram for comparing the structure of a memory cell including a selective memory device according to the prior art and the present invention.
  • FIG. 8 is a process diagram illustrating a method of manufacturing a memory cell including a selective memory device according to the prior art.
  • FIG. 9 is a process diagram illustrating a method of manufacturing a memory cell including a selective memory device according to the present invention.
  • FIG. 10 is a process diagram illustrating a method of manufacturing a memory cell including a selective memory device according to an embodiment of the present invention.
  • FIG. 11 is a process diagram illustrating a method of manufacturing a memory cell including a selective memory device according to another embodiment of the present invention.
  • FIG. 12 is a graph showing a threshold voltage distribution of a memory cell including a selective memory device or a two-terminal selector.
  • 13 is a graph illustrating threshold voltage initialization of a memory cell including a selective memory device or a two-terminal selector.
  • FIG. 14 is a graph illustrating an initialization step of a memory cell including a selective memory device or a two-terminal selector.
  • compositions can be provided.
  • the threshold voltage in the set state of the memory cell and the threshold voltage in the reset state both increase with time, resulting in a change in the reading window. There is.
  • the threshold voltage in FIG. 1 has elapsed for a certain period of time, as shown in FIG. 2, the threshold voltage in the set state (V th_set_d ) and the threshold voltage in the reset state (V th_reset_d ) change, and according to the initial reading window Since the set reading voltage (V reading ) may be located outside the reading window (RW D ) after the drift, the possibility of an error in the reading step increases.
  • FIG. 3 shows 1/drift of the selective memory device according to the mean coordination number (x-axis) of the chalcogen element. Represents the reciprocal of the voltage change amount) (y-axis).
  • x-axis mean coordination number
  • y-axis the average coordination number of the chalcogen element on the periodic table
  • the 1/drift value increases. That is, the drift becomes smaller and the leading window appears larger.
  • the smaller the atomic number of the chalcogen element the higher this effect may appear, and in consideration of this, it is preferable to use a chalcogen compound containing Se and S.
  • Se is preferably a chalcogen compound having 50 at% or more and S 0.5 at% or more.
  • the content of S is more preferably 1 to 2 at%.
  • the chalcogen compound for the selective memory may further contain a reduced amount of Group 4 or 5 elements, and these Group 4 and 5 elements typically include Ge and As, respectively, and Ge is 5-20 at%. , As may contain 10 ⁇ 30at%.
  • Si when S is included, the rigidity of the selective memory device is degraded due to this, and there may be difficulties in a manufacturing process of manufacturing a memory cell including the same. Therefore, to compensate for such rigidity, Si may be included in an amount of 1 at% or less.
  • Group 3 elements can improve drift, and In is representatively effective.
  • In B, Al, Ga, and Tl can be effective. It is preferable that the group 3 element contains 0-15 at%.
  • the characteristics of the selective memory improve as the average coordination number decreases as the content of the chalcogen element increases.
  • the stiffness of the material is deteriorated, and thus pattern formation may be difficult, and cleaning damage may occur.
  • there are some differences depending on the material but especially if Se or S is used rather than Te, the drift value becomes smaller, but the rigidity is further deteriorated. Si was included in the composition to overcome this, but there is still a need to compensate for this.
  • the present invention proposes a structure for a selective memory cell including a selective memory device, which is a chalcogen compound, and a method of manufacturing the same.
  • a memory having a cross-point structure including a first electrode line and a second electrode line crossing each other, and a selective memory device of a chalcogen compound disposed at each intersection point of the first electrode line and the second electrode line
  • the first electrode line formed on a substrate, a first functional electrode formed between the first electrode line and the selective memory device, and a second function formed between the second electrode line and the selective memory device
  • a memory array having a cross-point structure including an electrode, wherein the first functional electrode includes a selective memory device formed as a line along the first electrode line may be provided.
  • a memory array having a cross-point structure using a selective memory device which is a chalcogen compound, has a first functional electrode 21-a selective memory device 30-made between the electrode lines 11 and 12 intersecting as shown in FIG. 4. 2 It is made by forming a pillar 41 in which the functional electrodes 22 are sequentially stacked.
  • the pillar including the functional electrode is formed in this way, the height thereof increases, and the aspect ratio (height/width) of the pillar increases.
  • the aspect ratio of the pillar is increased in this way, the pillar containing the chalcogen compound having poor rigidity is damaged during the process or the precision is deteriorated, and there is a great concern about damage during the cleaning operation. Therefore, it is necessary to reduce the aspect ratio by reducing the overall height of the pillar.
  • a functional electrode is included in the pillar in the process. It is advantageous not to be.
  • the first functional electrode line 23 is formed as a line along the first electrode line 11 formed on the substrate, and the selective memory device 30 is formed of pillars thereon. Thereafter, a structure in which the second functional electrode line 24 is formed as a line along the second electrode line 12 is provided.
  • the height of the pillar including the selective memory device which is a chalcogen compound having low rigidity, can be lowered, thereby reducing the aspect ratio of the pillar containing the chalcogen compound to prevent process defects or deterioration of precision. You can do it.
  • the layer forming the pillar consists of one layer of the chalcogen compound constituting the selective memory device, it is also suitable for applying the damascene process.
  • the first functional electrode 21 is formed in a pillar shape, as shown in Fig. 7(a), there is a possibility that current leakage may occur due to a defect in which the first functional electrode passes through the insulating layer.
  • the possibility of the first functional electrode 23 passing over the insulating layer is fundamentally blocked, so that there is no possibility of current leakage due to the functional electrode.
  • the first functional electrode line 23 is formed along the first electrode line 11, and the selective memory device 30 is formed as a pillar thereon, and the second functional electrode 22 is formed thereon.
  • the first functional electrode and the second functional electrode are positioned between the first electrode and the second electrode and the selective memory device crossing each other, and these functional electrodes are characterized by a characteristic of a conductive material (which is conductive only under certain conditions. It is desirable to have a role of improving the characteristics of the selective memory while having a material), and at the same time have a function of acting as a diffusion barrier of elements between the two electrodes and the selective memory device.
  • it may be made of carbon, oxide, nitride, silicon oxide, boride, or a combination thereof.
  • Carbon can be amorphous carbon or graphene, and oxides can be various metal oxides such as TiO x , TaO x , HfO x , ZrO x , AlO x , ZnO x , SiO x , RuO x , PtO x, and silicon.
  • the oxide may be a silicon oxide further including Si in the metal oxide described above, the nitride may be TiN, TaN, CN, and the boride may be CB, TiB, TaB, or the like.
  • first functional electrode and the second functional electrode according to the present invention are amorphous carbon and may have a thickness in the range of 50 to 300 ⁇ .
  • Amorphous carbon is suitable as a material for a functional electrode because it is suitable for acting as a diffusion barrier between a metal line and a selective memory device and has excellent conductivity. If the thickness is too thin, it is insufficient to act as a diffusion barrier, and if it is too thick, the electrical resistance between the selective memory element and the electrode increases, which is not preferable. Therefore, the appropriate thickness is in the range of 50 to 300 ⁇ , more preferably in the range of 100 to 200 ⁇ .
  • first functional electrode and the second functional electrode according to the present invention may be oxide, nitride, silicon oxide, boride, or a combination thereof, and may have a thickness in the range of 3 to 30 ⁇ .
  • Oxides, nitrides, silicon oxides, and borides are non-conductive materials and are suitable for diffusion barriers, but when they are too thick, there is a problem that resistance increases. Therefore, the appropriate thickness is 3 to 30 ⁇ , more preferably in the range of 5 to 10 ⁇ .
  • the first functional electrode or the second functional electrode is composed of two layers, the first layer of the two layers is in contact with the selective memory element, and the second layer is in contact with the first electrode or the second electrode.
  • the first layer is made of oxide, silicon oxide, nitride, boride, or a combination thereof, and the thickness is in the range of 3 to 20 ⁇
  • the second layer is amorphous carbon, and the thickness is in the range of 50 to 300 ⁇ .
  • a memory array having a cross-point structure can be provided.
  • the first layer of the functional electrode is made of a ceramic material such as an oxide that can more faithfully serve as a diffusion barrier by contacting the selective memory device, and the second layer of the functional electrode is made of amorphous carbon, thereby reducing resistance.
  • the thickness of the first layer is in the range of 3 to 20 ⁇ , more preferably in the range of 5 to 10 ⁇
  • the thickness of the second layer is in the range of 50 to 300 ⁇ , and more preferably in the range of 100 to 200 ⁇ .
  • the composition of the selective memory device in atomic ratio is Ge 5-25at%, As 10-30at%, Se 50at% or more, S 0.5at% or more, Si may be a chalcogen compound greater than 0 and up to 1 at%.
  • the selective memory device may be a chalcogen compound further including at least one element in the group consisting of B, Al, In, Ga, and Tl in an atomic ratio of more than 0 and less than 15 at%.
  • a first electrode line and a first functional electrode line depositing a first inter-layer dielectric (ILD) layer on a substrate on which the first electrode line and the first functional electrode line are formed, (e) a first planarization step of flattening the first ILD layer to form a first surface through which at least a part of the upper surface of the first functional electrode line is exposed between the planarized first ILD layers when viewed from the top, (f) Depositing a second inter-layer dielectric (ILD) layer on the first surface, (g) forming a hole in the second ILD layer through etching, wherein the hole is formed on the first functional electrode And (h) depositing a chalcogen compound layer constituting the selective memory device on the second ILD layer in which the hole is formed to
  • the first ILD layer may be an oxide
  • the second ILD layer may be a nitride.
  • the first ILD layer is composed of a general insulating material such as silicon oxide or aluminum oxide, but the second ILD layer having a large contact area with the selective memory device, which is a chalcogen compound, is stable and has low reactivity nitride, such as TiN, TaN, and By setting it as CN, the possibility of reaction with the selective memory device can be lowered.
  • step (i) the deposited chalcogen compound layer is planarized to the same height as the second ILD layer, so that the selective memory elements are independently exposed between the second ILD layers when viewed from the top.
  • a second planarization step of forming a second surface to be formed (j) depositing a second functional electrode layer on the second surface, (k) depositing a second electrode layer on the second functional electrode layer, and (l) the It is possible to provide a method for manufacturing a memory array having a cross-point structure including a selective memory device, further comprising forming a second functional electrode line and a second electrode line by etching the second functional electrode layer and the second electrode layer together. .
  • step (h) (m) the deposited chalcogen compound layer is planarized to a height lower than that of the second ILD layer, so that the chalcogen compound layer is removed from the surface other than the hole, when viewed from the top surface
  • a third planarization step of forming a third surface in which the selective memory devices are independently exposed to each other between the second ILD layers and the height of the selective memory device is lower than that of the second ILD layer when viewed from a side cross-section (n ) Depositing a second functional electrode layer on the third surface, (o) planarizing the second functional electrode layer to the same height as the second ILD layer, so that the second functional electrode layer is removed from the surface other than the hole, and As viewed, a fourth planarization step of forming a fourth surface in the second ILD layer on which the second functional electrodes are independently exposed, (p) depositing a second electrode layer on the fourth surface, and (q) the It is possible to provide a method of manufacturing a memory array having a cross
  • FIG. 8 An example of a conventional method of manufacturing a memory array having a cross-point structure is shown in FIG. 8.
  • the first electrode layer 111, the first functional electrode layer 211, the chalcogen layer 311 and the second functional electrode layer 221 constituting the selective memory element are sequentially stacked to be formed (step 1), and simultaneously By etching, the wall 412 and the first electrode line 112 made of the first functional electrode line 212, the chalcogen line 312, and the second functional electrode line 222 are formed (step 2).
  • the first ILD layer 611 is stacked (step 3) and flattened to form a first flat screen 611a exposing the upper surface 222a of the second functional electrode 222 (step 4).
  • the second electrode layer 121 is stacked (step 5) and etched to form the second electrode line 122.
  • the first functional electrode line 213 is etched along the second electrode line 122 to be removed.
  • a pillar 413 comprising the first functional electrode 213-the selective memory element 313-the second functional electrode 223 is formed (step 6).
  • the second ILD layer 621 is stacked again to fill the second ILD layer between the pillars (step 7).
  • the chalcogen layer 311 undergoes two etchings to form high walls 412 and pillars 413 that are easily damaged and not supported by the surroundings. Due to the nature of the cogen compound, the walls 412 and the pillars 416 having such a high aspect ratio may be damaged or inferior in precision during processing.
  • the present invention proposes a method of manufacturing a memory array having a cross-point structure using a damascene process.
  • the manufacturing method according to the present invention will be described in more detail with reference to FIG. 9.
  • the first electrode layer 131 and the first electrode layer 131 The first functional electrode layer 231 is etched together to form a first electrode line 132 and a first functional electrode line 232.
  • the first ILD layer 631 is deposited on the first electrode line 132 and the first functional electrode line 232 thus made, and the first ILD layer 631 is planarized and the first ILD layer is planarized when viewed from the top.
  • a first planarization step of making a first surface 632a through which the upper surface 232a of the first functional electrode line 232 is exposed is performed.
  • a second ILD layer 641 is deposited on the first surface 632a formed in this way.
  • a hole 711 is formed in the second ILD layer 641 through etching, but the hole 711 is formed on the upper surface 232a of the first functional electrode line 232.
  • the chalcogen compound layer 321 constituting the selective memory device is deposited on the second ILD layer 641 including the hole 711 made in this way, and the chalcogen compound is filled into the hole to form the selective memory device 322. .
  • the pillar By allowing the selective memory device 322 to be formed in the hole, the pillar can be stably formed in the second ILD layer 641 despite the inferior rigidity of the chalcogen compound.
  • the second functional electrode and the second electrode line may be formed in two ways.
  • the chalcogen compound layer 321 deposited in FIG. 9 is planarized to the same height as the second ILD layer 641, so that the top surfaces 322a of the selective memory device 322 are mutually formed between the second ILD layers when viewed from the top.
  • a second surface 641a that is independently exposed is formed.
  • a second functional electrode layer 241 is deposited on the second surface 641a.
  • the second electrode layer 141 is deposited on the second functional electrode layer 241 again, and the second functional electrode layer 241 and the second electrode layer 141 are etched together to form the second functional electrode line 242 and the second electrode line.
  • the final cross point structure is formed.
  • a first functional electrode line 232 and a second functional electrode line 242 are formed as lines along the first electrode line 132 and the second electrode line 142, respectively.
  • the selective memory device 322 is formed in a pillar shape at a point where the first functional electrode line 232 and the second functional electrode line 242 intersect.
  • the chalcogen compound layer 311 deposited in FIG. 11 is planarized to a height lower than that of the second ILD layer 641.
  • This planarization operation is called an etch-back operation.
  • the chalcogen compound layer 321 is removed from the surface other than the hole 711, and when viewed from the top, the selective memory element 322 is The upper surface 322b is independently exposed, and the height of the upper surface 322b is lower than the second ILD layer 641 to form a third surface 641b in which the hole 712 is still maintained above the selective memory device 322 It is done.
  • the second functional electrode layer 251 is deposited on the third surface 641b again to form the second functional electrode 252 in the hole 712. Thereafter, the second electrode layer 151 may be stacked and etched to form the second electrode line 152 to finish.
  • the first functional electrode line 232 is formed as a line along the first electrode line 132, and the second functional electrode 252 is connected over the selective memory element 322 to form a pillar.
  • the second functional electrode 252 is connected over the selective memory element 322 to form a pillar.
  • This damascene process in which a chalcogen compound is filled into the hole prevents the process in which the selective memory device, which is a chalcogen compound, is standing or etched without a supporting layer on the side, thereby preventing damage to the selective memory device and preventing defects from occurring. There will be.
  • the threshold voltage of the memory cell 1S1P including the two-terminal selector and the phase change memory device or the memory cell 1S including the selective memory device is gradually increased due to the characteristics of the material.
  • the distribution of the threshold voltage is shown in FIG. 12, and the distribution of the threshold voltage (LRS) of the memory cells in the set state and the distribution of the threshold voltage (HRS) of the memory cells in the reset state are represented by solid lines. It shows that the LRS, HRS) change into the threshold voltage distributions LRS_D and HRS_D of the dotted line according to a drift phenomenon that increases with time.
  • the reading window in which the reading voltage V reading can be located in order to effectively read the logic state of the memory cell is changed before (RW1) and after (RW2) the drift.
  • This change is particularly problematic in that the threshold voltage of the memory cells in the set state gradually increases, which may erroneously read the memory cells in the set state into the reset state as shown in FIG. 2.
  • the method for initializing a memory cell including a two-terminal selector or a selective memory, which is a chalcogen compound (a) applying an initialization voltage to the memory cell, (b) the memory cell is turned- Determining whether to be turned on, and (c) when the memory cell is turned on, the initialization is terminated, and if the memory cell is not turned on, the initialization voltage is increased to repeat steps (a) and (b).
  • the step of terminating initialization when the increased initialization voltage exceeds the first voltage, and the first initialization voltage first applied from the initialization voltage is less than the maximum threshold voltage of the memory cell in the set state before the drift including the step of terminating initialization when the increased initialization voltage exceeds the first voltage, and the first initialization voltage first applied from the initialization voltage is less than the maximum threshold voltage of the memory cell in the set state before the drift.
  • the first voltage provides a method of initializing a memory cell within a drift reading window range, which is a voltage range between a minimum threshold voltage of a memory cell in a reset state expected after drift and a maximum threshold voltage of a memory cell in a set state.
  • the above-described method is an initialization method in which the threshold voltage of the memory cell in the set state is returned to the state before the drift before the reading step of determining whether the memory cell is in a set state or a reset state.
  • the threshold voltage of the memory cell 1S1P including the two-terminal selector and the phase change memory device or the memory cell 1S including the selective memory device is turned beyond the threshold voltage regardless of whether the memory cell is in a set state or a reset state. After turning on, it returns to the threshold voltage of the first set state of the memory cell. 13 shows such initialization. After a drift occurs, the threshold voltage (V th_set_d ) in the voltage-current curve 1030 of the memory cell in a set state is turned-on after the initialization voltage (V pr) is applied. It is initialized to the threshold voltage V th_set in the voltage-current curve 1010 of the memory cell in the set state before the drift.
  • a first initialization voltage V pre1 is applied to a memory cell in which a drift has occurred, and it is determined whether the memory cell is turned on.
  • the initialization is stopped. If the memory cell is not turned on, the initialization voltage is raised to apply the initialization voltage V pre2 again, and whether the memory cell is turned on is determined again.
  • the initialization voltage is raised step by step (V pre1 ⁇ V pre2 ⁇ V pre3 ... ⁇ V pre_n ) to determine whether or not the memory cells are turned on. Through this, all memory cells in the set state are turned on. It is initialized.
  • the initialization process ends when the increased initialization voltage exceeds the first voltage V1, and the first voltage V1 is the memory cell in the expected reset state after the drift. Is within the drift reading window range RW2, which is a voltage range between the minimum threshold voltage V41 and the maximum threshold voltage V32 of the memory cell in the set state. Accordingly, the initialization voltage is greater than the maximum threshold voltage (V32) in the set state, so that all memory cells in the set state can be turned on, and the minimum threshold voltage (V41) of the memory cell in a stably reset state is not exceeded. The memory cell in the reset state is prevented from being turned on, and the memory cell in the reset state is not initialized.
  • the initialization voltage for initializing the memory cell in the set state is only slightly higher than the threshold voltage of the memory cell, the load applied to the memory cell due to the initialization process may be very small. If initialization is performed with a voltage that is too high, the memory cell is suddenly turned on and a very large current flows at once, which may damage the memory cell.
  • the first initial initialization voltage V pre1 applied for the first time may be the minimum threshold voltage V11 of the memory cell in the set state before the drift.
  • the applied voltage is started from the minimum possible threshold voltage of the memory cell, and the voltage is gradually increased, thereby minimizing the load applied to the memory cell due to the initialization process.
  • step (c) the increase of the initialization voltage may be performed in units of 5 to 200 mV at a time.
  • the preferred voltage rise is 5 to 200 mV at a time, more preferably 20 to 60 mV.
  • the first voltage may be within the drift leading window range and a difference between the first voltage and the maximum threshold voltage of the memory cell in the set state expected after the drift may be in the range of 0.50 to 0.95 with respect to the drift reading window.
  • the first voltage V1 is within the drift leading window range RW2 and is close to the minimum threshold voltage 41 of the memory cell, which is an expected reset state after the drift. It is desirable to initialize all of the memory cells in.
  • the difference (A) between the first voltage (V1) and the maximum threshold voltage (V32) of the memory cell in the set state expected after drift is in the range of 0.50 to 0.95 when the total drift reading window (RW2) is 1. It is desirable. If the value is less than 0.50 and the first voltage V1 is close to the maximum threshold voltage V32 of the memory cell in the set state after the drift, it is preferable because it may not be possible to initialize the memory cell in the set state having an abnormally large threshold voltage. It is not desirable to place the memory cell as close as possible to the minimum threshold voltage V41 of the memory cell in the reset state, but if it is too close, the cell in the reset state can be initialized.
  • the difference (A) between the first voltage (V1) and the maximum threshold voltage (V32) of the memory cell in the set state expected after the drift is in the range of 0.50 to 0.95 when divided by the total drift reading window (RW2). , More preferably in the range of 0.75 to 0.90.

Landscapes

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Abstract

본 발명은 칼코겐 화합물을 포함하는 메모리 소자에 있어서, 안정적인 동작을 위한 조성물과 이러한 조성물에 적합한 메모리 구조, 제조 방법 및 작동 방법을 제공하는 것을 목적으로 한다. 상기와 같은 목적을 달성하기 위해, 본 발명은 서로 교차하는 제 1 전극라인과 제 2 전극라인 및 상기 제 1 전극라인과 제 2 전극라인의 각 교차점에 배치되고 칼코겐 화합물인 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이에 있어서,기판 위에 형성되는 상기 제 1 전극라인, 상기 제 1 전극라인과 상기 셀렉티브 메모리 소자 사이에 형성되는 제 1 기능전극 및 상기 제 2 전극라인과 상기 셀렉티브 메모리 소자 사이에 형성되는 제 2 기능전극을 포함하고, 상기 제 1 기능전극은 상기 제 1 전극라인을 따라 라인으로 형성되는 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이를 제공할 수 있다.

Description

칼코겐 화합물을 포함하는 메모리 셀을 위한 조성물, 구조, 제조 방법 및 작동 방법
본 발명은 메모리 어레이에서 메모리 셀을 선택하는 기능을 수행하는 투-터미널 셀렉터 소자 또는 하나의 소자가 논리 상태를 저장하는 메모리 기능과 메모리 셀을 선택하는 기능을 동시에 하는 선택적 메모리 소자를 포함하는 메모리 셀의 안정적인 동작과 특성을 개선하기 위한 물질 조성과 메모리 셀의 구조 그리고 드리프트(drift)를 개선하기 위한 알고리듬에 대한 것이다.
최근 데이터 서버 시장의 폭발적인 성장, 새로운 AI 반도체의 개발 필요성으로 인해 비휘발성 메모리의 중요도가 증가하고 있다.
다양한 비휘발성 메모리 중에 PRAM(Phase-change Random Access Memory)은 가해주는 열에 따라 비정질상태와 결정질 상태를 오가며 상변화하는 칼코겐 화합물의 특징을 이용하는 비휘발성 메모리이다. 최근에는 이러한 상변화가 일어나는 칼코겐 화합물과 인가되는 전압이 일정 이상이 되면 급격한 전류 흐름의 증가가 나타나는 투-터미널 스위칭 셀렉터를 포함하는 메모리 셀을 가로와 세로 방향으로 배치되는 전극의 교차점에 배치하여 연결함으로써 메모리 어레이를 형성하는 크로스 포인트(cross point) 구조의 메모리가 개발되어 상용화되기도 하였다.
투-터미널 스위칭 셀렉터는 크로스 포인트 구조의 메모리 장치를 위해서 필요한 것으로 이를 통해 많은 메모리 셀 중에서 리딩과 라이팅에 필요한 메모리 셀을 선택할 수 있게 된다. 많은 투-터미널 스위칭 셀렉터는 칼코겐 화합물이다.
한편, 이렇게 크로스 포인트 구조를 형성하기 위해서 논리 상태 저장을 위한 상변화 물질과 메모리 셀의 선택을 위한 투-터미널 스위칭 셀렉터를 연결하여 메모리 셀을 구성하게 되는데, 최근 미국등록특허공보 제10134470호에서는 상변화 물질이 아닌 칼코겐 화합물을 이용하여 투-터미널 스위칭 셀렉터 역할과 메모리 역할을 동시에 하는 하나의 칼코겐 화합물층을 포함하는 메모리 셀을 활용하는 크로스 포인트 구조의 메모리 장치와 그 작동 방법에 대해 설명하고 있다.
이러한 논리 상태 저장 역할과 셀렉터 역할이 하나의 칼코겐화합물층에서 동시에 이루어지는 셀렉티브 메모리(selective memory) 소자를 포함하는 메모리 셀을 통해 크로스 포인트 구조의 메모리 어레이를 제조하기 위해서는 서로 교차하는 전극 라인들(비트라인들, 워드라인들)과 그들의 교차점에서 칼코겐 화합물인 셀렉티브 메모리 소자를 포함하는 필라(pillar)를 형성해야 하는데, 칼코겐 화합물의 낮은 강직성(rigidity)을 고려하면 이러한 칼코겐 화합물이 포함되는 필라를 만들기 위한 공정에 있어 어려움이 많다. 이에 따라 칼코겐 화합물인 셀렉티브 메모리 소자를 이용한 크로스 포인트 구조의 메모리 장치를 보다 효율적이고 적은 비용으로 제조하기 위한 셀렉티브 메모리 소자의 구조와 이에 적합한 공정이 필요하다.
한편, 셀렉티브 메모리 소자를 포함하는 메모리 셀(1S)은 투-터미널 셀렉터와 상변화 메모리 소자를 포함하는 메모리 셀(1S1P)과 마찬가지로 낮은 저항 상태인 셋(set) 상태와 높은 저항 상태인 리셋(reset) 상태로 나뉘어 논리 상태를 나타내게 된다.
이러한 메모리 셀(1S 또는 1S1P)의 전압에 따른 전류의 변화를 도 1에서 나타내었는데 셋 상태의 메모리 셀은 전류가 인가됨에 따라 낮은 전류만을 흘리다가 임계전압(Vth_set) 이상에서는 전류의 급격한 증가를 나타내고 턴-온된다고 표현한다. 리셋 상태의 메모리 셀도 마찬가지로 임계전압(Vth_reset) 이상에서 턴-온되어 전류의 급격한 증가를 나타낸다.
메모리 셀의 이러한 논리 상태를 판단하기 위해서는 도 1에서와 같이 셋 상태의 임계전압(Vth_set)과 리셋 상태의 임계전압(Vth_reset) 사이의 범위인 리딩 윈도우(reading window)(RW)에서 리딩전압(Vreading)을 인가하여 흐르는 전류를 측정함으로써 선택된 메모리 셀이 셋 상태인지 리셋 상태인지를 판단하게 된다.
그런데 시간이 경과함에 따라 칼코겐 화합물로 이루어지는 투-터미널 셀렉터와 상변화 메모리 소자를 포함하는 메모리 셀(1S1P) 또는 셀렉티브 메모리 소자를 포함하는 메모리 셀(1S)의 임계전압은 재료의 특성상 점차 증가하는 방향으로 이동하게 된다. 이러한 현상은 드리프트(drift) 현상이라고 하는데, 이에 따라 리딩 윈도우가 변하게 되고 이로 인한 리딩 오류가 발생하기 쉽다. 이러한 드리프트 문제를 해결하게 위해서는 드리프트 현상이 비교적 적게 일어나서 리딩 윈도우가 안정적인 칼코겐 화합물의 조성이 필요하고 다른 한편으로는 드리프트가 일어난 메모리 셀의 안정적인 리딩 방법이 필요하게 된다.
본 발명은 칼코겐 화합물로 이루어지는 셀렉티브 메모리 소자 또는 투-터미널 셀렉터를 포함하는 메모리 셀에 있어서, 안정적인 동작 및 제조를 위한 조성물과 메모리 구조, 제조 방법 및 작동 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해, 본 발명의 제 1 측면은 원자비율로, Ge 5~20at%, As 10~30at%, Se 50at% 이상, S 0.5at% 이상, Si는 0을 초과하고 1 at% 이하의 범위인, 셀렉티브 메모리 소자를 위한 조성물을 제공할 수 있다.
또한, 본 발명의 제 2 측면은 서로 교차하는 제 1 전극라인과 제 2 전극라인 및 상기 제 1 전극라인과 제 2 전극라인의 각 교차점에 배치되고 칼코겐 화합물인 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이에 있어서,기판 위에 형성되는 상기 제 1 전극라인, 상기 제 1 전극라인과 상기 셀렉티브 메모리 소자 사이에 형성되는 제 1 기능전극 및 상기 제 2 전극라인과 상기 셀렉티브 메모리 소자 사이에 형성되는 제 2 기능전극을 포함하고, 상기 제 1 기능전극은 상기 제 1 전극라인을 따라 라인으로 형성되는 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이를 제공할 수 있다.
본 발명의 제 3 측면은 제 2 측면에서 제시한 바와 같은 구조를 가지는 크로스 포인트 구조의 메모리 어레이를 제조하는 방법에 있어서, (a) 기판 위에 제 1 전극층을 증착하는 단계, (b) 상기 제 1 전극층 위에 제 1 기능전극층을 증착하는 단계, (c) 상기 제 1 전극층과 제 1 기능전극층을 같이 식각하여 제 1 전극라인과 제 1 기능전극라인을 형성하는 단계, (d) 상기 제 1 전극라인과 상기 제 1 기능전극라인이 형성된 기판 위로 제 1 ILD층을 증착하는 단계, (e) 상기 제 1 ILD층을 평탄화하여 상면에서 보았을 때 상기 평탄화된 제 1 ILD층 사이로 상기 제 1 기능전극라인의 상면의 적어도 일부가 노출되는 제 1 면을 만드는 제 1 평탄화 단계, (f) 상기 제 1 면 위로 제 2 ILD(inter-layer dielectric)층을 증착하는 단계, (g) 상기 제 2 ILD층에 식각을 통해 홀을 형성하며, 상기 홀은 제 1 기능전극라인 위에 만들어지는, 홀 형성 단계 및 (h) 상기 홀이 형성된 상기 제 2 ILD층 위에 상기 셀렉티브 메모리 소자를 이루는 칼코겐 화합물층을 증착하여 상기 홀 안에서 셀렉티브 메모리 소자를 형성하는 단계를 포함하는 제조방법을 제공할 수 있다.
또한, 본 발명의 제 4 측면은 칼코겐 화합물인 투-터미널 셀렉터 또는 셀렉티브 메모리를 포함하는 메모리 셀의 초기화 방법에 있어서, (a) 상기 메모리 셀에 초기화 전압을 인가하는 단계, (b) 상기 메모리 셀이 턴-온되는지 여부를 판단하는 단계 및 (c) 상기 메모리 셀이 턴-온되면 초기화를 종료하고, 상기 메모리 셀이 턴-온되지 않으면 상기 초기화 전압을 상승시켜 상기 (a) 및 (b) 단계를 반복하되, 상기 상승된 초기화 전압이 제 1 전압을 초과하면 초기화를 종료하는 단계를 포함하고, 상기 초기화 전압에서 가장 처음 인가되는 제 1 차 초기화 전압은 드리프트 전의 셋 상태인 메모리 셀의 최대 임계전압 이하이고, 상기 제 1 전압은, 드리프트 후에 예상되는 리셋 상태인 메모리 셀의 최소 임계전압과 셋 상태인 메모리 셀의 최대 임계전압 사이의 전압 범위인 드리프트 리딩 윈도우 범위 내에 있는 메모리 셀의 초기화 방법을 제공할 수 있다.
본 발명에 따라 칼코겐 화합물을 포함하는 메모리 소자의 안정적인 작동이 가능해짐에 따라 다양한 분야로의 적용 가능성을 높일 수 있게 된다. 또한, 칼코겐 화합물을 포함하는 메모리 소자에서 작동 오류를 줄여줄 수 있게 되어 메모리 소자를 포함하는 전기소자의 정확도를 높여줄 수 있게 된다.
도 1은 셀렉티브 메모리 소자 또는 투-터미널 셀렉터를 포함하는 메모리 셀의 전압에 따른 전류의 변화를 나타내는 그래프이다.
도 2는 셀렉티브 메모리 소자 또는 투-터미널 셀렉터를 포함하는 메모리 셀의 전압에 따른 전류의 변화를 나타내는 그래프이다.
도 3은 칼코겐 화합물의 배위수와 드리프트의 상관관계를 대략적으로 표시하는 그래프이다.
도 4는 종래 기술에 따른 셀렉티브 메모리 소자를 포함하는 메모리 셀의 구조를 나타내는 그림이다.
도 5는 본 발명의 일 실시예에 따른 셀렉티브 메모리 소자를 포함하는 메모리 셀의 구조를 나타내는 그림이다.
도 6는 본 발명의 또 다른 실시예에 따른 셀렉티브 메모리 소자를 포함하는 메모리 셀의 구조를 나타내는 그림이다.
도 7은 종래기술과 본 발명에 따른 셀렉티브 메모리 소자를 포함하는 메모리 셀의 구조를 비교하는 그림이다.
도 8은 종래 기술에 따른 셀렉티브 메모리 소자를 포함하는 메모리 셀을 제조하는 방법을 설명하는 공정 그림이다.
도 9는 본 발명에 따른 셀렉티브 메모리 소자를 포함하는 메모리 셀을 제조하는 방법을 설명하는 공정 그림이다.
도 10은 본 발명의 일 실시예에 따른 셀렉티브 메모리 소자를 포함하는 메모리 셀을 제조하는 방법을 설명하는 공정 그림이다.
도 11은 본 발명의 또 다른 실시예에 따른 셀렉티브 메모리 소자를 포함하는 메모리 셀을 제조하는 방법을 설명하는 공정 그림이다.
도 12는 셀렉티브 메모리 소자 또는 투-터미널 셀렉터를 포함하는 메모리 셀의 임계전압 분포를 나타내는 그래프이다.
도 13은 셀렉티브 메모리 소자 또는 투-터미널 셀렉터를 포함하는 메모리 셀의 임계전압 초기화를 설명하는 그래프이다.
도 14는 셀렉티브 메모리 소자 또는 투-터미널 셀렉터를 포함하는 메모리 셀의 초기화 단계를 설명하는 그래프이다.
이하 본 발명의 실시예에 대하여 첨부된 도면을 참고로 그 구성 및 작용을 설명하기로 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 어떤 부분이 어떤 구성요소를 '포함'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명에 따라, 원자비율로, Ge 5~20at%, As 10~30at%, Se 50at% 이상, S 0.5at% 이상, Si는 0을 초과하고 1 at% 이하의 범위인 셀렉티브 메모리 소자를 위한 조성물을 제공할 수 있다.
셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이에서 메모리 셀이 논리상태를 리딩할 때 셋 상태의 메모리 셀의 임계전압과 리셋 상태의 메모리 셀의 임계전압의 차이, 즉 리딩 윈도우가 안정적일 수록 판단에 있어 오류의 가능성이 낮아지게 된다.
하지만, 셀렉티브 메모리 소자에 이용되는 칼코겐 화합물은 그 특성상 메모리 셀이 셋 상태에서의 임계전압과 리셋 상태에서의 임계전압은 모두 시간에 따라 증가하는 드리프트(drift) 현상이 나타나게 되어 리딩 윈도우가 변하는 문제가 있다.
따라서, 도 1에서의 임계전압이 일정 시간이 지난 후에는 도 2에서와 같이 셋 상태의 임계전압(Vth_set_d)과 리셋 상태의 임계전압(Vth_reset_d)으로 변하게 되고 초기 리딩 윈도우(RW)에 따라 설정한 리딩전압(Vreading)이 드리프트 후의 리딩 윈도우(RWD) 밖에 위치하게 될 수 있어서 리딩 단계에서 오류의 가능성이 높아지게 된다.
이러한 드리프트 현상은 칼코겐 화합물의 조성에 따라 조절이 될 수 있는데, 도 3은 칼코겐 원소의 평균 배위수(mean coordination number)(x축)에 따른 셀렉티브 메모리 소자의 1/드리프트(드리프트에 따른 임계전압 변화량의 역수)(y축)를 나타낸다. 도 3에서 보듯이, 주기율표 상에서 칼코겐 원소의 평균 배위수가 작을 수록 1/드리프트 값이 커지게 된다. 즉, 드리프트가 작아지게 되고 리딩 윈도우가 크게 나타난다. 특히, 칼코겐 원소 중 원자번호가 작을수록 이러한 효과는 더 높게 나타날 수 있는데, 이를 고려하여 Se 및 S를 포함하는 칼코겐 화합물을 사용하는 것이 바람직하다. 특히, Se와 S를 혼합하여 사용하는 경우 셀렉티브 메모리를 위한 성능과 제조하기 위한 제조 적합성 모두 만족할 수 있게 되는 장점이 있다. 따라서 칼코겐 원소로서 Se는 50at% 이상, S 0.5at% 이상인 칼코겐 화합물인 것이 바람직하다. 특히 S의 함량은 1~2at%인 것이 더 바람직하다.
또한 셀렉티브 메모리를 위한 칼코겐 화합물은 감소된 양의 4족 또는 5족 원소를 더 포함할 수 있는데, 이러한 4족 원소와 5족 원소는 대표적으로 각각 Ge와 As가 있는데, Ge는 5~20at%, As는 10~30at%을 포함할 수 있다.
한편, S를 포함하면 이로 인해 셀렉티브 메모리 소자의 강직성은 떨어지게 되어 이를 포함하는 메모리 셀을 제조하는 제조 공정에서 어려움이 있을 수 있다. 따라서 이러한 강직성을 보완하기 위해 Si를 1 at%이하로 포함할 수 있다.
또한, 미량의 3족 원소는 드리프트를 개선할 수 있는데, 대표적으로 In이 효과적이다. In 외에도 B, Al, Ga, Tl이 효과적일 수 있다. 3족 원소는 0~15 at%를 포함하는 것이 바람직하다.
상기와 같은 칼코겐 화합물의 조성예를 아래표로 나타내었다.
No. In(at%) Ge(at%) As(at%) Se(at%) S(at%) Si(at%)
1 0.1 10.0 27.0 52.0 10.4 0.5
2 0.5 20.0 15.5 55.0 8.5 0.5
3 4.0 15.5 15.0 60.0 5.0 0.5
4 10.0 18.0 15.0 55.0 1.0 1.0
5 15.0 10.0 10.0 63.5 0.7 0.8
셀렉티브 메모리의 특성은 칼코겐 원소의 함량이 높아지게 되면 평균 배위수가 작아지면서 좋아지게 된다. 이에 반해 물질의 강직성은 떨어지게 되어 이로 인해 패턴 형성이 어려울 수 있고, 클리닝(cleaning) 손상이 발생할 수 있게 된다. 일반적으로 물질에 따라 다소 차이가 있으나, 특히 Te 보다는 Se나 S가 사용되면 드리프트 값은 작아지지만 강직성은 더욱 떨어지게된다. 이를 극복하기 위해 Si를 조성물에 포함시켰지만 여전히 이를 보완할 필요가 있다.
본 발명에서는 이러한 문제를 극복하기 위해 칼코겐 화합물인 셀렉티브 메모리 소자를 포함하는 셀렉티브 메모리 셀을 위한 구조 및 그 제조 방법을 제안한다.
본 발명에 따라, 서로 교차하는 제 1 전극라인과 제 2 전극라인, 및 상기 제 1 전극라인과 제 2 전극라인의 각 교차점에 배치되고 칼코겐 화합물인 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이에 있어서, 기판 위에 형성되는 상기 제 1 전극라인, 상기 제 1 전극라인과 상기 셀렉티브 메모리 소자 사이에 형성되는 제 1 기능전극 및 상기 제 2 전극라인과 상기 셀렉티브 메모리 소자 사이에 형성되는 제 2 기능전극을 포함하고, 상기 제 1 기능전극은 상기 제 1 전극라인을 따라 라인으로 형성되는 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이를 제공할 수 있다.
일반적으로 칼코겐 화합물인 셀렉티브 메모리 소자를 이용한 크로스 포인트 구조의 메모리 어레이는 도 4에서와 같이 교차하는 전극 라인 사이(11, 12)로 제 1 기능전극(21)-셀렉티브 메모리 소자(30)-제 2 기능전극(22)이 차례로 적층되는 필라(pillar)(41)를 형성하여 만들어지게 된다.
하지만 이렇게 기능전극을 포함하는 필라를 형성함에 따라 그 높이가 높아지게 되어 필라의 어스펙트비(aspect ratio)(높이/폭)가 커지게 된다. 이렇게 필라의 어스펙트비가 높아지게 되면 강직성이 떨어지는 칼코겐 화합물을 포함하는 필라는 공정 중 손상되거나 정밀도가 떨어지고 세정 작업 중 손상 우려가 크게 된다. 따라서 필라의 전체 높이를 줄여 어스펙트비를 줄이는 것이 필요하다.
또한, 강직성이 떨어지는 칼코겐 화합물을 층을 만든 후 이를 식각하여 필라를 형성하기 보다는 만들어진 홈을 통해 채워 넣는 다마신(damascene) 공정으로 제조하는 것이 바람직한데, 이를 위해서는 공정상 필라에 기능전극이 포함되지 않는 것이 유리하다.
따라서, 본 발명에서는 도 5에서 나타낸 바와 같이 기판 위에 먼저 형성되는 제 1 전극라인(11)을 따라 제 1 기능전극라인(23)이 라인으로 형성되고 그 위에 셀렉티브 메모리 소자(30)가 필라로 만들어진 후 제 2 기능전극라인(24)이 다시 제 2 전극라인(12)을 따라 라인으로 형성되는 구조를 제공한다.
이렇게 만들어지는 구조에서는 강직성이 떨어지는 칼코겐 화합물인 셀렉티브 메모리 소자를 포함하는 필라를 높이가 낮게할 수 있게 되어, 칼코겐 화합물을 포함하는 필라의 어스펙트비를 줄여줌으로써 공정 불량이나 정밀도가 떨어지는 것을 방지할 수 있게 된다. 또한, 필라를 형성하는 층은 셀렉티브 메모리 소자를 이루는 칼코겐 화합물층 하나로 이루어지기 때문에, 다마신 공정을 적용하기에도 적합하다.
또한, 종래에는 제 1 기능전극(21)을 필라 형태로 형성함에 따라 도 7(a)에서 나타낸 것이 제 1 기능전극이 절연층(insulator)을 타고 넘어가는 불량으로 인해 전류의 누설이 나타날 가능성이 높았는데, 본 발명에서는 도 7(b)에서 나타낸 바와 같이 제 1 기능전극(23)이 절연층(insulator)을 넘어갈 가능성이 근본적으로 차단되기 때문에 기능전극으로 인한 전류 누설이 가능성은 없어지게 된다.
또한, 본 발명에서는 도 6에서 나타낸 바와 같이 제 1 전극라인(11)을 따라 제 1 기능전극라인(23)을 형성하고 그 위에 셀렉티브 메모리 소자(30)를 필라로 만든 후 제 2 기능전극(22)을 셀렉티브 메모리 소자(30)에 이어서 필라로 만들고 제 2 전극라인(12)이 형성되는 구조일 수 있다.
이 경우에도 다마신 공정을 통해 셀렉티브 메모리 소자(30)와 제 2 기능전극(24)으로 이루어지는 필라(42)를 형성할 수 있기 때문에 공정 불량 등을 방지할 수 있고, 도 7(a)와 같은 전류 누설 가능성도 없어지게 된다.
본 발명에 따른, 제 1 기능전극과 제 2 기능전극은 서로 교차하는 제 1 전극 및 제 2 전극과 셀렉티브 메모리 소자 사이에 위치하게 되는데, 이러한 기능전극은 전도성 물질의 특징(특정 조건에서만 전도성이 있는 물질 포함)을 가지면서도 셀렉티브 메모리의 특성을 향상시키는 역할을 해야 하며, 동시에 두 전극과 셀렉티브 메모리 소자 사이에서 원소들의 확산 장벽(diffusion barrier) 역할을 하는 기능을 가지는 것이 바람직하다.
따라서, 탄소, 산화물, 질화물, 규소산화물, 붕화물 또는 이들의 조합으로 이루어질 수 있다.
탄소는 비정질탄소, 그래핀이 될 수 있고, 산화물은 TiOx, TaOx, HfOx, ZrOx, AlOx, ZnOx, SiOx, RuOx, PtOx등 다양한 금속 산화물이 될 수 있으며, 규소 산화물은 상술한 금속 산화물에 Si가 더 포함되는 규소산화물일 수 있고, 질화물은 TiN, TaN, CN이 될 수 있고, 붕화물은 CB, TiB, TaB 등이 될 수 있다.
특히 본 발명에 따른 제 1 기능전극과 제 2 기능전극은 비정질 탄소이고, 두께는 50~300Å 범위일 수 있다.
비정질 탄소는 금속라인과 셀렉티브 메모리 소자 사이에서 확산 장벽 역할을 하기에 적합하고 우수한 전도성을 가지고 있기 때문에 기능전극을 위한 물질로서 바람직하다. 두께는 너무 얇으면 확산 장벽의 역할을 하기에 부족하고 너무 두꺼우면 셀렉티브 메모리 소자와 전극 사이에서 전기 저항이 커지기 때문에 바람직하지 않다. 따라서 적절한 두께는 50~300Å 범위이고, 더 바람직하게는 100~200Å 범위이다.
또한, 본 발명에 따른 제 1 기능전극과 제 2 기능전극은 산화물, 질화물, 규소산화물, 붕화물 또는 이들의 조합이고, 두께는 3~30Å 범위일 수 있다.
산화물, 질화물, 규소산화물, 붕화물은 비전도성 물질로서 확산 장벽에는 적합하지만 너무 두껍게 되면 저항이 커지는 문제가 있다. 따라서 적절한 두께는 3~30Å 이고, 보다 바람직하게는 5~10Å 범위이다.
또한, 본 발명에서는 제 1 기능전극 또는 제 2 기능전극은 두 개의 층으로 이루어지고, 상기 두 개의 층 중 제 1 층은 상기 셀렉티브 메모리 소자와 접하고 제 2 층은 제 1 전극 또는 제 2 전극과 접하며, 상기 제 1 층은 산화물, 규소산화물, 질화물, 붕화물 또는 이들의 조합으로 이루어지고 두께는 3~20Å 범위이고, 상기 제 2 층은 비정질 탄소이고 두께는 50~300Å 범위인 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이를 제공할 수 있다.
기능전극의 제 1 층은 셀렉티브 메모리 소자와 접함으로써 확산 장벽의 역할을 보다 충실히 할 수 있는 산화물과 같은 세라믹 소재로 하고, 전극과 맞닿는 제 2 층은 비정질 탄소로 형성함으로써 저항을 줄일 수 있게 된다. 이때 제 1 층의 두께는 3~20Å 범위이고 더 바람직하게는 5~10Å 범위이고, 제 2 층의 두께는 50~300Å 범위이고 더 바람직하게는 100~200Å 범위이다.
이처럼 기능전극을 한 층이 아닌 복수의 층으로 형성함으로써 각 물질의 장점을 조합할 수 있게 된다.
또한, 상기와 같은 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이에서 셀렉티브 메모리 소자의 조성물은 원자비율로 Ge 5~25at%, As 10~30at%, Se 50at% 이상, S 0.5at% 이상, Si는 0을 초과하고 1 at% 이하의 칼코겐 화합물일 수 있다.
또한, 상기 셀렉티브 메모리 소자는, B, Al, In, Ga, Tl로 이루어지는 군에서 적어도 하나 이상의 원소를 원자비율로 0을 초과하고 15 at%이하의 범위에서 더 포함하는 칼코겐 화합물일 수 있다.
이하에서는, 상술한 바와 같은 조성물과 구조를 가지는 크로스 포인트 구조의 메모리 어레이를 제조하는 방법에 대해서 설명한다.
본 발명에 따라, (a) 기판 위에 제 1 전극층을 증착하는 단계, (b) 상기 제 1 전극층 위에 제 1 기능전극층을 증착하는 단계, (c) 상기 제 1 전극층과 제 1 기능전극층을 같이 식각하여 제 1 전극라인과 제 1 기능전극라인을 형성하는 단계, (d) 상기 제 1 전극라인과 상기 제 1 기능전극라인이 형성된 기판 위로 제 1 ILD(inter-layer dielectric)층을 증착하는 단계, (e) 상기 제 1 ILD층을 평탄화하여 상면에서 보았을 때 상기 평탄화된 제 1 ILD층 사이로 상기 제 1 기능전극라인의 상면의 적어도 일부가 노출되는 제 1 면을 만드는 제 1 평탄화 단계, (f) 상기 제 1 면 위로 제 2 ILD(inter-layer dielectric)층을 증착하는 단계, (g) 상기 제 2 ILD층에 식각을 통해 홀을 형성하며, 상기 홀은 제 1 기능전극 위에 만들어지는, 홀 형성 단계 및 (h) 상기 홀이 형성된 상기 제 2 ILD층 위에 상기 셀렉티브 메모리 소자를 이루는 칼코겐 화합물층을 증착하여 상기 홀 안에서 셀렉티브 메모리 소자를 형성하는 단계를 포함하는 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이 제조방법을 제공할 수 있다.
여기서 제 1 ILD층은 산화물이고, 제 2 ILD층은 질화물일 수 있다. 제 1 ILD층은 실리콘 산화물이나 알루미늄 산화물과 같은 일반적인 절연물질로 구성하되, 칼코겐 화합물인 셀렉티브 메모리 소자와 접촉 면적이 큰 제 2 ILD층은 안정하여 반응성이 낮은 질화물, 예를 들면 TiN, TaN, CN으로 함으로써 셀렉티브 메모리 소자와의 반응 가능성을 낮춰줄 수 있다.
또한, 상기 (h) 단계 이후에 (i) 상기 증착된 칼코겐 화합물층을 상기 제 2 ILD층과 같은 높이로 평탄화하여, 상면에서 보았을 때 상기 제 2 ILD층 사이로 상기 셀렉티브 메모리 소자가 서로 독립적으로 노출되는 제 2 면을 형성하는 제 2 평탄화 단계, (j) 상기 제 2 면 위로 제 2 기능전극층을 증착하는 단계, (k) 상기 제 2 기능전극층 위로 제 2 전극층을 증착하는 단계 및 (l) 상기 제 2 기능전극층과 상기 제 2 전극층을 같이 식각하여 제 2 기능전극라인과 제 2 전극라인을 형성하는 단계를 더 포함하는 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이 제조방법을 제공할 수 있다.
또 다른 방법으로, 상기 (h)단계 후에 (m) 상기 증착된 칼코겐 화합물층을 상기 제 2 ILD층 보다 낮은 높이로 평탄화하여 상기 홀 이외의 면에서는 상기 칼코겐 화합물층이 제거되고, 상면에서 보았을 때 상기 제 2 ILD층 사이로 상기 셀렉티브 메모리 소자가 서로 독립적으로 노출되고, 측단면에서 보았을 때 상기 셀렉티브 메모리 소자의 높이가 상기 제 2 ILD층 보다 낮게 되는 제 3 면을 형성하는 제 3 평탄화 단계, (n) 상기 제 3 면 위로 제 2 기능전극층을 증착하는 단계, (o) 상기 제 2 기능전극층을 제 2 ILD층과 같은 높이로 평탄화하여 상기 홀 이외의 면에서는 상기 제 2 기능전극층이 제거되고 상면에서 보았을 때 상기 제 2 ILD층 내에 상기 제 2 기능전극이 서로 독립적으로 노출되는 제 4 면을 형성하는 제 4 평탄화 단계, (p) 상기 제 4 면 위로 제 2 전극층을 증착하는 단계 및 (q) 상기 제 2 전극층을 식각하여 제 2 전극라인을 형성하는 단계를 더 포함하는 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이 제조방법을 제공할 수 있다.
일반적인 종래의 크로스 포인트 구조의 메모리 어레이 제조 방법의 예는 도 8에서 나타내었다. 종래의 방법에서는 제 1 전극층(111), 제 1 기능전극층(211), 셀렉티브 메모리 소자를 이루는 칼코겐층(311) 및 제 2 기능전극층(221)을 차례로 적층하여 형성하고(단계 1), 이를 동시에 식각하여 제 1 기능전극라인(212), 칼코겐라인(312) 및 제 2 기능전극라인(222)으로 이루어지는 벽(412)과 제 1 전극라인(112)을 만든다(단계 2). 여기에 제 1 ILD층(611)을 쌓고(단계 3) 평탄화하여 제 2 기능전극(222)의 상면(222a)을 노출시키는 제 1 평탄화면(611a)를 만든다(단계 4). 이후 제 2 전극층(121)을 적층한 후(단계 5) 식각하여 제 2 전극라인(122)을 형성하고 이때 이러한 제 2 전극라인(122)을 따라 제 1 기능전극라인(213)까지 식각하여 제 1 기능전극(213)-셀렉티브 메모리 소자(313)-제 2 기능전극(223)으로 이루어지는 필라(413)를 형성하게 된다(단계 6). 이후에는 여기에 다시 제 2 ILD층(621)을 적층하여 필라 사이로 제 2 ILD층이 채워지도록 한다(단계 7).
상기와 같은 공정에서는 단계 2와 단계 6에서 칼코겐층(311)이 두 번의 식각을 거치면서 손상되기 쉽고 주변에서 지지를 받지 못하는 높은 벽(412)과 필라(413)를 형성하게 되는데 강직성이 떨어지는 칼코겐 화합물의 특성상 이러한 높은 어스펙트비를 가지는 벽(412)과 필라(416)는 공정 중 손상되거나 정밀도가 떨어지게 될 수 있다.
이러한 문제를 극복하기 위해 본 발명은 다마신(damascene) 공정을 이용한 크로스 포인트 구조의 메모리 어레이 제조방법을 제안한다.
본 발명에 따른 제조 방법을 도 9를 통해 보다 상세하게 설명하면 기판위에 제 1 전극층(131)을 증착하고, 다시 그 위에 제 1 기능전극층(231)을 증착한 후 제 1 전극층(131)과 제 1 기능전극층(231)을 같이 식각하여 제 1 전극라인(132)과 제 1 기능전극라인(232)을 형성한다. 이렇게 만들어진 제 1 전극라인(132)과 제 1 기능전극라인(232) 위로 제 1 ILD층(631)을 증착하고, 제 1 ILD층(631)을 평탄화하여 상면에서 보았을 때 평탄화된 제 1 ILD층(632) 사이로 상기 제 1 기능전극라인(232)의 상면(232a)이 노출되는 제 1 면(632a)을 만드는 제 1 평탄화 단계를 수행한다. 이렇게 형성된 제 1 면(632a) 위로 제 2 ILD층(641)을 증착한다. 제 2 ILD층(641)에 식각을 통해 홀(711)을 형성하되, 홀(711)은 제 1 기능전극라인(232)의 상면(232a)에 만들어지도록 한다. 이렇게 만들어지는 홀(711)을 포함하는 제 2 ILD층(641) 위로 셀렉티브 메모리 소자를 이루는 칼코겐 화합물층(321)을 증착하여 홀 안으로 칼코겐 화합물이 채워지게 하여 셀렉티브 메모리 소자(322)를 형성한다.
이렇게 홀 안에서 셀렉티브 메모리 소자(322)가 형성되도록 함으로써 칼코겐 화합물의 떨어지는 강직성에도 불구하고 제 2 ILD층(641) 안에서 안정적으로 필라를 형성할 수 있게 된다.
이후 제 2 기능전극과 제 2 전극라인의 형성은 두 가지 방법이 가능할 수 있다.
우선 제 2 기능전극이 제 2 전극라인을 따라 라인으로 형성하는 방법을 도 10에서 설명한다. 도 9에서 증착된 칼코겐 화합물층(321)을 제 2 ILD층(641)과 같은 높이로 평탄화하여, 상면에서 보았을 때 상기 제 2 ILD층 사이로 상기 셀렉티브 메모리 소자(322)의 상면(322a)이 서로 독립적으로 노출되는 제 2 면(641a)을 형성한다. 이후 제 2 면(641a) 위로 제 2 기능전극층(241)을 증착한다. 다시 제 2 기능전극층(241) 위로 제 2 전극층(141)을 증착하고 제 2 기능전극층(241)과 상기 제 2 전극층(141)을 같이 식각하여 제 2 기능전극라인(242)과 제 2 전극라인(142)을 형성하는 단계를 통해 최종 크로스 포인트 구조를 형성하게 된다.
이렇게 만들어지는 크로스 포인트 구조의 메모리 어레이는 제 1 기능전극라인(232)과 제 2 기능전극라인(242)이 각각 제 1 전극라인(132)와 제 2 전극라인(142)을 따라 라인으로 형성되고, 제 1 기능전극라인(232)과 제 2 기능전극라인(242)이 교차하는 지점에 셀렉티브 메모리 소자(322)가 필라 형태로 만들어지는 도 5와 같은 형상을 가지게 된다.
다른 방법으로는, 제 2 기능전극이 셀렉티브 메모리 소자와 함께 필라를 형성하는 구조에 관한 것으로 도 11을 통해 설명한다.
도 11에서 증착된 칼코겐 화합물층(311)을 제 2 ILD층(641) 보다 낮은 높이로 평탄화한다. 이러한 평탄화 작업을 에치-백(etch-back) 작업이라고 하는데 이러한 에치-백을 통해 홀(711) 이외의 면에서는 칼코겐 화합물층(321)이 제거되고, 상면에서 보았을 때는 셀렉티브 메모리 소자(322)의 상면(322b)이 독립적으로 노출되며, 이러한 상면(322b)의 높이는 제 2 ILD층(641) 보다 낮아서 셀렉티브 메모리 소자(322) 위로 여전히 홀(712)이 유지되게 되는 제 3 면(641b)을 형성하게 된다. 이러한 제 3 면(641b) 위에 다시 제 2 기능전극층(251)을 증착하여 홀(712) 안으로 제 2 기능전극(252)이 형성되도록 한다. 이후 제 2 전극층(151)을 적층하고 이를 식각하여 제 2 전극라인(152)을 형성하여 마무리할 수 있다.
이렇게 만들어지는 크로스 포인트 구조의 메모리 어레이는 제 1 기능전극라인(232)은 제 1 전극라인(132)을 따라 라인으로 형성되고, 제 2 기능전극(252)은 셀렉티브 메모리 소자(322) 위로 이어져 필라(420)를 형성하여 도 6과 같은 형상을 가지게 된다.
이렇게 홀 안으로 칼코겐 화합물을 채워넣는 다마신 공정을 통해 칼코겐 화합물인 셀렉티브 메모리 소자가 측면에서의 지지층 없이 서 있거나 식각되는 공정을 방지함으로써 셀렉티브 메모리 소자의 손상을 막고 불량이 발생하는 것을 방지할 수 있게 된다.
한편, 투-터미널 셀렉터와 상변화 메모리 소자를 포함하는 메모리 셀(1S1P) 또는 셀렉티브 메모리 소자를 포함하는 메모리 셀(1S)의 임계전압은 재료의 특성상 점차 증가하는 방향으로 이동하게 된다. 이러한 임계전압의 분포는 도 12에서 나타내었는데, 셋 상태인 메모리 셀들의 임계전압의 분포(LRS)와 리셋 상태인 메모리 셀들의 임계전압의 분포(HRS)를 실선으로 나타내었고 이러한 임계전압의 분포(LRS, HRS)가 시간에 따라 증가하는 드리프트(drift) 현상에 따라 점선의 임계전압 분포(LRS_D, HRS_D)로 변하는 것을 나타내고 있다.
이렇게 임계전압이 변하게 되면 효과적으로 메모리 셀의 논리 상태를 읽기 위해 리딩 전압(Vreading)이 위치할 수 있는 리딩 윈도우가 드리프트 전(RW1)과 후(RW2)에서 변하게 된다. 이러한 변화는 특히 셋 상태의 메모리 셀들의 임계전압이 점차 증가하는 것이 문제가 되는데 이는 도 2에서와 같이 셋 상태의 메모리 셀을 리셋 상태로 잘못 읽을 수 있게 된다.
이러한 작동 중의 오류를 방지하기 위해서는 시간에 따라 드리프트가 진행된 셋 상태의 메모리 셀을 다시 드리프트가 진행되기 전의 처음 상태로 되돌려 주는 것이 필요하게 된다.
이를 위해 본 발명에서는 칼코겐 화합물인 투-터미널 셀렉터 또는 셀렉티브 메모리를 포함하는 메모리 셀의 초기화 방법에 있어서, (a) 상기 메모리 셀에 초기화 전압을 인가하는 단계, (b) 상기 메모리 셀이 턴-온되는지 여부를 판단하는 단계 및 (c) 상기 메모리 셀이 턴-온되면 초기화를 종료하고, 상기 메모리 셀이 턴-온되지 않으면 상기 초기화 전압을 상승시켜 상기 (a) 및 (b) 단계를 반복하되, 상기 상승된 초기화 전압이 제 1 전압을 초과하면 초기화를 종료하는 단계를 포함하고, 상기 초기화 전압에서 가장 처음 인가되는 제 1 차 초기화 전압은 드리프트 전의 셋 상태인 메모리 셀의 최대 임계전압 이하이고, 상기 제 1 전압은 드리프트 후에 예상되는 리셋 상태인 메모리 셀의 최소 임계전압과 셋 상태인 메모리 셀의 최대 임계전압 사이의 전압 범위인 드리프트 리딩 윈도우 범위 내에 있는 메모리 셀의 초기화 방법을 제공한다.
상술한 방법은 메모리 셀이 셋 상태인지 리셋 상태인지를 판별하는 리딩 단계 전에 셋 상태인 메모리 셀의 임계전압을 드리프트 전의 상태로 돌려주는 초기화 방법이다.
투-터미널 셀렉터와 상변화 메모리 소자를 포함하는 메모리 셀(1S1P) 또는 셀렉티브 메모리 소자를 포함하는 메모리 셀(1S)의 임계전압은 메모리 셀이 셋 상태인지 리셋 상태인지와 관계 없이 임계전압을 넘어 턴-온된 후에는 처음 셋 상태인 메모리 셀의 임계전압으로 돌아가게 된다. 도 13은 이러한 초기화를 나타내는데, 드리프트가 일어난 후 셋 상태인 메모리 셀의 전압-전류 곡선(1030)에서의 임계전압(Vth_set_d)은 초기화 전압(Vpr)이 인가되어 턴-온이 이루어진 이후에는 드리프트 전의 셋 상태인 메모리 셀의 전압-전류 곡선(1010)에서의 임계전압(Vth_set)으로 초기화된다.
따라서, 메모리 셀을 읽기 전에 셋 상태인 메모리 셀을 모두 턴-온시켜 초기화시키게 되면 드리프트에 따른 리딩 윈도우의 변화로 인한 리딩 오류를 줄여줄 수 있게 된다. 상술한 초기화 방법은 드리프트가 일어난 셀의 리딩 윈도우를 안정적으로 유지하기 위해 필요하게 된다.
도 14를 참고하여 본 발명에 따른 초기화 방법을 보다 상세하게 설명한다.
우선 드리프트가 일어난 메모리 셀에 제 1 차 초기화 전압(Vpre1)을 인가하고 메모리 셀이 턴-온되는지 여부를 판단한다.
메모리 셀이 턴-온되면 초기화를 중단하고, 메모리 셀이 턴-온되지 않으면 초기화 전압을 상승시켜 다시 초기화 전압(Vpre2)을 인가하고 메모리 셀이 턴-온되는지 여부를 다시 판단한다.
이렇게 초기화 전압을 단계적으로 상승(Vpre1→Vpre2→Vpre3...→Vpre_n) 시키면서 메모리 셀이 턴-온되는지 여부를 판단하는데, 이를 통해 셋 상태에 있는 메모리 셀은 모두 턴-온되어 초기화된다.
만일 메모리 셀이 리셋 상태이어서 턴-온이 안되는 경우에는 상승된 초기화 전압이 제 1 전압(V1)을 초과하면 초기화 공정을 종료하는데, 제 1 전압(V1)은 드리프트 후에 예상되는 리셋 상태인 메모리 셀의 최소 임계전압(V41)과 셋 상태인 메모리 셀의 최대 임계전압(V32) 사이의 전압 범위인 드리프트 리딩 윈도우 범위(RW2) 내에 있게 된다. 이에 따라 초기화 전압은 셋 상태의 최대 임계전압(V32) 보다는 커서 셋 상태의 메모리 셀은 모두 턴-온 시킬 수 있게 되고, 안정적으로 리셋 상태인 메모리 셀의 최소 임계전압(V41)을 넘지 않음에 따라 리셋 상태인 메모리 셀이 턴-온되는 것을 방지하고 리셋 상태인 메모리 셀을 초기화시키지는 않게 된다.
본 발명에서의 초기화 방법에 따라 셋 상태인 메모리 셀을 초기화하는 초기화 전압은 메모리 셀의 임계전압 보다 단지 조금만 높게 되기 때문에 초기화 과정으로 인해 메모리 셀에 가해지는 부하는 매우 적게 될 수 있다. 초기화가 너무 높은 전압으로 이루어지면 갑자기 메모리 셀이 턴-온되면서 매우 큰 전류가 한 번에 흐르게 되기 때문에 메모리 셀의 손상이 일어날 수 있다.
이때, 가장 처음 인가되는 제 1 차 초기화 전압(Vpre1)은 드리프트 전의 셋 상태인 메모리 셀의 최소 임계전압(V11)일 수 있다.
인가되는 전압을 메모리 셀의 가능한 최소 임계전압에서부터 시작하여 점차 전압을 올려줌으로써 초기화 과정으로 인해 메모리 셀에 가해지는 부하를 최소화할 수 있게 된다.
또한, 상기 (c) 단계에서 상기 초기화 전압의 상승은 한 번에 5~200mV 단위로 이루어질 수 있다.
초기화 전압의 상승이 한 번에 너무 크게 일어나면 턴-온되는 셀에 흐르는 전류가 너무 클 수 있고, 너무 작게 되면 초기화 과정에 필요한 시간이 늘어나기 때문에 바람직하지 않다. 따라서 바람직한 전압 상승은 한 번에 5~200mV이고, 더 바람직하게는 20~60mV이다.
한편, 제 1 전압은 드리프트 리딩 윈도우 범위 내에 있으면서 제 1 전압과 드리프트 후에 예상되는 셋 상태인 메모리 셀의 최대 임계전압과의 차이는 상기 드리프트 리딩 윈도우에 대해 0.50~0.95 범위일 수 있다.
도 14에서 제 1 전압(V1)은 드리프트 리딩 윈도우 범위(RW2) 내에 있으면서 드리프트 후에 예상되는 리셋 상태인 메모리 셀의 최소 임계전압(41)에 가깝게 있는 것이 혹시나 있을지 모르는 임계전압이 비정상적으로 높은 셋 상태의 메모리 셀을 모두 초기화시키기 위해 바람직하다.
이를 위해 제 1 전압(V1)과 드리프트 후에 예상되는 셋 상태인 메모리 셀의 최대 임계전압(V32)과의 차이(A)는 전체 드리프트 리딩 윈도우(RW2)를 1이라할 때 0.50~0.95 범위에 있는 것이 바람직하다. 상기 값이 0.50 보다 작아서 제 1 전압(V1)이 드리프트 후의 셋 상태인 메모리 셀의 최대 임계전압(V32)에 가깝게 되면 비정상적으로 큰 임계전압을 가지는 셋 상태인 메모리 셀을 초기화 시키기 못할 수 있기 때문에 바람직하지 않고, 최대한 리셋 상태인 메모리 셀의 최소 임계전압(V41)에 가깝게 위치시키되 너무 가깝게 되면 리셋 상태의 셀을 초기화시킬수 있어 또한 바람직하지 않다.
따라서 제 1 전압(V1)과 드리프트 후에 예상되는 셋 상태인 메모리 셀의 최대 임계전압(V32)과의 차이(A)는 전체 드리프트 리딩 윈도우(RW2)로 나누었을 때 0.50~0.95 범위인 것이 바람직하고, 보다 바람직하게는 0.75~0.90 범위이다.

Claims (19)

  1. 원자비율로, Ge 5~25at%, As 10~30at%, Se 50at% 이상, S 0.5at% 이상, Si는 0을 초과하고 1 at% 이하의 범위인, 셀렉티브 메모리 소자를 위한 조성물.
  2. 제 1 항에 있어서,
    B, Al, In, Ga, Tl로 이루어지는 군에서 적어도 하나 이상의 원소를 원자비율로 0을 초과하고 15 at%이하의 범위에서 더 포함하는, 셀렉티브 메모리 소자를 위한 조성물.
  3. 제 1 항에 있어서,
    상기 S는 1~2 at% 범위인, 셀렉티브 메모리 소자를 위한 조성물.
  4. 서로 교차하는 제 1 전극라인과 제 2 전극라인, 및 상기 제 1 전극라인과 제 2 전극라인의 각 교차점에 배치되고 칼코겐 화합물인 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이에 있어서,
    기판 위에 형성되는 상기 제 1 전극라인;
    상기 제 1 전극라인과 상기 셀렉티브 메모리 소자 사이에 형성되는 제 1 기능전극; 및
    상기 제 2 전극라인과 상기 셀렉티브 메모리 소자 사이에 형성되는 제 2 기능전극을 포함하고,
    상기 제 1 기능전극은 상기 제 1 전극라인을 따라 라인으로 형성되는,
    셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이.
  5. 제 4 항에 있어서,
    상기 제 2 기능전극은 상기 제 2 전극라인을 따라 라인으로 형성되는, 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이.
  6. 제 4 항에 있어서,
    상기 제 1 기능전극 또는 상기 제 2 기능전극은, 산화물, 규소산화물, 질화물, 붕화물, 비정질 탄소 또는 이들의 조합으로 이루어지는, 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이.
  7. 제 4 항에 있어서,
    상기 제 1 기능전극 또는 상기 제 2 기능전극은 비정질 탄소이고, 두께는 50~300Å 범위인, 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이.
  8. 제 4 항에 있어서,
    상기 제 1 기능전극 또는 상기 제 2 기능전극은 산화물, 규소산화물, 질화물, 붕화물 또는 이들의 조합으로 이루어지고, 두께는 3~30Å 범위인, 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이.
  9. 제 4 항에 있어서,
    상기 제 1 기능전극 또는 상기 제 2 기능전극은 두 개의 층으로 이루어지고, 상기 두 개의 층 중 제 1 층은 상기 셀렉티브 메모리 소자와 접하고 제 2 층은 제 1 전극 또는 제 2 전극과 접하며, 상기 제 1 층은 산화물, 규소산화물, 질화물 또는 이들의 조합으로 이루어지고 두께는 3~20Å 범위이고, 상기 제 2 층은 비정질 탄소이고 두께는 50~300Å 범위인, 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이.
  10. 제 4 항에 있어서,
    상기 셀렉티브 메모리 소자는 원자비율로, Ge 5~25at%, As 10~30at%, Se 50at% 이상, S 0.5at% 이상, Si는 0을 초과하고 1 at% 이하의 칼코겐 화합물인, 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이.
  11. 제 10 항에 있어서,
    상기 셀렉티브 메모리 소자는, B, Al, In, Ga, Tl로 이루어지는 군에서 적어도 하나 이상의 원소를 원자비율로 0을 초과하고 15 at%이하의 범위에서 더 포함하는 칼코겐 화합물인, 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이.
  12. 제 4 항 내지 제 11 항 중 어느 한 항에 따르는 크로스 포인트 구조의 메모리 어레이를 제조하는 방법에 있어서,
    (a) 기판 위에 제 1 전극층을 증착하는 단계;
    (b) 상기 제 1 전극층 위에 제 1 기능전극층을 증착하는 단계;
    (c) 상기 제 1 전극층과 제 1 기능전극층을 같이 식각하여 제 1 전극라인과 제 1 기능전극라인을 형성하는 단계;
    (d) 상기 제 1 전극라인과 상기 제 1 기능전극라인이 형성된 기판 위로 제 1 ILD(inter-layer dielectric)층을 증착하는 단계;
    (e) 상기 제 1 ILD층을 평탄화하여 상면에서 보았을 때 상기 평탄화된 제 1 ILD층 사이로 상기 제 1 기능전극라인의 상면의 적어도 일부가 노출되는 제 1 면을 만드는 제 1 평탄화 단계;
    (f) 상기 제 1 면 위로 제 2 ILD(inter-layer dielectric)층을 증착하는 단계;
    (g) 상기 제 2 ILD층에 식각을 통해 홀을 형성하며, 상기 홀은 제 1 기능전극라인 위에 만들어지는, 홀 형성 단계; 및
    (h) 상기 홀이 형성된 상기 제 2 ILD층 위에 상기 셀렉티브 메모리 소자를 이루는 칼코겐 화합물층을 증착하여 상기 홀 안에서 셀렉티브 메모리 소자를 형성하는 단계를 포함하는, 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 ILD층은 산화물이고, 상기 제 2 ILD 층은 질화물인, 셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이 제조방법.
  14. 제 12 항에 있어서,
    상기 (h)단계 후에,
    (i) 상기 증착된 칼코겐 화합물층을 상기 제 2 ILD층과 같은 높이로 평탄화하여, 상면에서 보았을 때 상기 제 2 ILD층 사이로 상기 셀렉티브 메모리 소자가 서로 독립적으로 노출되는 제 2 면을 형성하는 제 2 평탄화 단계;
    (j) 상기 제 2 면 위로 제 2 기능전극층을 증착하는 단계;
    (k) 상기 제 2 기능전극층 위로 제 2 전극층을 증착하는 단계; 및
    (l) 상기 제 2 기능전극층과 상기 제 2 전극층을 같이 식각하여 제 2 기능전극라인과 제 2 전극라인을 형성하는 단계를 더 포함하는,
    셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이 제조방법.
  15. 제 12 항에 있어서,
    상기 (h)단계 후에
    (m) 상기 증착된 칼코겐 화합물층을 상기 제 2 ILD층 보다 낮은 높이로 평탄화하여 상기 홀 이외의 면에서는 상기 칼코겐 화합물층이 제거되고, 상면에서 보았을 때 상기 제 2 ILD층 사이로 상기 셀렉티브 메모리 소자가 서로 독립적으로 노출되고, 측단면에서 보았을 때 상기 셀렉티브 메모리 소자의 높이가 상기 제 2 ILD층 보다 낮게 되는 제 3 면을 형성하는 제 3 평탄화 단계;
    (n) 상기 제 3 면 위로 제 2 기능전극층을 증착하는 단계;
    (o) 상기 제 2 기능전극층을 제 2 ILD층과 같은 높이로 평탄화하여 상기 홀 이외의 면에서는 상기 제 2 기능전극층이 제거되고 상면에서 보았을 때 상기 제 2 ILD층 내에 상기 제 2 기능전극이 서로 독립적으로 노출되는 제 4 면을 형성하는 제 4 평탄화 단계;
    (p) 상기 제 4 면 위로 제 2 전극층을 증착하는 단계; 및
    (q) 상기 제 2 전극층을 식각하여 제 2 전극라인을 형성하는 단계를 더 포함하는,
    셀렉티브 메모리 소자를 포함하는 크로스 포인트 구조의 메모리 어레이 제조방법.
  16. 칼코겐 화합물인 투-터미널 셀렉터 또는 셀렉티브 메모리를 포함하는 메모리 셀의 초기화 방법에 있어서,
    (a) 상기 메모리 셀에 초기화 전압을 인가하는 단계;
    (b) 상기 메모리 셀이 턴-온되는지 여부를 판단하는 단계; 및
    (c) 상기 메모리 셀이 턴-온되면 초기화를 종료하고, 상기 메모리 셀이 턴-온되지 않으면 상기 초기화 전압을 상승시켜 상기 (a) 및 (b) 단계를 반복하되, 상기 상승된 초기화 전압이 제 1 전압을 초과하면 초기화를 종료하는 단계를 포함하고,
    상기 초기화 전압에서 가장 처음 인가되는 제 1 차 초기화 전압은 드리프트 전의 셋 상태인 메모리 셀의 최대 임계전압 이하이고,
    상기 제 1 전압은, 드리프트 후에 예상되는 리셋 상태인 메모리 셀의 최소 임계전압과 셋 상태인 메모리 셀의 최대 임계전압 사이의 전압 범위인 드리프트 리딩 윈도우 범위 내에 있는, 메모리 셀의 초기화 방법.
  17. 제 16 항에 있어서,
    상기 제 1 차 초기화 전압은 드리프트 전의 셋 상태인 메모리 셀의 최소 임계전압인, 메모리 셀의 초기화 방법.
  18. 제 16 항에 있어서,
    상기 (c) 단계에서 상기 초기화 전압의 상승은 한 번에 5~200mV 단위로 이루어지는, 메모리 셀의 초기화 방법.
  19. 제 16 항에 있어서,
    상기 제 1 전압과 드리프트 후에 예상되는 셋 상태인 메모리 셀의 최대 임계전압과의 차이는 상기 드리프트 리딩 윈도우에 대해 0.50~0.95 범위인, 메모리 셀의 초기화 방법.
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