JP2017224688A - 回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法 - Google Patents

回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法 Download PDF

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誠二 野々口
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Abstract

【課題】回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法を提供する。
【解決手段】一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える、回路素子。
【選択図】図１

Description

本開示は、回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法に関する。
近年、データストレージ等に用いられる不揮発性メモリでは、増々の大容量化が求められている。
不揮発性メモリの大容量化を達成するために、例えば、データを格納する単位素子であるメモリセルを微細化し、基板面上により多く敷き詰めた「クロスポイント型メモリセルアレイ」構造、またはメモリセルを基板面に垂直な方向に複数積層させた「スタック型メモリセルアレイ」構造等が提案されている。
また、「クロスポイント型メモリセルアレイ」構造では、メモリセルを構成する記憶素子および選択素子のうち、選択素子を省略することで、よりメモリセルの微細化を図ることが検討されている。
例えば、下記の特許文献１には、導体の間に配置された垂直配向のｐ−ｉ−ｎ型半導体ダイオードからなり、選択素子を備えないクロスポイントメモリが開示されている。特許文献１に開示されたクロスポイントメモリでは、プログラミング電圧の印加によって半導体ダイオードの性質を改変することで、情報を記憶している。
特表２００８−５４６２１３号公報
ただし、特許文献１に開示されたクロスポイントメモリでは、プログラミング電圧の印加によって半導体ダイオードの性質が永続的に改変されてしまう。そのため、特許文献１に開示されたクロスポイントメモリは、情報の書き込みが一回限りしか行えない、いわゆるライトワンス型メモリであった。
また、該クロスポイントメモリは、半導体ダイオードの性質の改変によって、メモリセルへの電流の流れやすさが大幅に増加してしまうため、選択されたメモリセルを迂回し、非選択のメモリセルへ流れるスニーク電流が発生しやすかった。したがって、特許文献１に開示されたクロスポイントメモリでは、メモリセルへの正確な情報の書き込み、および読み出しを行うことが困難であった。
そこで、本開示では、大容量化のためのさらなる高集積化が可能であり、かつスニーク電流の発生が抑制された、新規かつ改良された回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法を提案する。
本開示によれば、一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える、回路素子が提供される。
また、本開示によれば、一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える複数の回路素子がマトリクス状に配置された、記憶装置が提供される。
また、本開示によれば、一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える回路素子を含む、電子機器が提供される。
また、本開示によれば、一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える回路素子に対して、前記回路素子に閾値以上の電圧を印加することで、前記回路素子をオン状態に変更することと、オン状態の前記回路素子に流れるピーク電流値を制御し、前記回路素子のオフ状態の抵抗値を複数の状態のいずれかに制御することで、前記回路素子に情報を書き込むことと、を含む、回路素子への情報の書き込み方法が提供される。
さらに、本開示によれば、一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える回路素子に対して、前記回路素子のオフ状態のリーク電流、または前記回路素子をオン状態に変更する閾値電圧を測定することと、測定された前記リーク電流または前記閾値電圧に基づいて、前記回路素子のオフ状態の抵抗値が複数の状態のいずれであるのかを判断することで、前記回路素子から情報を読み出すことと、を含む、回路素子からの情報の読み出し方法が提供される。
本開示に係る回路素子は、単層のスイッチ層にて記憶素子および選択素子の機能を果たすことができるため、まとまった情報を記憶するメモリセルアレイをより薄膜で形成することが可能である。また、本開示に係る回路素子は、選択素子としても機能するため、情報の書き込みまたは読み出しの際にスニーク電流が発生することを抑制することが可能である。
以上説明したように本開示によれば、さらなる高集積化が可能であり、かつスニーク電流の発生が抑制された不揮発性メモリを提供することが可能である。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の一実施形態に係る回路素子の構成を説明する積層方向の断面図である。 同実施形態に係る回路素子をマトリクス状に配置した記憶装置の構成を説明する斜視図である。 同実施形態に係る回路素子の電流電圧特性を測定するための評価回路の回路図である。 同実施形態に係る回路素子の模式的な電流電圧特性を示すグラフ図である。 評価回路に印加した電圧Ｖｉｎに対して、回路素子に流れる電流Ｉの関係を示したグラフ図である。 制限値Ｉｃｏｍｐの電流を流した後のスイッチング電圧Ｖｔｈの変化を示したグラフ図である。 同実施形態に係る回路素子を用いた記憶装置の書き込み回路を説明する模式図である。 同実施形態に係る回路素子の電流電圧特性を示すグラフ図である。 同実施形態に係る回路素子を用いた記憶装置の読み出し回路を説明する模式図である。 同実施形態に係る回路素子の電流電圧特性を示すグラフ図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
１．回路素子の構成
２．回路素子の電流電圧特性
３．回路素子への情報の書き込み方法
４．回路素子からの情報の読み出し方法
５．まとめ
＜１．回路素子の構成＞
まず、本開示の一実施形態に係る回路素子の概要について説明する。本実施形態に係る回路素子は、電流電圧特性に微分負性抵抗領域を有し、選択素子および記憶素子として機能する素子である。
具体的には、本実施形態に係る回路素子は、閾値以上の電圧パルスまたは電流パルスが印加されることによって、抵抗値が高い状態（オン状態ともいう）から抵抗値が低い状態（オフ状態ともいう）に急激に遷移する電気特性を有する。ただし、本実施形態に係る回路素子では、「オン状態」は揮発性であり、電力が供給されなくなった場合、再び「オフ状態」に戻る。したがって、本実施形態に係る回路素子は、閾値以上の電圧パルスまたは電流パルスの印加の有無によって、抵抗値が高い「オフ状態」と、抵抗値が低い「オン状態」とを切り替え（スイッチングともいう）可能な選択素子として機能することができる。
また、本実施形態に係る回路素子は、電流電圧特性に微分負性抵抗領域を有するため、「オン状態」で流れた電流値の大きさによって、「オフ状態」の電気特性が少なくとも２値以上に分裂する。具体的には、本実施形態に係る回路素子では、「オン状態」で流れた電流値の大きさによって、「オフ状態」での抵抗値の大きさが少なくとも２値以上（すなわち、多値）に分裂する。また、これに伴い、回路素子では、「オフ状態」から「オン状態」へ切り替えるための電圧パルスまたは電流パルスの閾値、および「オフ状態」でのリーク電流の大きさについても、少なくとも２値以上に分裂する。したがって、本実施形態に係る回路素子は、少なくとも２値以上に分裂した「オフ状態」に「０」または「１」の論理値を対応させることで、情報を記憶することができるため、記憶素子として機能することができる。
したがって、本実施形態に係る回路素子は、記憶素子としても機能する選択素子であるため、他の記憶素子を設けることなく、より単純かつ薄膜化された構造にて形成することが可能である。したがって、本実施形態に係る回路素子は、さらなる高集積化が可能であるため、該回路素子を集積した記憶装置を大容量化することが可能である。
また、本実施形態に係る回路素子は、選択素子としても機能する記憶素子であるため、他の選択素子を設けることなく、回路素子に流れる電流値を選択的に制御することが可能である。したがって、本実施形態に係る回路素子は、選択された回路素子を迂回して、非選択の回路素子に流れるスニーク電流の発生を抑制することが可能である。
続いて、図１および図２を参照して、本開示の一実施形態に係る回路素子の構成について説明する。図１は、本実施形態に係る回路素子の構成を説明する積層方向の断面図である。
図１に示すように、本実施形態に係る回路素子１は、一対の不活性電極２１、２２と、電流電圧特性に微分負性抵抗領域を有するスイッチ層１０とを備える。
スイッチ層１０は、一対の不活性電極２１、２２の間に設けられ、選択素子および記憶素子として機能する。
具体的には、スイッチ層１０は、閾値以上の電圧が印加されることで、抵抗値が低い「オン状態」へと遷移し、印加された電圧が除去されることで、抵抗値が高い「オフ状態」へと遷移する（スイッチングするともいう）。すなわち、スイッチ層１０は、閾値以上の電圧の印加によって抵抗値が制御される選択素子として機能する。このようなスイッチ層１０を備える選択素子は、例えば、オボニック閾値スイッチ（ＯＴＳ：Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈ）とも呼ばれる。
また、スイッチ層１０は、電流電圧特性に微分負性抵抗領域を有するため、「オン状態」で流れた電流値の大きさによって、「オフ状態」の電気特性が少なくとも２値以上に分裂する。具体的には、スイッチ層１０は、「オン状態」で流れた電流値の大きさによって、「オフ状態」での抵抗値が少なくとも２値以上に分裂する。これは、「オン状態」で流れた電流値の大きさによって、スイッチ層１０に形成された導通パスの形成状態が変化し、該導通パスの形成状態によって「オフ状態」のスイッチ層１０の電気特性も変化するためと考えられる。したがって、スイッチ層１０は、少なくとも２以上に分裂した「オフ状態」によって、情報を記憶する記憶素子として機能することができる。
このような電気特性を有するスイッチ層１０は、具体的には、Ｔｅ（テルル）、Ｓｅ（セレン）およびＳ（硫黄）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む材料にて形成することができる。例えば、スイッチ層１０は、上記のカルコゲン元素と、カルコゲン元素よりも電気陰性度の低い元素との化合物（いわゆる、カルコゲナイド）で形成されてもよい。スイッチ層１０は、カルコゲン元素を含む材料で形成されることにより、電流電圧特性に安定して微分負性抵抗領域が生じるようになる。また、スイッチ層１０は、カルコゲン元素をより多く含む材料で形成することで、スイッチングの際の閾値電圧を低下させることができる。
また、スイッチ層１０を形成する材料は、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｃ（炭素）、Ｇｅ（ゲルマニウム）およびＳｉ（ケイ素）からなる群より選択された少なくとも１種以上の第１添加元素をさらに含んでもよい。スイッチ層１０は、上記の第１添加元素を含む材料にて形成されることで、より確実に「オフ状態」を少なくとも２以上の互いに安定な状態に分裂させることができる。これは、原子半径が比較的大きな元素に、原子半径が比較的小さな元素を添加し、構成元素の原子半径の差が大きくなるようにすることで、安定化したアモルファス構造が生じやすくなり、アモルファス構造に複数の安定状態が生じやすくなるためである。
例えば、スイッチ層１０を形成する材料に含まれる第１添加元素としては、ＢおよびＣがより好ましい。ＢおよびＣがスイッチ層１０を形成する材料に含まれることにより、スイッチ層１０の「オフ状態」の抵抗値が上昇する。また、ＢおよびＣは、カルコゲン元素と比較して原子半径が小さいため、スイッチ層１０を形成する材料に含まれることにより、スイッチ層１０のアモルファス構造をより安定化させることができる。具体的には、スイッチ層１０は、原子半径の比較的大きなＴｅと、原子半径の比較的小さなＢとを含む材料で形成されてもよい。
また、スイッチ層１０を形成する材料は、ＯおよびＮからなる群より選択された少なくとも１種以上の第２添加元素をさらに含んでもよい。スイッチ層１０は、上記の第２添加元素を含む材料にて形成されることで、スイッチ層１０の「オフ状態」の抵抗値をより大きくすることができる。これによれば、スイッチ層１０は、「オフ状態」でのリーク電流を低減させ、かつスイッチングの際に流れる電流値を少なくすることができる。
なお、スイッチ層１０は、上記以外の元素をさらに含む材料にて形成されてもよい。例えば、スイッチ層１０は、Ｍｇ、Ｚｎ、ＣａおよびＳｒなどのアルカリ土類金属、またはイットリウムおよびランタノイドなどの希土類元素をさらに含む材料で形成されてもよい。
スイッチ層１０の膜厚は、「オフ状態」の電気特性を安定して２値以上に分裂させるためには、５ｎｍ以上であってもよく、１５ｎｍ以上であることが好ましい。また、スイッチ層１０の膜厚の上限は、特に限定されないが、成膜による粒界の制御性、および膜厚に比例して大きくなるスイッチング電圧の閾値を考慮すると、スイッチ層１０の膜厚の上限は、例えば、１００ｎｍであってもよく、好ましくは５０ｎｍであってもよい。
一対の不活性電極２１、２２は、スイッチ層１０を積層方向に挟んで上下に設けられる。また、不活性電極２１、２２は、Ｔｉ（チタン）、Ｗ（タングステン）、Ｔａ（タンタル）およびＳｉ（ケイ素）からなる群より選択された少なくとも１種以上の高融点元素を含む材料で形成されてもよい。具体的には、不活性電極２１、２２は、上記の高融点元素からなる単体、または該高融点元素を含む合金、窒化物もしくは酸化物にて形成されていてもよい。例えば、不活性電極２１、２２は、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＴｉＷ、またはＴｉＷＮ等で形成されていてもよい。
また、不活性電極２１、２２は、Ｔｉ、Ｗ、およびＴａからなる群より選択された少なくとも１種以上の元素を含む材料で形成されてもよい。例えば、スイッチ層１０と、電極材料また配線材料に一般的に用いられるＡｌ（アルミニウム）またはＣｕ（銅）等とが接触した場合、スイッチ層１０に含まれるカルコゲン元素と、ＡｌまたはＣｕとが反応または合金化することで、スイッチ層１０の特性が低下する可能性がある。そのため、接触する層からのイオン伝導または熱拡散による原子の拡散が生じにくい（いわゆる、バリア性が高い）元素であるＴｉ、Ｗ、およびＴａの少なくともいずれかを含む材料で不活性電極２１、２２を形成することにより、配線等からスイッチ層１０へのＡｌまたはＣｕの拡散を防止することができる。
さらに、不活性電極２１、２２は、Ｗを含む材料で形成されてもよい。Ｗは、バリア性が高い元素であることに加えて、スイッチ層１０に含まれるカルコゲン元素に対しても反応または合金化しにくい不活性な元素である。したがって、一対の不活性電極２１、２２のうち少なくともいずれかをＷ単体またはＷを含む合金、窒化物もしくは酸化物で形成することにより、不活性電極２１、２２と、スイッチ層１０との反応または合金化を防止し、スイッチ層１０の特性低下を防止することができる。
なお、一対の不活性電極２１、２２は、単層で形成されてもよいが、複数層で形成されてもよい。不活性電極２１、２２が複数層で形成される場合、スイッチ層１０に接する層が、Ｗ単体またはＷを含む合金、窒化物もしくは酸化物で形成されることが好ましい。
また、一対の不活性電極２１、２２は、同じ材料で形成されていてもよく、互いに異なる材料で形成されていてもよい。さらに、一対の不活性電極２１、２２は、同じ層構造で形成されてもよく、異なる層構造で形成されてもよいことは言うまでもない。
上記の構成を備える回路素子１は、単層のスイッチ層１０にて選択素子および記憶素子として機能するため、回路素子１は、他の記憶素子または選択素子と直列に接続されることなく、スニーク電流が低下した記憶素子として機能することができる。
すなわち、回路素子１は、少なくとも２値以上の異なる電気特性に分裂した「オフ状態」を有し、分裂した「オフ状態」の各々に、「０」または「１」等の論理値を対応させることで、情報を記憶することが可能である。したがって、本実施形態に係る回路素子１は、記憶素子を直列に接続することなく、情報を記憶することが可能である。
また、「オフ状態」である回路素子１は、「オン状態」である回路素子よりも抵抗が高いため、選択された「オン状態」の回路素子１を迂回して、非選択の「オフ状態」の回路素子１に流れるスニーク電流を抑制することができる。したがって、本実施形態に係る回路素子１は、選択素子を直列に接続することなく、スニーク電流を抑制することが可能である。
さらに、本実施形態に係る回路素子１では、一対の不活性電極２１、２２の間に、他の電極が設けられない。ここで、電極とは、外部の回路と電気的に接続する配線が引き回された電極に加えて、異なる素子同士を電気的、熱的または化学的に分離しつつ連結するための中間電極をも含む。回路素子１は、他の記憶素子または選択素子と直列に接続されないため、一対の不活性電極２１、２２の間には、異なる素子同士を連結する中間電極が設けられる必要がない。
本実施形態に係る回路素子１によれば、データを格納する単位素子であるメモリセルをより単純かつ微細化した構造で構成することができる。したがって、本実施形態に係る回路素子１によれば、メモリセルの集積密度を向上させることができるため、より大容量化したメモリセルアレイ（すなわち、記憶装置）を形成することができる。
なお、本実施形態に係る回路素子１では、選択素子または記憶素子などの機能を有していなければ、一対の不活性電極２１、２２の間には他の層が設けられていてもよい。例えば、一対の不活性電極２１、２２の間には、回路素子１の電気特性を調整するために、絶縁層または半導体層などが設けられていてもよい。
続いて、図２を参照して、本実施形態に係る回路素子をマトリクス状に配置した記憶装置の構成について説明する。図２は、本実施形態に係る回路素子１をマトリクス状に配置した記憶装置の構成を説明する斜視図である。なお、記憶装置とは、データを格納する単位素子であるメモリセル（本実施形態に係る回路素子に相当）が列状またはマトリクス状に多数配置されたメモリセルアレイ、またはメモリチップを表す。
図２に示すように、本実施形態に係る記憶装置２は、互いに交差するワード線３１およびビット線３２と、ワード線３１およびビット線３２に挟持された不活性電極２１、２２と、スイッチ層１０とを備える。
ワード線３１およびビット線３２は、不活性電極２１、２２を介してスイッチ層１０を挟持し、互いに交差するように設けられる。また、ワード線３１およびビット線３２は、延伸された先でセンスアンプ、アドレスデコーダ、および書き込み回路、消去回路、読み出し回路と接続する。ワード線３１およびビット線３２は、公知の一般的な配線材料で形成することが可能であり、例えば、Ａｌ、ＣｕまたはＴｉＮなどの金属材料で形成されてもよい。
ワード線３１およびビット線３２の交点には、例えば、不活性電極２１、２２、およびスイッチ層１０からなり、選択素子および記憶素子として機能する回路素子１が形成される。すなわち、本実施形態に係る記憶装置２は、交差する配線間の交点に選択素子および記憶素子として機能する回路素子１が配置されたクロスポイント型メモリセルアレイである。
不活性電極２１、２２は、上述した材料で形成され、ワード線３１およびビット線３２と、スイッチ層１０との間に設けられる。不活性電極２１、２２は、ワード線３１およびビット線３２を形成する金属材料と、スイッチ層１０を形成する材料との反応または合金化を抑制することができるため、スイッチ層１０の特性低下を抑制することができる。
スイッチ層１０は、上述した材料で形成され、ワード線３１およびビット線３２の交点に設けられる。
例えば、スイッチ層１０は、図２に示すように、回路素子１の各々のスイッチ層１０が互いに離隔されない連続した層として設けられていてもよい。これは、「オン状態」にてスイッチ層１０に形成さる導通パスは、スイッチ層１０の不活性電極２１、２２で挟持された領域に局所的に形成されるため、スイッチ層１０が連続していても回路素子１の各々の絶縁性は維持されるためである。そのため、スイッチ層１０が回路素子１ごとに離隔されていなくとも、不活性電極２１、２２が回路素子１ごとに離隔されていれば、スイッチ層１０に形成される導通パスは、回路素子１ごとに電気的に離隔される。したがって、スイッチ層１０は、回路素子１の各々で離隔されている必要はなく、連続した層として設けられていてもよい。
スイッチ層１０が連続した層として設けられる場合、スイッチ層１０を回路素子１ごとに分離するためのパターニング工程を省略することができるため、記憶装置２をより効率的に製造することができる。また、回路素子１をさらに成膜方向に積層し、スタック型メモリセルアレイとする場合、積層されるスイッチ層１０の各々でパターニング工程を省略することができるため、より効率的に記憶装置２を製造することができる。
なお、スイッチ層１０は、回路素子１の各々のスイッチ層１０が離隔されるようにパターニングされて、ワード線３１およびビット線３２の交点のみに設けられてもよいことはいうまでもない。これによれば、スイッチ層１０の回路素子１ごとの絶縁性を向上させることができる。
ここで、図１および図２で示した回路素子１および記憶装置２は、公知の種々の真空蒸着法を成膜材料に基づいて選択することにより、製造することが可能である。例えば、回路素子１および記憶装置２は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタ法を用いて各層を成膜し、フォトリソグラフィ法およびエッチング法を用いてパターニングすることで製造することができる。
＜２．回路素子の電流電圧特性＞
次に、図３〜図６を参照して、本実施形態に係る回路素子１の電流電圧特性について説明する。
以下では、本実施形態に係る回路素子１の一例として、原子％で、Ｂ：４０％、Ｃ：１３％、Ｔｅ：１７％、Ｎ：３０％を含むカルコゲナイド材料で形成した膜厚３０ｎｍのスイッチ層１０を用いた回路素子１を例示し、該回路素子１が備える電流電圧特性について説明する。なお、該回路素子１は、Ｗからなる不活性電極２１と、ＴｉＮからなる不活性電極２２とにより挟持されており、該回路素子１の大きさは、１００ｎｍ直径の円形とした。
上記で説明した回路素子１を図３に示した評価回路に組み込み、電流電圧特性を測定した。図３は、回路素子１の電流電圧特性を測定するための評価回路の回路図である。
図３に示す評価回路では、本実施形態に係る回路素子１と、電界効果トランジスタ３（ｎ型）のドレインとを接続し、電界効果トランジスタ３のソースをグランドに接続した。本実施形態に係る回路素子１では、電界効果トランジスタ３を直列に接続し、回路素子１に流れる電流を制限することで、電流電圧特性に微分負性抵抗領域を有する回路素子１に対して「オン状態」時に過大な電流が流れることを防止している。なお、電界効果トランジスタ３は、ゲート電圧Ｖｇを調整することで、回路素子１に流れる電流値の上限を例えば、Ｉｃｏｍｐに制限している。
ここで、図３に示す評価回路において、回路素子１の一方の電極から電圧Ｖｉｎを印加することで、回路素子１の「オン状態」および「オフ状態」の切り替えを行い、回路素子１の電流電圧特性を測定した。その模式的な結果を図４に示す。図４は、回路素子１の模式的な電流電圧特性を示すグラフ図である。
図４に示すように、回路素子１の両端に印加される電圧Ｖｅｌｅｍｅｎｔが回路素子１のスイッチング電圧Ｖｔｈ以上となった場合、回路素子１は、「オフ状態」から「オン状態」に切り替わり、急激に電流Ｉが流れ始める。このとき、回路素子１では、流れる電流Ｉが増加するものの、印加される電圧Ｖｅｌｅｍｅｎｔが減少する電流電圧特性が示される。これは、回路素子１において、不活性電極２１、２２で挟持されたスイッチ層１０の狭い領域に電流集中が生じ、電圧増加に伴い電流の集中度がさらに増加するためであると考えられる。このような電流の増加に伴い電圧が減少する電気特性を微分負性抵抗と称する。例えば、図４では、「ＮＤＲ」で示した領域が微分負性抵抗を示す領域に相当する。
なお、回路素子１に流れる電流の上限値は、電界効果トランジスタ３に印加されるゲート電圧ＶｇによってＩｃｏｍｐに制限されているため、図４では、Ｉｃｏｍｐ以上の電流値については示していない。
ここで、回路素子１では、「オフ状態」の電気特性は、「オン状態」にて流れる電流のピーク電流値によって制御される。すなわち、回路素子１の「オフ状態」の電気特性は、回路素子１へ流れる電流の制限値Ｉｃｏｍｐによって制御される。例えば、回路素子１の「オフ状態」の電気特性を「第１のオフ状態」または「第２のオフ状態」のそれぞれに制御する場合、回路素子１へ流れる電流の制限値をそれぞれの「オフ状態」に対応する値に制御すればよい。
具体的には、図５および図６に示すように、回路素子１へ流れる電流の制限値によって、回路素子１の「オフ状態」は、「第１のオフ状態」または「第２のオフ状態」の２値に分裂する。なお、図５は、評価回路に印加した電圧Ｖｉｎに対して、回路素子１に流れる電流Ｉの関係を示したグラフ図である。また、図６は、制限値Ｉｃｏｍｐの電流を流した後のスイッチング電圧Ｖｔｈの変化を示したグラフ図である。
図５に示すように、例えば、回路素子１を「第１のオフ状態」に制御する場合、「オン状態」にて流れる電流の制限値ＩｃｏｍｐＡを１．０×１０−４Ａ程度に制御する。この後、電圧Ｖｉｎを低下させると、回路素子１は、「第２のオフ状態」よりもリーク電流が多く、抵抗値が小さい「第１のオフ状態」に遷移する。なお、「第１のオフ状態」では、「オン状態」に遷移するためのスイッチング電圧ＶｔｈＡが、「第２のオフ状態」におけるスイッチング電圧ＶｔｈＢよりも低くなっている。
一方、例えば、回路素子１を「第２のオフ状態」に制御する場合、「オン状態」にて流れる電流の制限値ＩｃｏｍｐＢを５．０×１０−５Ａ程度に制御する。この後、電圧Ｖｉｎを低下させると、回路素子１は、「第１のオフ状態」よりもリーク電流が少なく、抵抗値が大きい「第２のオフ状態」に遷移する。なお、「第２のオフ状態」では、「オン状態」に遷移するためのスイッチング電圧ＶｔｈＢが、「第１のオフ状態」におけるスイッチング電圧ＶｔｈＡよりも高くなっていることがわかる。
また、図６に示すように、回路素子１では、「第１のオフ状態」と、「第２のオフ状態」とで、「オン状態」へ遷移するためのスイッチング電圧Ｖｔｈが大きく異なっていることがわかる。具体的には、「第２のオフ状態」におけるスイッチング電圧ＶｔｈＢのほうが「第１のオフ状態」におけるスイッチング電圧ＶｔｈＡよりも高くなる傾向を示す。また、「第１のオフ状態」または「第２のオフ状態」の各々では、電流の制限値Ｉｃｏｍｐを変動させたとしてもスイッチング電圧Ｖｔｈは、ほぼ一定であることがわかる。
ここで、本実施形態に係る回路素子１と、相変化メモリとを比較する。
相変化メモリでは、情報を記憶する記憶層の結晶状態が合金に近い結晶相となることで、低抵抗状態（いわゆる、セット状態）となり、記憶層の結晶状態がアモルファス相となることで、高抵抗状態（いわゆる、リセット状態）となる記憶素子である。相変化メモリでは、記憶層の低抵抗状態（セット状態）と、高抵抗状態（リセット状態）とにより、情報を記憶している。
ここで、相変化メモリの記憶層をセット状態に変化させる「セット電流」と、リセット状態に変化させる「リセット電流」とを比較すると、「リセット電流」のほうが「セット電流」よりも大きくなる傾向にある。これは、結晶相からアモルファス相へ相変化させるには、一旦、記憶層を溶融状態に戻す必要があり、そのためにはセット電流よりも大きなリセット電流を記憶層に流す必要があるためである。すなわち、相変化メモリでは、「セット電流」は、記憶層の結晶化温度に対応し、「リセット電流」が記憶層の融点に対応している。
一方、本実施形態に係る回路素子１では、より抵抗値が低い「第１のオフ状態」が「セット状態」に相当し、より抵抗値が高い「第２のオフ状態」が「リセット状態」に相当する。しかし、回路素子１では、相変化メモリとは異なり、より抵抗値が低い「第１のオフ状態」（セット状態）に遷移させるための電流値ＩｃｏｍｐＡのほうが、より抵抗値が高い「第２のオフ状態」（リセット状態）に遷移させるための電流値ＩｃｏｍｐＢよりも大きい。
これは、本実施形態に係る回路素子１では、相変化メモリとは異なる機序にて「第１のオフ状態」および「第２のオフ状態」の遷移の制御が行われていることを示していると考えられる。具体的には、本実施形態に係る回路素子１では、「第１のオフ状態」と「オン状態」との遷移、および「第２のオフ状態」と「オン状態」との遷移には、スイッチ層１０の結晶状態の相変化が伴っていないことを示していると考えられる。
以上の図４〜図６の結果を参照すると、本実施形態に係る回路素子１は、電気特性が異なる少なくとも２以上の「オフ状態」を有し、それぞれの「オフ状態」は、「オン状態」で流れる電流値によって制御可能であることがわかる。したがって、回路素子１は、例えば、「第１のオフ状態」に論理値「１」を設定し、「第２のオフ状態」に論理値「０」を設定することで、情報を記憶する記憶素子として機能することができる。
また、本実施形態に係る回路素子１は、閾値以上の電圧の印加によって、「オン状態」および「オフ状態」の切り替えが可能な選択素子としても機能するため、記憶素子への情報の書き込みおよび読み出しの際にスニーク電流の発生を抑制することができる。
なお、図４〜図６で示す結果を測定した回路素子１は、本実施形態に係る回路素子１のあくまで一例であり、本実施形態に係る回路素子１が上記に限定されるわけではない。例えば、本実施形態に係る回路素子１は、３以上のさらに多値に分裂した「オフ状態」を有していてもよい。
＜３．回路素子への情報の書き込み方法＞
次に、図７および図８を参照して、本実施形態に係る回路素子１への情報の書き込み方法について説明する。図７は、本実施形態に係る回路素子１を用いた記憶装置２の書き込み回路を説明する模式図である。また、図８は、本実施形態に係る回路素子１の電流電圧特性を示すグラフ図である。
図７に示すように、本実施形態に係る記憶装置２では、ビット線（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）と、ワード線（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）との交点に記憶素子および選択素子として機能する回路素子１が設けられる。また、ビット線およびワード線には、メモリセルアレイの外縁に設けられた電源５が接続される。
ここで、電源５からの電力の供給によって、特定のビット線と特定のワード線との間に、回路素子１のスイッチ層１０を「オン状態」に切り替えるスイッチング電圧Ｖｔｈが印加されることで、記憶装置２のメモリセルアレイから回路素子１が一意的に選択される。
次に、スイッチング電圧Ｖｔｈの印加によって選択された回路素子１に対して、図８に示すＩｃｏｍｐＡまたはＩｃｏｍｐＢの制限電流が流れることにより、回路素子１の「オフ状態」が「第１のオフ状態」または「第２のオフ状態」のいずれかに制御される。制限電流ＩｃｏｍｐＡおよびＩｃｏｍｐＢは、それぞれ「第１のオフ状態」および「第２のオフ状態」に対応する制限電流の値である。これにより、記憶装置２では、回路素子１への情報の書き込みが行われる。一方、スイッチング電圧Ｖｔｈが印加されない非選択の回路素子１は、「オフ状態」であり、抵抗値が高いため、選択された「オン状態」の回路素子１を迂回するスニーク電流は、ほとんど発生しない。
なお、制限電流ＩｃｏｍｐＡまたはＩｃｏｍｐＢの制御は、例えば、メモリセルアレイの外縁に設けられた電流制限回路（図示せず）によって行うことができる。また、このとき回路素子１の「オフ状態」の制御のために必要な電流密度は、例えば、１０ｋＡ／ｃｍ２以上であってもよい。
＜４．回路素子からの情報の読み出し方法＞
続いて、図９および図１０を参照して、本実施形態に係る回路素子１への情報の読み出し方法について説明する。図９は、本実施形態に係る回路素子１を用いた記憶装置の読み出し回路を説明する模式図である。また、図１０は、本実施形態に係る回路素子１の電流電圧特性を示すグラフ図である。
図９に示すように、本実施形態に係る記憶装置２は、ビット線（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）と、ワード線（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）との交点に記憶素子および選択素子として機能する回路素子１が設けられる。また、ビット線およびワード線には、メモリセルアレイの外縁に設けられた電源５および検出回路７が接続される。なお、回路素子１は、それぞれ「第１のオフ状態」または「第２のオフ状態」のいずれかに制御されることで、情報を記憶している。
ここで、電源５からの電力の供給によって、特定のビット線と特定のワード線との間に、回路素子１のスイッチング電圧Ｖｔｈよりも小さい読み出し電圧Ｖｒｅａｄが印加されることで、記憶装置２のメモリセルアレイから回路素子１が一意的に選択される。
次に、読み出し電圧Ｖｒｅａｄの印加によって選択された回路素子１のリーク電流Ｉｌｅａｋを検出回路７にて検出することで、回路素子１の「オフ状態」が「第１のオフ状態」または「第２のオフ状態」のいずれかであるのかが判断される。「第１のオフ状態」および「第２のオフ状態」では、それぞれ抵抗値が異なり、リーク電流の大きさが異なるため、検出回路７は、選択された回路素子１のリーク電流Ｉｌｅａｋを検出することで、回路素子１の「オフ状態」がいずれであるのかを判断することができる。これにより、記憶装置２では、回路素子１からの情報の読み出しが行われる。一方、読み出し電圧Ｖｒｅａｄが印加されない非選択の回路素子１は、「オフ状態」であり、抵抗値が高いため、選択された「オン状態」の回路素子１を迂回するスニーク電流は、ほとんど発生しない。
また、検出回路７は、スイッチング電圧Ｖｔｈを検出することで、回路素子１の「オフ状態」が「第１のオフ状態」または「第２のオフ状態」のいずれかであるのかが判断してもよい。回路素子１に流れる電流が微分負性抵抗領域に達する前であれば、回路素子１の「オフ状態」は、変化しない。そのため、記憶装置２は、回路素子１に印加される電圧がスイッチング電圧Ｖｔｈをわずかに上回る程度となるように制限電流Ｉｃｏｍｐを設定し、検出回路７は、スイッチング電圧Ｖｔｈの大きさを測定することで、回路素子１の「オフ状態」を判断してもよい。回路素子１の「オフ状態」の判断にスイッチング電圧Ｖｔｈが用いられる場合、リーク電流Ｉｌｅａｋよりもスイッチング電圧Ｖｔｈのほうが検出値の絶対値が大きいため、検出回路７は、より容易に回路素子１の「オフ状態」を判断することができる。
なお、制限電流ＩｃｏｍｐＡまたはＩｃｏｍｐＡの制御は、例えば、メモリセルアレイの外縁に設けられた電流制限回路（図示せず）によって行うことができる。
＜５．まとめ＞
以上にて説明したように、本開示の一実施形態に係る回路素子１は、単層のスイッチ層１０にて記憶素子および選択素子として機能するため、データを格納する単位素子であるメモリセルをより単純かつ微細化した構造で構成することができる。
具体的には、本実施形態に係る回路素子１は、記憶素子として機能することで情報を記憶し、かつ選択素子として機能することで非選択の回路素子に流れるスニーク電流を抑制することができる。したがって、本実施形態に係る回路素子１は、他の記憶素子または選択素子を設けることなく、データを格納する単位素子であるメモリセルを構成することができる。本実施形態に係る回路素子１によれば、メモリセルの集積密度を向上させることで、より大容量化したメモリセルアレイ（すなわち、記憶装置）を形成することができる。
なお、本開示によれば、本実施形態に係る回路素子１または記憶装置２のいずれかを備える電子機器を提供することも可能である。このような電子機器としては、例えば、パーソナルコンピュータ、液晶表示装置および有機エレクトロルミネッセンス表示装置などの各種表示装置、携帯電話、スマートフォン、ゲーム機器、ならびにＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）機器などを例示することができる。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
一対の不活性電極と、
前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える、回路素子。
（２）
前記スイッチ層は、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む、前記（１）に記載の回路素子。
（３）
前記スイッチ層は、Ｂ、Ａｌ、Ｇａ、Ｃ、ＧｅおよびＳｉからなる群より選択された少なくとも１種以上の第１添加元素をさらに含む、前記（２）に記載の回路素子。
（４）
前記スイッチ層は、ＯおよびＮからなる群より選択された少なくとも１種以上の第２添加元素をさらに含む、前記（３）に記載の回路素子。
（５）
前記不活性電極は、Ｔｉ、Ｗ、ＴａおよびＳｉからなる群より選択された少なくとも１種の元素を含む、前記（１）〜（４）のいずれか一項に記載の回路素子。
（６）
前記スイッチ層の膜厚は、５ｎｍ以上１００ｎｍ以下である、前記（１）〜（５）のいずれか一項に記載の回路素子。
（７）
前記スイッチ層には、直接または前記不活性電極を介して、他の選択素子または記憶素子が接続されない、前記（１）〜（６）のいずれか一項に記載の回路素子。
（８）
前記一対の不活性電極の間には、他の電極が設けられない、前記（１）〜（７）のいずれか一項に記載の回路素子。
（９）
前記一対の不活性電極、および前記スイッチ層を挟持し、互いに交差するビット線およびワード線をさらに備える、前記（１）〜（８）のいずれか一項に記載の回路素子。
（１０）
一対の不活性電極と、
前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える複数の回路素子がマトリクス状に配置された、記憶装置。
（１１）
前記スイッチ層は、前記複数の回路素子の間で互いに離隔されておらず、連続して設けられる、前記（１０）に記載の記憶装置。
（１２）
一対の不活性電極と、
前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える回路素子を含む、電子機器。
（１３）
一対の不活性電極と、
前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える回路素子に対して、
前記回路素子に閾値以上の電圧を印加することで、前記回路素子をオン状態に変更することと、
オン状態の前記回路素子に流れるピーク電流値を制御し、前記回路素子のオフ状態の抵抗値を複数の状態のいずれかに制御することで、前記回路素子に情報を書き込むことと、
を含む、回路素子への情報の書き込み方法。
（１４）
一対の不活性電極と、
前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える回路素子に対して、
前記回路素子のオフ状態のリーク電流、または前記回路素子をオン状態に変更する閾値電圧を測定することと、
測定された前記リーク電流または前記閾値電圧に基づいて、前記回路素子のオフ状態の抵抗値が複数の状態のいずれであるのかを判断することで、前記回路素子から情報を読み出すことと、
を含む、回路素子からの情報の読み出し方法。
１ 回路素子
２ 記憶装置
３ 電界効果トランジスタ
５ 電源
７ 検出回路
１０ スイッチ層
２１、２２ 不活性電極
３１ ワード線
３２ ビット線

Claims (14)

  1. 一対の不活性電極と、
    前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える、回路素子。
  2. 前記スイッチ層は、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む、請求項１に記載の回路素子。
  3. 前記スイッチ層は、Ｂ、Ａｌ、Ｇａ、Ｃ、ＧｅおよびＳｉからなる群より選択された少なくとも１種以上の第１添加元素をさらに含む、請求項２に記載の回路素子。
  4. 前記スイッチ層は、ＯおよびＮからなる群より選択された少なくとも１種以上の第２添加元素をさらに含む、請求項３に記載の回路素子。
  5. 前記不活性電極は、Ｔｉ、Ｗ、ＴａおよびＳｉからなる群より選択された少なくとも１種の元素を含む、請求項１に記載の回路素子。
  6. 前記スイッチ層の膜厚は、５ｎｍ以上１００ｎｍ以下である、請求項１に記載の回路素子。
  7. 前記スイッチ層には、直接または前記不活性電極を介して、他の選択素子または記憶素子が接続されない、請求項１に記載の回路素子。
  8. 前記一対の不活性電極の間には、他の電極が設けられない、請求項１に記載の回路素子。
  9. 前記一対の不活性電極、および前記スイッチ層を挟持し、互いに交差するビット線およびワード線をさらに備える、請求項１に記載の回路素子。
  10. 一対の不活性電極と、
    前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える複数の回路素子がマトリクス状に配置された、記憶装置。
  11. 前記スイッチ層は、前記複数の回路素子の間で互いに離隔されておらず、連続して設けられる、請求項１０に記載の記憶装置。
  12. 一対の不活性電極と、
    前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える回路素子を含む、電子機器。
  13. 一対の不活性電極と、
    前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える回路素子に対して、
    前記回路素子に閾値以上の電圧を印加することで、前記回路素子をオン状態に変更することと、
    オン状態の前記回路素子に流れるピーク電流値を制御し、前記回路素子のオフ状態の抵抗値を複数の状態のいずれかに制御することで、前記回路素子に情報を書き込むことと、
    を含む、回路素子への情報の書き込み方法。
  14. 一対の不活性電極と、
    前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える回路素子に対して、
    前記回路素子のオフ状態のリーク電流、または前記回路素子をオン状態に変更する閾値電圧を測定することと、
    測定された前記リーク電流または前記閾値電圧に基づいて、前記回路素子のオフ状態の抵抗値が複数の状態のいずれであるのかを判断することで、前記回路素子から情報を読み出すことと、
    を含む、回路素子からの情報の読み出し方法。
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