JP2010278275A - 半導体記憶装置 - Google Patents
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Abstract
【課題】本発明は、ホットキャリア耐性を維持しつつ抵抗素子側のＬＤＤの抵抗を下げることで、トランジスタの駆動能力を高めて、高速動作を可能にする。
【解決手段】半導体基板１１上にゲート絶縁膜１２を介して形成されたゲート電極１３と、前記ゲート電極１３の一方側の前記半導体基板１１に形成された第１ＬＤＤ拡散層１４と、前記ゲート電極１３の他方側の前記半導体基板１１に形成された第２ＬＤＤ拡散層１５と、前記ゲート電極１３の一方側に前記第１ＬＤＤ拡散層１４を介して形成された第１拡散層１８と、前記ゲート電極１３の他方側に前記第２ＬＤＤ拡散層１５を介して形成された第２拡散層１９を有する選択トランジスタ２と、前記第１拡散層１８に接続された記憶素子３を備え、前記第１ＬＤＤ拡散層１４は前記第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低い。
【選択図】図１
【解決手段】半導体基板１１上にゲート絶縁膜１２を介して形成されたゲート電極１３と、前記ゲート電極１３の一方側の前記半導体基板１１に形成された第１ＬＤＤ拡散層１４と、前記ゲート電極１３の他方側の前記半導体基板１１に形成された第２ＬＤＤ拡散層１５と、前記ゲート電極１３の一方側に前記第１ＬＤＤ拡散層１４を介して形成された第１拡散層１８と、前記ゲート電極１３の他方側に前記第２ＬＤＤ拡散層１５を介して形成された第２拡散層１９を有する選択トランジスタ２と、前記第１拡散層１８に接続された記憶素子３を備え、前記第１ＬＤＤ拡散層１４は前記第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低い。
【選択図】図１
Description
本発明は、半導体記憶装置に関するものである。
スピンＲＡＭ、抵抗変化ＲＡＭ（ＲＲＡＭ：Resistance Random Access Memory）、相変化ＲＡＭ（ＰＣＲＡＭ：Phase Change Random Access Memory）などの抵抗変化型メモリでは記憶素子に電流を流すことで論理状態を書き込む。通常、記憶素子を基板上にアレイ状に並べた状態で、その中から必要な部分を選択して、書き込み、読み出しを行う。記憶素子を選択するために記憶素子一つにつきスイッチ素子を一つ接続してそのスイッチを動かすことで選択を行う。
図１４に示すように、メモリアレイのスイッチは、選択トランジスタと呼ばれる通常のＭＯＳトランジスタ（以下、選択トランジスタという）３０２が用いられる、この構成が回路構成上もっとも簡単である。抵抗変化型メモリ３０１のセルは左右対称の選択トランジスタの片側に記憶素子（抵抗記憶素子）３０３が接続された構造になっている。この場合、１ｂｉｔあたりに必要な面積（セルサイズ）は、記憶素子３０３か選択トランジスタ３０２のうちの大きいほうで決まる。
図１４に示すように、メモリアレイのスイッチは、選択トランジスタと呼ばれる通常のＭＯＳトランジスタ（以下、選択トランジスタという）３０２が用いられる、この構成が回路構成上もっとも簡単である。抵抗変化型メモリ３０１のセルは左右対称の選択トランジスタの片側に記憶素子（抵抗記憶素子）３０３が接続された構造になっている。この場合、１ｂｉｔあたりに必要な面積（セルサイズ）は、記憶素子３０３か選択トランジスタ３０２のうちの大きいほうで決まる。
選択トランジスタ３０２に着目してみると、通常のＬＳＩに使うようなＭＯＳトランジスタを用いる。通常のＭＯＳトランジスタは信頼性確保のために、ＬＤＤ（Lightly Doped Drain）構造を用いてチャネル端の水平方向電界を緩和している。通常、ＬＤＤはサイドウォールを使って形成されるため、ゲート（ゲート長方向）の両側に同じ長さのＬＤＤが形成される。
そして、ＬＤＤは、ホットキャリア耐性を確保するために、ＭＯＳトランジスタの信頼性確保には必須の技術である。
そして、ＬＤＤは、ホットキャリア耐性を確保するために、ＭＯＳトランジスタの信頼性確保には必須の技術である。
また、抵抗変化型メモリでは、記憶素子に電流を流すことで論理状態を書き込むため、書き込みに必要な電流を流す十分な駆動能力が、選択トランジスタのサイズ決定の際の用件となる。その結果、選択トランジスタのサイズを小さくできずに、セルサイズが大きくなってしまう。この問題は良く知られている（例えば、非特許文献１参照。）。
ＭＯＳトランジスタの駆動能力を上げる方法として、非対称のＬＤＤを用いる技術が公知である。この技術では、ソース側とドレイン側を区別して一方向にしか電流を流せないため、設計上の制約が重く、一般の集積回路では実用化されていない（例えば、特許文献１、２参照。）。
参考文献：
ＭＯＳトランジスタの駆動能力を上げる方法として、非対称のＬＤＤを用いる技術が公知である。この技術では、ソース側とドレイン側を区別して一方向にしか電流を流せないため、設計上の制約が重く、一般の集積回路では実用化されていない（例えば、特許文献１、２参照。）。
参考文献：
I.G.Baek, D.C.Kim, m.J.Lee, H.-J.Kim, E.K.Yim, M.S.Lee, S.E.Ahn, S.Seo, J.H.Lee, J.C.Park, Y.K.Cha, S.O.park, H.S.Kim, I.K.Yoo, U-In Chung, J.T.Moon and B.I.Ryu、"Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application" 2005 IEEE、（２００５年）
解決しようとする問題点は、ＬＤＤはトランジスタの信頼性、特にホットキャリア耐性を確保には必須の技術であるが、ＬＤＤは直列抵抗成分とみなされて、トランジスタの駆動能力を下げる点である。
本発明は、ホットキャリア耐性を維持しつつ抵抗素子側のＬＤＤの抵抗を下げることで、トランジスタの駆動能力を高めて、高速動作を可能にする。
本発明の半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方側の前記半導体基板に形成された第１ＬＤＤ拡散層と、前記ゲート電極の他方側の前記半導体基板に形成された第２ＬＤＤ拡散層と、前記ゲート電極の一方側に前記第１ＬＤＤ拡散層を介して形成された第１拡散層と、前記ゲート電極の他方側に前記第２ＬＤＤ拡散層を介して形成された第２拡散層を有する選択トランジスタと、前記第１拡散層に接続された記憶素子を備え、前記第１ＬＤＤ拡散層は前記第２ＬＤＤ拡散層よりチャネル長方向の電気的抵抗が低い。
本発明の半導体基板億装置では、抵抗素子である記憶素子が接続される第１拡散層側の第１ＬＤＤ拡散層が他方側の第２ＬＤＤ拡散層よりチャネル長方向の電気的抵抗が低くなっているため、選択トランジスタの駆動能力が高められる。
また、選択トランジスタの片側に抵抗素子である記憶素子が接続されているため、トランジスタと記憶素子の間のノードは常にフローティングになる。このため、記憶素子が接続されている側は、チャネルの水平方向電界がもともと弱いので、記憶素子が接続されている側の第１ＬＤＤ拡散層は、ＬＤＤの効果が小さくてもホットキャリア耐性を維持して信頼性を確保することができる。
よって、記憶素子が接続された側の第１ＬＤＤ拡散層の抵抗を小さくして、選択トランジスタの駆動能力を上げることができる。
また、選択トランジスタの片側に抵抗素子である記憶素子が接続されているため、トランジスタと記憶素子の間のノードは常にフローティングになる。このため、記憶素子が接続されている側は、チャネルの水平方向電界がもともと弱いので、記憶素子が接続されている側の第１ＬＤＤ拡散層は、ＬＤＤの効果が小さくてもホットキャリア耐性を維持して信頼性を確保することができる。
よって、記憶素子が接続された側の第１ＬＤＤ拡散層の抵抗を小さくして、選択トランジスタの駆動能力を上げることができる。
本発明の半導体記憶装置は、選択トランジスタの信頼性を確保しつつ、選択トランジスタの単位サイズあたりの駆動能力を高めることができるため、選択トランジスタを小さくでき、チップサイズを小さくできるという利点がある。
また、選択トランジスタの駆動能力が高くなることで低電圧での書き込み動作が可能となり、省電力化できる。
また、選択トランジスタのサイズが小さくなることで、ワード線の容量が小さくなり、高速にスイッチングできるため、メモリチップをより高速に動作できる。
また、選択トランジスタの駆動能力が高くなることで低電圧での書き込み動作が可能となり、省電力化できる。
また、選択トランジスタのサイズが小さくなることで、ワード線の容量が小さくなり、高速にスイッチングできるため、メモリチップをより高速に動作できる。
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
＜１．一実施の形態＞
［半導体記憶装置の構成の第１例］
本発明の一実施の形態に係る半導体記憶装置の構成の第１例を、図１の概略構成断面図によって説明する。
［半導体記憶装置の構成の第１例］
本発明の一実施の形態に係る半導体記憶装置の構成の第１例を、図１の概略構成断面図によって説明する。
図１に示すように、半導体基板１１上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。上記半導体基板１１には、例えばシリコン基板を用いる。もちろん、化合物半導体基板を用いることもできる。
上記ゲート電極１３の一方側の上記半導体基板１１には第１ＬＤＤ拡散層１４が形成されている。また、上記ゲート電極１３の他方側の上記半導体基板１１には第２ＬＤＤ拡散層１５が形成されている。
上記ゲート電極１３の一方側には第１サイドウォール１６が形成され、他方側には第２サイドウォール１７が形成されている。この第１サイドウォール１６下の上記半導体基板１１に上記第１ＬＤＤ拡散層１４が形成され、上記第２サイドウォール１７下の上記半導体基板１１に上記第２ＬＤＤ拡散層１５が形成されている。
また上記ゲート電極１３の一方側の上記半導体基板１１には上記第１ＬＤＤ拡散層１４を介して第１拡散層１８が形成されていて、上記ゲート電極１３の他方側の上記半導体基板１１には上記第２ＬＤＤ拡散層１５を介して第２拡散層１９が形成されている。
そして、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低く形成されている。例えば、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりチャネル長方向の長さｄ１が短く形成されている。例えば、上記第２ＬＤＤ拡散層１５の長さ（チャネル長方向の長さ）ｄ２はチャネル長の１／３〜１／２程度に形成されている。また、上記第１ＬＤＤ拡散層１４の長さｄ１は第２ＬＤＤ拡散層１５の長さの１／３〜１／２程度に形成されている。一例として、上記選択トランジスタ２のゲート長Ｌが４０ｎｍの場合、第１ＬＤＤ拡散層１４の長さｄ１を１０ｎｍ、第２ＬＤＤ拡散層１５の長さｄ２を２０ｎｍとする。
このように、選択トランジスタ２（２Ａ）が形成されている。
上記ゲート電極１３の一方側の上記半導体基板１１には第１ＬＤＤ拡散層１４が形成されている。また、上記ゲート電極１３の他方側の上記半導体基板１１には第２ＬＤＤ拡散層１５が形成されている。
上記ゲート電極１３の一方側には第１サイドウォール１６が形成され、他方側には第２サイドウォール１７が形成されている。この第１サイドウォール１６下の上記半導体基板１１に上記第１ＬＤＤ拡散層１４が形成され、上記第２サイドウォール１７下の上記半導体基板１１に上記第２ＬＤＤ拡散層１５が形成されている。
また上記ゲート電極１３の一方側の上記半導体基板１１には上記第１ＬＤＤ拡散層１４を介して第１拡散層１８が形成されていて、上記ゲート電極１３の他方側の上記半導体基板１１には上記第２ＬＤＤ拡散層１５を介して第２拡散層１９が形成されている。
そして、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低く形成されている。例えば、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりチャネル長方向の長さｄ１が短く形成されている。例えば、上記第２ＬＤＤ拡散層１５の長さ（チャネル長方向の長さ）ｄ２はチャネル長の１／３〜１／２程度に形成されている。また、上記第１ＬＤＤ拡散層１４の長さｄ１は第２ＬＤＤ拡散層１５の長さの１／３〜１／２程度に形成されている。一例として、上記選択トランジスタ２のゲート長Ｌが４０ｎｍの場合、第１ＬＤＤ拡散層１４の長さｄ１を１０ｎｍ、第２ＬＤＤ拡散層１５の長さｄ２を２０ｎｍとする。
このように、選択トランジスタ２（２Ａ）が形成されている。
上記半導体基板１１上には、上記選択トランジスタ２を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１には、上記第１拡散層１８に接続する第１プラグ５１が形成され、また上記第２拡散層１９に接続する第２プラグ５２が形成されている。
上記層間絶縁膜４１上には、上記第２プラグ５２介して上記第２拡散層１９に接続するビット線ＢＬが形成されている。また上記第１プラグ５１介して上記第１拡散層１８に接続する記憶素子３が形成されている。
さらに、上記記憶素子３、ビット線ＢＬを被覆する層間絶縁膜４２が形成されていて、上記層間絶縁膜４２には、上記記憶素子３に接続する第３プラグ５３が形成されている。
上記層間絶縁膜４２上には、上記第３プラグ５３に接続するソース線ＳＬが形成されている。
このように、上記記憶素子３の一方側に第１拡散層１８が接続され、他方側にソース線ＳＬが接続されている。
上記層間絶縁膜４１上には、上記第２プラグ５２介して上記第２拡散層１９に接続するビット線ＢＬが形成されている。また上記第１プラグ５１介して上記第１拡散層１８に接続する記憶素子３が形成されている。
さらに、上記記憶素子３、ビット線ＢＬを被覆する層間絶縁膜４２が形成されていて、上記層間絶縁膜４２には、上記記憶素子３に接続する第３プラグ５３が形成されている。
上記層間絶縁膜４２上には、上記第３プラグ５３に接続するソース線ＳＬが形成されている。
このように、上記記憶素子３の一方側に第１拡散層１８が接続され、他方側にソース線ＳＬが接続されている。
上記のように、半導体記憶装置１（１Ａ）が構成されている。
なお、究極的に、第２ＬＤＤ拡散層１５を形成し、第１ＬＤＤ拡散層１４を形成しなくともよいが、第１拡散層１８上、第２拡散層１９上にシリサイド層を形成する場合には、第１ＬＤＤ拡散層１４、第２ＬＤＤ拡散層１５ともに形成することが好ましい。このようにシリサイド層を形成することを考慮すると、上記記載したような範囲に第１ＬＤＤ拡散層１４を形成することが好ましい。
上記半導体記憶装置１（１Ａ）では、抵抗素子である記憶素子３が接続される第１拡散層１８側の第１ＬＤＤ拡散層１４が他方側の第２ＬＤＤ拡散層１５よりチャネル長方向の長さが短く形成されている。よって、第１ＬＤＤ拡散層１４は第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低くなっている。このため、選択トランジスタ２（２Ａ）の駆動能力が高められる。
また、選択トランジスタ２（２Ａ）の片側に記憶素子３が接続されているため、選択トランジスタ２Ａと記憶素子３の間のノードは常にフローティングになる。このため、記憶素子３が接続されている側は、チャネルの水平方向電界がもともと弱いので、記憶素子３が接続されている側の第１ＬＤＤ拡散層１４は、ＬＤＤの効果が小さくてもホットキャリア耐性を維持して信頼性を確保することができる。
したがって、記憶素子３が接続された側の第１ＬＤＤ拡散層１４の抵抗を小さくして、電流を流しやすくし、選択トランジスタ２Ａの駆動能力を上げることができる。
また、選択トランジスタ２（２Ａ）の片側に記憶素子３が接続されているため、選択トランジスタ２Ａと記憶素子３の間のノードは常にフローティングになる。このため、記憶素子３が接続されている側は、チャネルの水平方向電界がもともと弱いので、記憶素子３が接続されている側の第１ＬＤＤ拡散層１４は、ＬＤＤの効果が小さくてもホットキャリア耐性を維持して信頼性を確保することができる。
したがって、記憶素子３が接続された側の第１ＬＤＤ拡散層１４の抵抗を小さくして、電流を流しやすくし、選択トランジスタ２Ａの駆動能力を上げることができる。
よって、選択トランジスタ２（２Ａ）の信頼性を確保しつつ、選択トランジスタ２Ａの単位サイズあたりの駆動能力を高めることができるため、選択トランジスタ２Ａを小さくでき、チップサイズを小さくできるという利点がある。
よって、収率の向上、歩留まりの向上を通して、製品を低価格で供給できる。
また、選択トランジスタ２Ａのサイズが小さくなることで、選択トランジスタ２Ａのゲート電極１３に接続されているワード線（図示せず）の容量が小さくなり、高速にスイッチングできるため、メモリチップをより高速に動作できる。
よって、収率の向上、歩留まりの向上を通して、製品を低価格で供給できる。
また、選択トランジスタ２Ａのサイズが小さくなることで、選択トランジスタ２Ａのゲート電極１３に接続されているワード線（図示せず）の容量が小さくなり、高速にスイッチングできるため、メモリチップをより高速に動作できる。
さらに、記憶素子３が相変化メモリなど、素子に流す電流波形形状によって書き込みデータを制御する原理のメモリでは、ワード線の容量が小さくなることで、波形形状をより正確に制御することができる。このため、書き込み時のエラーレートを下げることができる。
［製造方法の第１例］
次に、上記半導体記憶装置１（１Ａ）の製造方法の第１例を、図２〜図３の製造工程断面図よって説明する。
次に、上記半導体記憶装置１（１Ａ）の製造方法の第１例を、図２〜図３の製造工程断面図よって説明する。
図２（１）に示すように、通常のＭＯＳトランジスタの製造プロセスと同様にして、半導体基板１１上に、ゲート絶縁膜１２を介してゲート電極１３を形成する。上記半導体基板１１には、例えばシリコン基板を用いる。もちろん、化合物半導体基板を用いることもできる。
次に、図２（２）に示すように、例えばイオン注入法によって、上記ゲート電極１３の両側の上記半導体基板１１に第１ＬＤＤ拡散層１４と第２ＬＤＤ拡散層１５を形成する。このときのドーズ量は、ＭＯＳトランジスタの通常のＬＤＤ拡散層と同程度の濃度、例えば１×１０13／ｃｍ2程度とする。このドーズ量は、適宜決定される。
次に、図２（３）に示すように、上記ゲート電極１３の両側の上記半導体基板１１上に第１サイドウォール１６、第２サイドウォール１７を形成する。例えば、上記第１サイドウォール１６、第２サイドウォール１７は、全面にサイドウォールを形成する絶縁膜を形成した後、その絶縁膜をエッチバックすることにより形成される、通常のサイドウォール形成技術によって形成される。
次に、図２（４）に示すように、上記第２ＬＤＤ拡散層１５、第２サイドウォール１７上と上記ゲート電極１３の上記第２サイドウォール１７側を被覆するレジストマスク６１を形成する。
次に、図３（５）に示すように、上記レジストマスク６１をエッチングマスクに用いて、上記第１サイドウォール１６をエッチバックする。そして、上記第１サイドウォール１６のゲート長方向の長さｓ１を上記第２サイドウォール１７のゲート長方向の長さｓ２よりも短くする。
その後、上記レジストマスク６１を除去する。図面では、上記レジストマスク６１を除去する直前の状態を示した。
その後、上記レジストマスク６１を除去する。図面では、上記レジストマスク６１を除去する直前の状態を示した。
次に、図３（６）に示すように、イオン注入法によって、上記ゲート電極１３の一方側の上記半導体基板１１に、上記第１ＬＤＤ拡散層１４を介して第１拡散層１８を形成する。同時に、上記ゲート電極１３の他方側の上記半導体基板１１に、上記第２ＬＤＤ拡散層１５を介して第２拡散層１９を形成する。
この結果、上記第１ＬＤＤ拡散層１４のチャネル方向の長さｄ１は上記第２ＬＤＤ拡散層１５のチャネル長方向の長さｄ２よりも短く形成される。例えば、上記第２ＬＤＤ拡散層１５の長さｄ１はチャネル長Ｌの１／３〜１／２程度に形成されることが好ましい。また、上記第１ＬＤＤ拡散層１４の長さｄ１は第２ＬＤＤ拡散層１５の長さｄ２の１／３〜１／２程度に形成されることが好ましい。一例として、上記選択トランジスタ２のゲート長Ｌが４０ｎｍの場合、第１ＬＤＤ拡散層１４の長さｄ１を１０ｎｍ、第２ＬＤＤ拡散層１５の長さｄ２を２０ｎｍとする。
これによって、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低く形成される。
このように、選択トランジスタ２（２Ａ）が形成されている。
この結果、上記第１ＬＤＤ拡散層１４のチャネル方向の長さｄ１は上記第２ＬＤＤ拡散層１５のチャネル長方向の長さｄ２よりも短く形成される。例えば、上記第２ＬＤＤ拡散層１５の長さｄ１はチャネル長Ｌの１／３〜１／２程度に形成されることが好ましい。また、上記第１ＬＤＤ拡散層１４の長さｄ１は第２ＬＤＤ拡散層１５の長さｄ２の１／３〜１／２程度に形成されることが好ましい。一例として、上記選択トランジスタ２のゲート長Ｌが４０ｎｍの場合、第１ＬＤＤ拡散層１４の長さｄ１を１０ｎｍ、第２ＬＤＤ拡散層１５の長さｄ２を２０ｎｍとする。
これによって、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低く形成される。
このように、選択トランジスタ２（２Ａ）が形成されている。
次に、図３（７）に示すように、上記半導体基板１１上に、上記選択トランジスタ２を被覆する層間絶縁膜４１を形成する。この層間絶縁膜４１に、上記第１拡散層１８に接続する第１プラグ５１を形成し、また上記第２拡散層１９に接続する第２プラグ５２を形成する。
次いで、上記層間絶縁膜４１上に、上記第２プラグ５２介して上記第２拡散層１９に接続するビット線ＢＬを形成する。また上記第１プラグ５１介して上記第１拡散層１８に接続する記憶素子３を形成する。
次いで、上記記憶素子３、ビット線ＢＬを被覆する層間絶縁膜４２を形成して、上記層間絶縁膜４２に、上記記憶素子３に接続する第３プラグ５３を形成する。
次に上記層間絶縁膜４２上に、上記第３プラグ５３に接続するソース線ＳＬを形成する。したがって、上記記憶素子３の一方側に第１拡散層１８が接続され、他方側にソース線ＳＬが接続される。
次いで、上記層間絶縁膜４１上に、上記第２プラグ５２介して上記第２拡散層１９に接続するビット線ＢＬを形成する。また上記第１プラグ５１介して上記第１拡散層１８に接続する記憶素子３を形成する。
次いで、上記記憶素子３、ビット線ＢＬを被覆する層間絶縁膜４２を形成して、上記層間絶縁膜４２に、上記記憶素子３に接続する第３プラグ５３を形成する。
次に上記層間絶縁膜４２上に、上記第３プラグ５３に接続するソース線ＳＬを形成する。したがって、上記記憶素子３の一方側に第１拡散層１８が接続され、他方側にソース線ＳＬが接続される。
このように、半導体記憶装置１（１Ａ）が形成される。
［半導体記憶装置の構成の第２例］
次に、本発明の一実施の形態に係る半導体記憶装置の構成の第２例を、図４の概略構成断面図によって説明する。
次に、本発明の一実施の形態に係る半導体記憶装置の構成の第２例を、図４の概略構成断面図によって説明する。
図４に示すように、半導体基板１１上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。上記半導体基板１１には、例えばシリコン基板を用いる。もちろん、化合物半導体基板を用いることもできる。
上記ゲート電極１３の一方側の上記半導体基板１１には第１ＬＤＤ拡散層１４が形成されている。また、上記ゲート電極１３の他方側の上記半導体基板１１には第２ＬＤＤ拡散層１５が形成されている。
上記ゲート電極１３の一方側には第１サイドウォール１６が形成され、他方側には第２サイドウォール１７が形成されている。この第１サイドウォール１６下の上記半導体基板１１に上記第１ＬＤＤ拡散層１４が形成され、上記第２サイドウォール１７下の上記半導体基板１１に上記第２ＬＤＤ拡散層１５が形成されている。
また上記ゲート電極１３の一方側の上記半導体基板１１には上記第１ＬＤＤ拡散層１４を介して第１拡散層１８が形成されていて、上記ゲート電極１３の他方側の上記半導体基板１１には上記第２ＬＤＤ拡散層１５を介して第２拡散層１９が形成されている。
そして、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低く形成されている。例えば、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５より不純物濃度が高く形成されている。例えば、上記第１ＬＤＤ拡散層１４の不純物濃度はドーズ量で１×１０14／ｃｍ2程度に形成されていて、上記第２ＬＤＤ拡散層１５の不純物濃度はドーズ量で１×１０13／ｃｍ2程度に形成されている。ちなみに、第１拡散層１８、第２拡散層１９の不純物濃度は、ドーズ量で１×１０15／ｃｍ2〜１×１０16／ｃｍ2程度に形成されている。
このように、選択トランジスタ２（２Ｂ）が形成されている。
上記ゲート電極１３の一方側の上記半導体基板１１には第１ＬＤＤ拡散層１４が形成されている。また、上記ゲート電極１３の他方側の上記半導体基板１１には第２ＬＤＤ拡散層１５が形成されている。
上記ゲート電極１３の一方側には第１サイドウォール１６が形成され、他方側には第２サイドウォール１７が形成されている。この第１サイドウォール１６下の上記半導体基板１１に上記第１ＬＤＤ拡散層１４が形成され、上記第２サイドウォール１７下の上記半導体基板１１に上記第２ＬＤＤ拡散層１５が形成されている。
また上記ゲート電極１３の一方側の上記半導体基板１１には上記第１ＬＤＤ拡散層１４を介して第１拡散層１８が形成されていて、上記ゲート電極１３の他方側の上記半導体基板１１には上記第２ＬＤＤ拡散層１５を介して第２拡散層１９が形成されている。
そして、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低く形成されている。例えば、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５より不純物濃度が高く形成されている。例えば、上記第１ＬＤＤ拡散層１４の不純物濃度はドーズ量で１×１０14／ｃｍ2程度に形成されていて、上記第２ＬＤＤ拡散層１５の不純物濃度はドーズ量で１×１０13／ｃｍ2程度に形成されている。ちなみに、第１拡散層１８、第２拡散層１９の不純物濃度は、ドーズ量で１×１０15／ｃｍ2〜１×１０16／ｃｍ2程度に形成されている。
このように、選択トランジスタ２（２Ｂ）が形成されている。
上記半導体基板１１上には、上記選択トランジスタ２を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１には、上記第１拡散層１８に接続する第１プラグ５１が形成され、また上記第２拡散層１９に接続する第２プラグ５２が形成されている。
上記層間絶縁膜４１上には、上記第２プラグ５２介して上記第２拡散層１９に接続するビット線ＢＬが形成されている。また上記第１プラグ５１介して上記第１拡散層１８に接続する記憶素子３が形成されている。
さらに、上記記憶素子３、ビット線ＢＬを被覆する層間絶縁膜４２が形成されていて、上記層間絶縁膜４２には、上記記憶素子３に接続する第３プラグ５３が形成されている。
上記層間絶縁膜４２上には、上記第３プラグ５３に接続するソース線ＳＬが形成されている。
このように、上記記憶素子３の一方側に第１拡散層１８が接続され、他方側にソース線ＳＬが接続されている。
上記層間絶縁膜４１上には、上記第２プラグ５２介して上記第２拡散層１９に接続するビット線ＢＬが形成されている。また上記第１プラグ５１介して上記第１拡散層１８に接続する記憶素子３が形成されている。
さらに、上記記憶素子３、ビット線ＢＬを被覆する層間絶縁膜４２が形成されていて、上記層間絶縁膜４２には、上記記憶素子３に接続する第３プラグ５３が形成されている。
上記層間絶縁膜４２上には、上記第３プラグ５３に接続するソース線ＳＬが形成されている。
このように、上記記憶素子３の一方側に第１拡散層１８が接続され、他方側にソース線ＳＬが接続されている。
上記のように、半導体記憶装置１（１Ｂ）が構成されている。
なお、上記第１ＬＤＤ拡散層１４は、第１拡散層１８と同程度またはそれ以下で、上記第２ＬＤＤ拡散層１５よりも高い不純物濃度とすることもできる。
上記半導体記憶装置１（１Ｂ）では、抵抗素子である記憶素子３が接続される第１拡散層１８側の第１ＬＤＤ拡散層１４が他方側の第２ＬＤＤ拡散層１５より不純物濃度が高く形成されている。よって、第１ＬＤＤ拡散層１４は第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低くなっている。このため、選択トランジスタ２（２Ａ）の駆動能力が高められる。
また、選択トランジスタ２（２Ａ）の片側に記憶素子３が接続されているため、選択トランジスタ２Ａと記憶素子３の間のノードは常にフローティングになる。このため、記憶素子３が接続されている側は、チャネルの水平方向電界がもともと弱いので、記憶素子３が接続されている側の第１ＬＤＤ拡散層１４は、ＬＤＤの効果が小さくてもホットキャリア耐性を維持して信頼性を確保することができる。
したがって、記憶素子３が接続された側の第１ＬＤＤ拡散層１４の抵抗を小さくして、電流を流しやすくし、選択トランジスタ２Ａの駆動能力を上げることができる。
また、選択トランジスタ２（２Ａ）の片側に記憶素子３が接続されているため、選択トランジスタ２Ａと記憶素子３の間のノードは常にフローティングになる。このため、記憶素子３が接続されている側は、チャネルの水平方向電界がもともと弱いので、記憶素子３が接続されている側の第１ＬＤＤ拡散層１４は、ＬＤＤの効果が小さくてもホットキャリア耐性を維持して信頼性を確保することができる。
したがって、記憶素子３が接続された側の第１ＬＤＤ拡散層１４の抵抗を小さくして、電流を流しやすくし、選択トランジスタ２Ａの駆動能力を上げることができる。
よって、選択トランジスタ２（２Ａ）の信頼性を確保しつつ、選択トランジスタ２Ａの単位サイズあたりの駆動能力を高めることができるため、選択トランジスタ２Ａを小さくでき、チップサイズを小さくできるという利点がある。
よって、収率の向上、歩留まりの向上を通して、製品を低価格で供給できる。
また、選択トランジスタ２Ａのサイズが小さくなることで、選択トランジスタ２Ａのゲート電極１３に接続されているワード線（図示せず）の容量が小さくなり、高速にスイッチングできるため、メモリチップをより高速に動作できる。
よって、収率の向上、歩留まりの向上を通して、製品を低価格で供給できる。
また、選択トランジスタ２Ａのサイズが小さくなることで、選択トランジスタ２Ａのゲート電極１３に接続されているワード線（図示せず）の容量が小さくなり、高速にスイッチングできるため、メモリチップをより高速に動作できる。
さらに、記憶素子３が相変化メモリなど、素子に流す電流波形形状によって書き込みデータを制御する原理のメモリでは、ワード線の容量が小さくなることで、波形形状をより正確に制御することができる。このため、書き込み時のエラーレートを下げることができる。
［製造方法の第２例］
次に、上記半導体記憶装置１（１Ａ）の製造方法の一例を、図５〜図６の製造工程断面図よって説明する。
次に、上記半導体記憶装置１（１Ａ）の製造方法の一例を、図５〜図６の製造工程断面図よって説明する。
図５（１）に示すように、通常のＭＯＳトランジスタの製造プロセスと同様にして、半導体基板１１上に、ゲート絶縁膜１２を介してゲート電極１３を形成する。上記半導体基板１１には、例えばシリコン基板を用いる。もちろん、化合物半導体基板を用いることもできる。
次に、図５（２）に示すように、例えばイオン注入法によって、上記ゲート電極１３の両側の上記半導体基板１１に第１ＬＤＤ拡散層１４と第２ＬＤＤ拡散層１５を形成する。このときのドーズ量は、ＭＯＳトランジスタの通常のＬＤＤ拡散層と同程度の濃度、例えば１×１０13／ｃｍ2程度とする。このドーズ量は、適宜決定される。
次に、図５（３）に示すように、上記第２ＬＤＤ拡散層１５と上記ゲート電極１３の上記第２ＬＤＤ拡散層１５側を被覆するレジストマスク６３を形成する。
次に、図５（４）に示すように、上記レジストマスク６３をイオン注入マスクに用いて、上記第１ＬＤＤ拡散層１４を上記第２ＬＤＤ拡散層１５よりも不純物濃度を高める。このときのドーズ量は、例えば１×１０14／ｃｍ2〜１×１０15／ｃｍ2程度とする。当然のことながら、このイオン注入では、先にイオン注入された不純物と同導電型の不純物をイオン注入する。
その後、上記レジストマスク６３を除去する。図面では、上記レジストマスク６３を除去する直前の状態を示した。
その後、上記レジストマスク６３を除去する。図面では、上記レジストマスク６３を除去する直前の状態を示した。
次に、図６（５）に示すように、上記ゲート電極１３の両側の上記半導体基板１１上に第１サイドウォール１６、第２サイドウォール１７を形成する。例えば、上記第１サイドウォール１６、第２サイドウォール１７は、全面にサイドウォールを形成する絶縁膜を形成した後、その絶縁膜をエッチバックすることにより形成される、通常のサイドウォール形成技術によって形成される。
次に、図６（６）に示すように、イオン注入法によって、上記ゲート電極１３の一方側の上記半導体基板１１に、上記第１ＬＤＤ拡散層１４を介して第１拡散層１８を形成する。同時に、上記ゲート電極１３の他方側の上記半導体基板１１に、上記第２ＬＤＤ拡散層１５を介して第２拡散層１９を形成する。
この結果、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりも高い濃度に形成される。
これによって、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低く形成される。
このように、選択トランジスタ２（２Ａ）が形成されている。
この結果、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりも高い濃度に形成される。
これによって、上記第１ＬＤＤ拡散層１４は上記第２ＬＤＤ拡散層１５よりチャネル長方向の電気的抵抗が低く形成される。
このように、選択トランジスタ２（２Ａ）が形成されている。
次に、図３（７）に示すように、上記半導体基板１１上に、上記選択トランジスタ２を被覆する層間絶縁膜４１を形成する。この層間絶縁膜４１に、上記第１拡散層１８に接続する第１プラグ５１を形成し、また上記第２拡散層１９に接続する第２プラグ５２を形成する。
次いで、上記層間絶縁膜４１上に、上記第２プラグ５２介して上記第２拡散層１９に接続するビット線ＢＬを形成する。また上記第１プラグ５１介して上記第１拡散層１８に接続する記憶素子３を形成する。
次いで、上記記憶素子３、ビット線ＢＬを被覆する層間絶縁膜４２を形成して、上記層間絶縁膜４２に、上記記憶素子３に接続する第３プラグ５３を形成する。
次に上記層間絶縁膜４２上に、上記第３プラグ５３に接続するソース線ＳＬを形成する。したがって、上記記憶素子３の一方側に第１拡散層１８が接続され、他方側にソース線ＳＬが接続される。
次いで、上記層間絶縁膜４１上に、上記第２プラグ５２介して上記第２拡散層１９に接続するビット線ＢＬを形成する。また上記第１プラグ５１介して上記第１拡散層１８に接続する記憶素子３を形成する。
次いで、上記記憶素子３、ビット線ＢＬを被覆する層間絶縁膜４２を形成して、上記層間絶縁膜４２に、上記記憶素子３に接続する第３プラグ５３を形成する。
次に上記層間絶縁膜４２上に、上記第３プラグ５３に接続するソース線ＳＬを形成する。したがって、上記記憶素子３の一方側に第１拡散層１８が接続され、他方側にソース線ＳＬが接続される。
このように、半導体記憶装置１（１Ａ）が形成される。
［記憶素子の構成の第１例］
次に、上記記憶素子３の構成の第１例を、図７の回路構成図によって説明する。図７に示すメモリセルは、出願人がＡＲＡＭ（Atomic Random Access Memory）と呼ぶもののメモリセルである。
次に、上記記憶素子３の構成の第１例を、図７の回路構成図によって説明する。図７に示すメモリセルは、出願人がＡＲＡＭ（Atomic Random Access Memory）と呼ぶもののメモリセルである。
図７に示すように、記憶素子３（３Ａ）は、第１電極２１１と、抵抗変化層２１２と、第２電極２１３を積層してなり、上記抵抗変化層２１２は、上記の第１電極２１１側に記憶層２１４が形成され、上記第２電極２１３側に、上記記憶層２１４に接触してイオン源層２１５が形成されている。
そして、上記第１電極２１１側が選択トランジスタ２Ａの第１拡散層１８に接続され、第２電極２１３側がソース線ＳＬに接続されている。また、選択トランジスタ（２Ａまたは２Ｂ）のゲート電極１３がワード線ＷＬに接続されている。さらに選択トランジスタ２（２Ａまたは２Ｂ）の第２拡散層１９がビット線ＢＬに接続されている。
そして、上記第１電極２１１側が選択トランジスタ２Ａの第１拡散層１８に接続され、第２電極２１３側がソース線ＳＬに接続されている。また、選択トランジスタ（２Ａまたは２Ｂ）のゲート電極１３がワード線ＷＬに接続されている。さらに選択トランジスタ２（２Ａまたは２Ｂ）の第２拡散層１９がビット線ＢＬに接続されている。
上記第１電極２１１には、半導体プロセスに用いられる配線材料、例えばチタン、窒化チタン、タングステン、窒化タングステン、銅もしくはシリコン系半導体材料からなる。またはアルミニウム、モリブデン、タンタル窒化タンタル、金属シリサイド等を用いることができる。上記シリコン系半導体材料には、単結晶シリコン、多結晶シリコン、非晶質シリコン等が挙げられる。また、これらのシリコン材料にヒ素、リン、アンチモン、ホウ素、インジウム等の導電性不純物を含んでいてもよい。
上記記憶層２１４は、絶縁体からなり、例えば、ガドリウム酸化物、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、もしくはそれらの混合材料からなる。
上記イオン源層２１５は、上記記憶層２１４に金属イオンを供給もしくはこの記憶層２１４に供給した金属イオンを受給するものである。例えば、銅、銀、亜鉛から選択されるいずれかの元素と、テルル、イオウ、セレンのカルコゲナイド元素から選択されるいずれかの元素とを含む膜で形成されている。例えば、ＣｕＴｅ、ＧｅＳｂＴｅ、ＣｕＧｅＴｅ、ＡｇＧｅＴｅ、ＡｇＴｅ、ＺｎＴe、ＺｎＧｅＴｅ、ＣｕＳ、ＣｕＧｅＳ、ＣｕＳｅ、ＣｕＧｅＳｅ等から選択される膜で形成されている。
上記イオン源層２１５は、上記記憶層２１４に金属イオンを供給もしくはこの記憶層２１４に供給した金属イオンを受給するものである。例えば、銅、銀、亜鉛から選択されるいずれかの元素と、テルル、イオウ、セレンのカルコゲナイド元素から選択されるいずれかの元素とを含む膜で形成されている。例えば、ＣｕＴｅ、ＧｅＳｂＴｅ、ＣｕＧｅＴｅ、ＡｇＧｅＴｅ、ＡｇＴｅ、ＺｎＴe、ＺｎＧｅＴｅ、ＣｕＳ、ＣｕＧｅＳ、ＣｕＳｅ、ＣｕＧｅＳｅ等から選択される膜で形成されている。
上記第２電極２１３には、例えば窒化タングステン、窒化チタン、タングステン、チタン、金、白金、銀、ルテニウム、テルル等を用いることができる。
このように、記憶素子３（３Ａ）が構成されている。
上記記憶素子３Ａの情報の記憶および消去動作について以下に説明する。
まず、上記イオン源層２１５に、例えば正電位（＋電位）を印加して、第１電極２１１側が負になるように、記憶素子３Ａに対して正電圧を印加する。これにより、イオン源層２１５からＣｕ，Ａｇ，Ｚｎのいずれかがイオン化して、記憶層２１４内を拡散していき、第１電極２１１側で電子と結合して析出する。もしくは、記憶層２１４内部に拡散した状態で留まる。
すると、記憶層２１４内部にＣｕ，Ａｇ，Ｚｎのいずれかを多量に含む電流パスが形成される、もしくは、記憶層２１４内部にＣｕ，Ａｇ，Ｚｎのいずれかによる欠陥が多数形成されることによって、記憶層２１４の抵抗値が低くなる。記憶層２１４以外の各層は、記憶層２１４の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶層２１４の抵抗値を低くすることにより、記憶素子３Ａ全体の抵抗値も低くすることができる。
まず、上記イオン源層２１５に、例えば正電位（＋電位）を印加して、第１電極２１１側が負になるように、記憶素子３Ａに対して正電圧を印加する。これにより、イオン源層２１５からＣｕ，Ａｇ，Ｚｎのいずれかがイオン化して、記憶層２１４内を拡散していき、第１電極２１１側で電子と結合して析出する。もしくは、記憶層２１４内部に拡散した状態で留まる。
すると、記憶層２１４内部にＣｕ，Ａｇ，Ｚｎのいずれかを多量に含む電流パスが形成される、もしくは、記憶層２１４内部にＣｕ，Ａｇ，Ｚｎのいずれかによる欠陥が多数形成されることによって、記憶層２１４の抵抗値が低くなる。記憶層２１４以外の各層は、記憶層２１４の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶層２１４の抵抗値を低くすることにより、記憶素子３Ａ全体の抵抗値も低くすることができる。
その後、正電圧を除去して、記憶素子３Ａにかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記録は完結する。
したがって、抵抗変化層２１２のうち、主として記憶層２１４の抵抗が変化して、情報を記憶することになる。
したがって、抵抗変化層２１２のうち、主として記憶層２１４の抵抗が変化して、情報を記憶することになる。
一方、消去が可能な記憶装置、いわゆる、ＲＡＭもしくはＥＥＰＲＯＭ等への応用には、消去過程が必要である。消去過程では、イオン源層２１５に、例えば負電位（−電位）を印加して、第１電極２１１側が正になるように、記憶素子３Ａに対して負電圧を印加する。これにより、記憶層２１４内に形成されていた電流パスもしくは不純物準位を構成するＣｕ，Ａｇ，Ｚｎがイオン化して、記憶層２１４内を移動してイオン源層２１５側に戻る。
すると、記憶層２１４内からＣｕ、Ａｇ、Ｚｎのいずれかによる電流パス、もしくは、欠陥が消滅して、記憶層２１４の抵抗値が高くなる。記憶層２１４以外の各層は元々抵抗値が低いので、記憶層２１４の抵抗値を高くすることにより、記憶素子３Ａ全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子３Ａにかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
したがって、抵抗変化層２１２のうち、主として記憶層２１４の抵抗が変化して（元の抵抗状態に戻って）、情報を消去することになる。
すると、記憶層２１４内からＣｕ、Ａｇ、Ｚｎのいずれかによる電流パス、もしくは、欠陥が消滅して、記憶層２１４の抵抗値が高くなる。記憶層２１４以外の各層は元々抵抗値が低いので、記憶層２１４の抵抗値を高くすることにより、記憶素子３Ａ全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子３Ａにかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
したがって、抵抗変化層２１２のうち、主として記憶層２１４の抵抗が変化して（元の抵抗状態に戻って）、情報を消去することになる。
このような過程を繰返し行うことにより、記憶素子３Ａに情報の記録（書き込み）と記録された情報の消去を繰返し行うことができる。
［記憶素子の構成の第２例］
次に、上記記憶素子３の構成の第２例を、図８の回路構成図によって説明する。
次に、上記記憶素子３の構成の第２例を、図８の回路構成図によって説明する。
図８に示すように、第２例の記憶素子３（３Ｂ）は、第１電極２２１と第２電極２２３との間に金属酸化物膜からなる抵抗変化層２２２を挟んで形成されている。
上記抵抗変化層２２２は、金属酸化物膜からなり、例えば酸化ニッケルからなる。第１電極２２１と第２電極２２３とは、例えば白金で形成されている。もしくは、上記抵抗変化層２２２は、第１電極２２１側に酸化チタン膜を有し、第２電極２２３側に酸化ニッケルにチタンを添加したＴｉ：Ｎｉ酸化膜を有する２層構造の金属酸化膜であってもよい。
また、コバルト酸化物膜とタンタル酸化物膜との積層構造としてもよい。この場合、陽極となる側の電極にタンタル電極を用いる。
このほか、抵抗変化層２２２には、酸化チタン、酸化亜鉛、酸化ニオブ等の遷移金属元素の酸化物を用いることができる。
また、コバルト酸化物膜とタンタル酸化物膜との積層構造としてもよい。この場合、陽極となる側の電極にタンタル電極を用いる。
このほか、抵抗変化層２２２には、酸化チタン、酸化亜鉛、酸化ニオブ等の遷移金属元素の酸化物を用いることができる。
上記第１電極２２１側に選択トランジスタ２が接続され、上記第２電極２２３側にソース線ＳＬが接続されている。
上記記憶素子３Ｂでは、第１電極２２１と第２電極２２３との間に電圧が印加されることによって、上記抵抗変化層２２２の抵抗値が変化することを利用して、抵抗変化層２２２中を流れる電流量の違いを生じさせている。この電流量の違いを利用して、「０」、「１」の情報を得て、記憶と読み出しを行うものである。
このように、記憶素子３（３Ｂ）が構成されている。
［記憶素子の構成の第３例］
次に、上記記憶素子３の構成の第３例を、図９の回路構成図によって説明する。
次に、上記記憶素子３の構成の第３例を、図９の回路構成図によって説明する。
図９に示すように、第３例の記憶素子３（３Ｃ）は、第１電極２２１と第２電極２２３との間にペロブスカイト構造の合金の酸化物膜からなる抵抗変化層２３２を挟んで形成されている。
上記抵抗変化層２３２は、ペロブスカイト構造の合金の酸化物膜からなり、例えばＰｒ0.7Ｃａ0.3ＭｎＯ3からなる。もしくは、上記抵抗変化層２３２は、クロム（Ｃｒ）をドーピングしたＳｔＺｒＯ3、ＳｒＴｉＯ3、ＰｂＺｒ0.52Ｔｉ0.48Ｏ3からなる。上記第１電極２３１と第２電極２３３とは、例えばチタン等の金属で形成されている。
上記第１電極２３１側に選択トランジスタ２が接続され、上記第２電極２３３側にソース線ＳＬが接続されている。
上記記憶素子３Ｃでは、第１電極２２１と第２電極２２３との間に電圧が印加されることによって、上記抵抗変化層２２２の抵抗値が変化することを利用して、抵抗変化層２２２中を流れる電流量の違いを生じさせている。この電流量の違いを利用して、「０」、「１」の情報を得て、記憶と読み出しを行うものである。
このように、記憶素子３（３Ｃ）が構成されている。
［記憶素子の構成の第４例］
次に、上記記憶素子３の構成の第４例を、図１０の回路構成図によって説明する。
次に、上記記憶素子３の構成の第４例を、図１０の回路構成図によって説明する。
図１０に示すように、第４例の記憶素子３（３Ｄ）は、前記第２例において、抵抗変化層２２２が異なるのみで、その他の構成は同一である。よって、ここでは一例として前記第２例の抵抗変化層２２２を抵抗変化層２４２として説明する。
上記抵抗変化層２４２は、例えば、固体電解質膜からなる。この固体電解質膜としては、銀（Ａｇ）および銅（Ｃｕ）のうちのいずれかまたは両方と、硫化ゲルマニウム（ＧｅＳ）、ゲルマニウムセレン（ＧｅＳｅ）、スズセレン（ＳｎＳｅ）およびスズゲルマニウムセレン（ＳｎＧｅＳｅ）のうちのいずれかまたは両方を有するものがある。
上記第１電極２４１側に選択トランジスタ２が接続され、上記第２電極２４３側にソース線ＳＬが接続されている。
上記記憶素子３Ｄでは、上記抵抗変化層２４２に電圧が印加されると、固体電解質膜中の銅もしくは銀が移動する。例えば負電圧が印加された方に移動することによって、抵抗値が変化することを利用して、固体電解質膜中を流れる電流量の違いを生成している。この電流量の違いを利用して、「０」、「１」の情報を得て、情報の記録と読み出しを行うものである。
このように、記憶素子３（３Ｄ）が構成されている。
［記憶素子の構成の第５例］
次に、上記記憶素子３の構成の第５例を、図１１の回路構成図によって説明する。
次に、上記記憶素子３の構成の第５例を、図１１の回路構成図によって説明する。
図１１に示すように、第５例の記憶素子３（３Ｅ）は、第５例の記憶素子３（３Ｅ）は、第１電極２２１と第２電極２２３との間にカルコゲナイド材料からなる相変化層２５２を挟んで形成されている。記憶素子３Ｅ以外の構成は、前記第１例〜第４例等と同様である。
上記相変化層２５２は、電圧を印加することによって相変化するものである。例えば、第２電極２５３に電圧を印加することで、相変化層２５２に相変化を起こさせ、この相変化による抵抗値の変化を利用して記憶動作を行うものである。この相変化層２５２には、ゲルマニウムアンチモンテルル（Ｇｅ2Ｓｂ2Ｔｅ5）を用い、第１電極２５１および第２電極２５３に、例えば窒化チタンを用いる。また、相変化層のゲルマニウムアンチモンテルルに酸素が添加されていてもよい。また、上記相変化層２５２には、Ｇｅ、Ｓｂ、Ｔｅのうちの少なくとも２つを構成元素として含むものをもちいることができる。例えば、上記Ｇｅ2Ｓｂ2Ｔｅ5の他に、ＧｅＳｂ2Ｔｅ4、Ｇｅ6Ｓｂ2Ｔｅ9がある。もしくは、亜鉛（Ｚｎ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）を主な構成元素とするもの、亜鉛（Ｚｎ）とゲルマニウム（Ｇｅ）とテルル（Ｔｅ）を主な構成元素とするもの、亜鉛（Ｚｎ）とゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）を主な構成元素とするもの、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）を主な構成元素とするものが挙げられる。
上記第１電極２５１側に選択トランジスタ２が接続され、上記第２電極２５３側にソース線ＳＬが接続されている。
上記記憶素子３Ｅでは、上記相変化層２５２に電圧をかけることによって発生するジュール熱によって、電気抵抗が異なる低抵抗な結晶状態と高抵抗な非晶質（アモルファス）状態に変化することを利用して、相変化層２５２を流れる電流量の違いを生じさせている。この電流量の違いを利用して、「０」、「１」の情報を得て、記憶と読み出しを行うものである。
このように、記憶素子３（３Ｅ）が構成されている。
［記憶素子の構成の第６例］
次に、上記記憶素子３の構成の第６例を、図１２の回路構成図によって説明する。
次に、上記記憶素子３の構成の第６例を、図１２の回路構成図によって説明する。
図１２に示すように、スピンＲＡＭでは、記憶素子３（３Ｆ）は、磁化固定層２６１と磁化自由層（記憶層）２６３との間にトンネル絶縁層２６２を挟んで形成されている。記憶素子３Ｆ以外の構成は、前記第１例〜第５例等と同様である。
上記記憶素子３（３Ｆ）では、磁化固定層２６１と磁化自由層２６３が強磁性体であるＣｏＦｅＢで形成されていて、上記トンネル絶縁層２６２がＭｇＯで形成されている。もちろん、上記材料に限定されるものではない。上記以外の強磁性体を用いることもでき、また上記以外の絶縁膜を用いることもできる。
上記記憶素子３（３Ｆ）では、磁化固定層２６１と磁化自由層２６３が強磁性体であるＣｏＦｅＢで形成されていて、上記トンネル絶縁層２６２がＭｇＯで形成されている。もちろん、上記材料に限定されるものではない。上記以外の強磁性体を用いることもでき、また上記以外の絶縁膜を用いることもできる。
そして、上記磁化固定層２６１側に選択トランジスタ２が接続され、上記磁化自由層２６３側にソース線ＳＬが接続されている。
上記磁化自由層２６３、トンネル絶縁層２６２、磁化固定層２６１の積層構造では、磁化自由層２６３の磁化を、記憶素子３（３Ｆ）を流れる電子のスピンが持つトルク作用によって反転させてデータを記憶する、いわゆる、スピン注入磁化反転を用いている。
一方、書き込み線に流す電流で発生する磁界によって磁化反転させる通常のＭＲＡＭでは、磁化反転に必要な電流値はＴＭＲ素子の寸法に反比例する。つまり，素子を微細化して集積度を上げると、書き込み電流が増大してしまう。
スピン注入磁化反転では、磁化反転に必要な電流密度が一定であるため、記憶素子３（３Ｆ）の微細化に伴って書き込みに必要な電流値は減少することになる。
一方、書き込み線に流す電流で発生する磁界によって磁化反転させる通常のＭＲＡＭでは、磁化反転に必要な電流値はＴＭＲ素子の寸法に反比例する。つまり，素子を微細化して集積度を上げると、書き込み電流が増大してしまう。
スピン注入磁化反転では、磁化反転に必要な電流密度が一定であるため、記憶素子３（３Ｆ）の微細化に伴って書き込みに必要な電流値は減少することになる。
［メモリアレイへの適用の一例］
次に、メモリアレイへの適用の一例を、図１３の回路図によって説明する。
次に、メモリアレイへの適用の一例を、図１３の回路図によって説明する。
図１３に示すように、各メモリセルＭの記憶素子３側に接続するソース線ＳＬとデコーダーＤとの間にソース線ＳＬを選択するための選択トランジスタ４Ｓが形成されている。また、各メモリセルＭの選択トランジスタ２の第２拡散層１９側に接続するビット線ＢＬとデコーダーＤとの間にビット線ＢＬを選択するための選択トランジスタ４Ｂが接続されている。これらの選択トランジスタ４Ｓ，４Ｂは、上記選択トランジスタ２の構成を適用することができる。例えば、選択トランジスタ４ＳのメモリセルＭ側にある第１ＬＤＤ拡散層（図示せず）は、その反対側にある第２ＬＤＤ拡散層（図示せず）よりも低抵抗に形成されている。同様に、選択トランジスタ４ＰのメモリセルＭ側にある第１ＬＤＤ拡散層（図示せず）は、その反対側にある第２ＬＤＤ拡散層（図示せず）よりも低抵抗に形成されている。
これによって、ソース線ＳＬおよびビット線ＢＬの選択が高速になり、読み出し動作の高速化が図れる。同様にワード線ＷＬ１を選択する選択トランジスタ４Ｗ１、ワード線４Ｗ２を選択する選択トランジスタ４Ｗ２にも、前記選択トランジスタ２の構成を適用することでワード線ＷＬ１およびＷＬ２の選択を高速化できる。
これによって、ソース線ＳＬおよびビット線ＢＬの選択が高速になり、読み出し動作の高速化が図れる。同様にワード線ＷＬ１を選択する選択トランジスタ４Ｗ１、ワード線４Ｗ２を選択する選択トランジスタ４Ｗ２にも、前記選択トランジスタ２の構成を適用することでワード線ＷＬ１およびＷＬ２の選択を高速化できる。
以上説明したように、本発明の半導体記憶装置１では、書き込み・消去に必要な電流のスイッチングを、より小サイズの選択トランジスタで実現することができるため、メモリセルサイズを小型化できる。そして、抵抗変化型メモリ、相変化型メモリ、スピンＲＡＭ等のセルサイズを縮小することで、低価格で製造が可能となり、技術の付加価値を高めることができる。
１…半導体記憶装置、２…選択トランジスタ、３…記憶素子、１１…半導体基板、１２…ゲート絶縁膜、１３…ゲート電極、１４…第１ＬＤＤ拡散層、１５…第２ＬＤＤ拡散層、１８…第１拡散層、１９…第２拡散層
Claims (12)
- 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方側の前記半導体基板に形成された第１ＬＤＤ拡散層と、
前記ゲート電極の他方側の前記半導体基板に形成された第２ＬＤＤ拡散層と、
前記ゲート電極の一方側に前記第１ＬＤＤ拡散層を介して形成された第１拡散層と、
前記ゲート電極の他方側に前記第２ＬＤＤ拡散層を介して形成された第２拡散層を有する選択トランジスタと、
前記第１拡散層に接続された記憶素子を備え、
前記第１ＬＤＤ拡散層は前記第２ＬＤＤ拡散層よりチャネル長方向の電気的抵抗が低い
半導体記憶装置。 - 前記第１ＬＤＤ拡散層は前記第２ＬＤＤ拡散層よりチャネル長方向の長さが短い
請求項１記載の半導体記憶装置。 - 前記第１ＬＤＤ拡散層は前記第２ＬＤＤ拡散層より不純物濃度が高い
請求項１記載の半導体記憶装置。 - 前記記憶素子は、
第１電極と、
前記第１電極に接続された絶縁体からなる記憶層と、
前記記憶層に接触して形成されていて前記記憶層に金属イオンを供給もしくは前記記憶層に供給した金属イオンを受給するイオン源層と、
前記イオン源層に接続する第２電極を有する
請求項１記載の半導体記憶装置。 - 前記イオン源層は、銅、銀、亜鉛から選択されるいずれかの元素と、テルル、イオウ、セレンから選択されるいずれかの元素を含む
請求項４記載の半導体記憶装置。 - 前記記憶層は、ガドリウム酸化物、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、もしくはそれらの混合材料からなる
請求項４記載の半導体記憶装置。 - 前記記憶素子は抵抗変化型の記憶素子であり、
第１電極と、
前記第１電極に接続された抵抗変化層と、
前記抵抗変化層に接続された第２電極を有する
請求項１記載の半導体記憶装置。 - 前記抵抗変化層は、酸化チタン、酸化ニッケル、酸化ジルコニウムもしくはジルコン酸ストロンチウムの金属酸化物からなる
請求項７記載の半導体記憶装置。 - 前記抵抗変化層は、ペロブスカイト構造の化合物からなる
請求項７記載の半導体記憶装置。 - 前記抵抗変化層は、銀および銅のうちのいずれかまたは両方と、硫化ゲルマニウム、ゲルマニウムセレン、スズセレンおよびスズゲルマニウムセレンのうちのいずれかまたは両方を有する固体電解質膜からなる
請求項７記載の半導体記憶装置。 - 前記記憶素子は記憶層の相変化を用いた相変化記憶素子であり、
第１電極と、
前記第１電極に接続されたカルコゲナイドからなる前記記憶層と、
前記記憶層に接続された第２電極を有する
請求項１記載の半導体記憶装置。 - 前記記憶素子はスピン注入磁化反転を利用した磁気記憶素子であり、
磁化が固定された磁化固定層と、
前記磁化固定層上に形成されたトンネル絶縁層と、
前記トンネル絶縁層上に形成された磁化反転が自由な磁化自由層を有する
請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009129782A JP2010278275A (ja) | 2009-05-29 | 2009-05-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2009129782A JP2010278275A (ja) | 2009-05-29 | 2009-05-29 | 半導体記憶装置 |
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| JP2010278275A true JP2010278275A (ja) | 2010-12-09 |
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ID=43424963
Family Applications (1)
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| JP2009129782A Pending JP2010278275A (ja) | 2009-05-29 | 2009-05-29 | 半導体記憶装置 |
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|---|---|
| JP (1) | JP2010278275A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011091317A (ja) * | 2009-10-26 | 2011-05-06 | Nec Corp | スイッチング素子およびスイッチング素子を用いた半導体装置 |
| CN102146588A (zh) * | 2011-01-31 | 2011-08-10 | 天津大学 | 一种AgTe二元相变纳米线制备方法 |
| WO2012049789A1 (ja) * | 2010-10-15 | 2012-04-19 | パナソニック株式会社 | 不揮発性半導体記憶装置 |
| KR20120065933A (ko) * | 2010-12-13 | 2012-06-21 | 소니 주식회사 | 기억 소자 및 그 제조 방법, 및 기억 장치 |
-
2009
- 2009-05-29 JP JP2009129782A patent/JP2010278275A/ja active Pending
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