JP2012186316A - 記憶素子および記憶装置 - Google Patents

Abstract

【課題】低電流動作に優れると共に良好な保持特性を有する記憶素子および記憶装置を提供する。
【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０はテルルを（Ｔｅ）を最も多く含む層を有する抵抗変化層２２と、アルミニウム（Ａｌ）を２７．７原子％以上４７．４原子％以下の範囲内で含有するイオン源層２１とを有する。これにより、消去時に抵抗変化層２２中に析出した金属元素がイオン源層２１へ溶解しやすくなると共に、書き込みおよび消去後の抵抗状態が維持される。
【選択図】図１

Description

本発明は、イオン源層および抵抗変化層を含む記憶層の電気的特性の変化により情報を記憶する記憶素子および記憶装置に関する。

従来、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ(Ferroelectric Random Access Memory)（強誘電体メモリ）やＭＲＡＭ（Magnetoresistive Random Access Memory）（磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらのメモリはそれぞれ一長一短がある。すなわち、フラッシュメモリは、集積度が高いが動作速度の点で不利である。ＦｅＲＡＭは高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。

そこで、メモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。例えば、特許文献１および非特許文献１では、この特性を利用したメモリデバイスの構成が記載されている。特に、特許文献１においては、イオン導電体はカルコゲン元素と金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎが含まれている。

但し、上述した構成の記憶素子では、イオン導電体の抵抗値が低抵抗の記憶状態（例えば「１」）、あるいは高抵抗値の消去状態（例えば「０」）で長時間にわたって放置した場合や、室温よりも高い温度雰囲気で放置した場合には、抵抗値が変化して情報を保持しなくなるという問題がある。このように情報保持能力（抵抗値保持特性）が低いと、不揮発メモリに用いる素子特性としては不十分であった。

一方、例えば「下部電極／ＧｄＯｘ／ＣｕＺｒＴｅＡｌＧｅ／上部電極」という構成を有する記憶素子が、記録消去後のメモリ素子の抵抗値の変化をデータとして保持するものとして開発されている（例えば、特許文献２参照）。しかしながら、抵抗変化を起こす層にＧｄＯｘを用いた記憶素子では、記録消去動作に比較的高い電圧が必要であった。また、記録消去後の抵抗値の変動が大きいなど、保持特性にも改善の余地があった。

特表２００２−５３６８４０号公報 特開２００９−４３７５７号公報 特開２０１０−６２２４７号公報

日経エレクトロニクス ２００３．１．２０号（第１０４頁）

これに対して例えば特許文献３では、上記問題を改善する記憶素子として抵抗変化を起こす層にカルコゲン元素を含む層を備えた記憶素子が提案されている。しかしながら、このような記憶素子でも十分な効果は得られておらず、さらなる動作電圧の低電圧化や記録消去後の抵抗値の保持特性の改善が求められていた。

本発明はかかる問題点に鑑みてなされたもので、その目的は、低電流動作に優れると共に良好な保持特性を有する記憶素子および記憶装置を提供することにある。

本発明の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、第１電極側に設けられると共に、陰イオン成分としてテルルを（Ｔｅ）を最も多く含む層を有する単層または複数層からなる抵抗変化層と、第２電極側に設けられると共に、金属元素と、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素とを含み、アルミニウム（Ａｌ）を２７．７原子％以上４７．４原子％以下の範囲内で含有するイオン源層とを備えたものである。

本発明の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本発明の記憶素子を用いたものである。

本発明の記憶素子（記憶装置）では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して抵抗変化層中に拡散し、第１電極で電子と結合して析出し、あるいは抵抗変化層中に留まり不純物準位を形成する。これにより記憶層内に金属元素を含む低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、第１電極に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。

ここでは、抵抗変化層にＴｅを用いることにより、消去時に抵抗変化層中に析出した金属元素がイオン源層へ溶解しやすくなる。また、イオン源層中にＡｌを用いることにより、消去時にアノード極上においてＡｌの酸化膜等の高抵抗な層が形成され、消去後の高抵抗状態が維持される。また、イオン源層中のＡｌの含有量を２７．７原子％以上４７．４原子％以下とすることにより、イオン源層および抵抗変化層内におけるＡｌ（またはＡｌイオン）の移動度が調整される。

本発明の記憶素子または記憶装置によれば、抵抗変化層にＴｅを用いるようにしたので、消去時に金属元素がイオン源層へ溶解しやすくなる。このためデータ消去時の低電圧化が可能となる。また、イオン源層中にＡｌを用いるようにしたので、消去時にアノード極上においてＡｌの酸化膜等の高抵抗な層が形成され、高抵抗状態の維持が可能となる。また、イオン源層中のＡｌの含有量を２７．７原子％以上４７．４原子％以下としたので、イオン源層および抵抗変化層内におけるＡｌ（またはＡｌイオン）の移動度が調整され、書き込み時における低抵抗状態が安定化する。即ち、データの保持特性が向上する。

本発明の一実施の形態に係る記憶素子の構成を表す断面図である。 図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。 同じくメモリセルアレイの平面図である。 本発明の変形例に係る記憶素子の構成を表す断面図である。 実施例１に係るデータ保持特性および繰り返し特性を表す図である。 同じく、実施例１に係るデータ保持特性および繰り返し特性を表す図である。 同じく、実施例１に係るデータ保持特性および繰り返し特性を表す図である。 実施例１に係るイオン源層中の元素の組成を表す３元組成図である。 実施例２に係るデータ保持特性および繰り返し特性を表す図である。 実施例３に係るデータ保持特性を表す図である。 同じく、実施例３に係るデータ保持特性を表す図である。 実施例３に係るイオン源層中の元素の組成を表す３元組成図である。 実施例４に係るデータ保持特性および繰り返し特性を表す図である。 実施例５に係るデータ保持特性および繰り返し特性を表す図である。

以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。
［実施の形態］
（１）記憶素子（抵抗変化層が単層からなる記憶素子）
（２）記憶装置
［変形例］
（抵抗変化層が２層からなる記憶素子）
［実施例］

［実施の形態］
（記憶素子）
図１は、本発明の一実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有するものである。

下部電極１０は、例えば、後述（図２）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層２１にＡｌが含まれている場合には、Ａｌよりもイオン化しにくい材料、例えばクロム（Ｃｒ），Ｗ，コバルト（Ｃｏ），Ｓｉ，金（Ａｕ），パラジウム（Ｐｄ），Ｍｏ，イリジウム（Ｉｒ），チタン（Ｔｉ）等の少なくとも１種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。

記憶層２０はイオン源層２１および抵抗変化層２２により構成されている。イオン源層２１は、抵抗変化層２２に拡散する可動イオン（陽イオンおよび陰イオン）となる元素を含む。陽イオン化可能な元素としては、例えばＡｌ，Ｃｕ，ゲルマニウム（Ｇｅ），および亜鉛（Ｚｎ）などの金属元素を１種あるいは２種以上を含む。また、陰イオン化するイオン導電材料としては、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等のカルコゲン元素を少なくとも１種以上含む。イオン源層２１は上部電極３０側にあり、ここでは上部電極３０に接して設けられている。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。

陽イオン化可能な金属元素は、書き込み動作時にカソード電極上で還元されて金属状態の伝導パス（フィラメント）を形成するため、上記カルコゲン元素が含まれるイオン源層２１中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、上記金属元素のほかに、例えば周期律表上の４Ａ，５Ａ，６Ａ族の遷移金属、すなわちＴｉ，ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），Ｔａ，Ｃｒ，ＭｏおよびＷが挙げられる。これら元素のうちの１種あるいは２種以上を用いることができる。この他に、銀（Ａｇ）およびＳｉなどをイオン源層２１の添加元素として用いるようにしてもよい。

このようなイオン源層２１の具体的な組成としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌが挙げられるが、更にＧｅを添加したＣｕＺｒＴｅＡｌＧｅを用いることが好ましい。また、上記添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。

このような組成を有するイオン源層中の各元素の含有量は以下の範囲とすることが好ましい。Ａｌの含有量は、２７．７原子％以上４７．４原子％以下であることが好ましい。ＣｕおよびＺｒの合計含有量は２３．６％原子以上３９．４原子％以下であることが好ましい。カルコゲン元素の含有量は２０．７原子％以上４２．７原子％以下であることが好ましい。またＧｅも添加する場合は、１５原子％以下であることが好ましい。このように構成することにより各構成元素の役割を最大限に発揮することができる。その詳細については後述する。

なお、イオン源層２１に含まれる金属元素としては上記金属元素に限定されるものではなく、例えばＡｌの他にＭｇを用いたＺｒＴｅＭｇとしてもよい。イオン化する金属元素としては、Ｚｒの代わりに、ＴｉやＴａなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばＴａＴｅＡｌＧｅなどとすることも可能である。更に、イオン導電材料としては、Ｔｅ以外に硫黄（Ｓ）やセレン（Ｓｅ）、あるいはヨウ素（Ｉ）を用いてもよく、具体的にはＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｅＩＡｌ，ＣｕＧｅＴｅＡｌ等を用いてもよい。また、必ずしもＡｌを含んでいる必要はなく、ＣｕＧｅＴｅＺｒ等を用いてもよい。

また、イオン源層２１には、記憶層２０における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にＺｒと共に添加することが好ましい。但し、Ｓｉ添加量が少な過ぎると膜剥がれ防止効果を期待できなくなるのに対し、多過ぎると良好なメモリ動作特性が得られない。このため、膜剥がれの防止効果および良好なメモリ動作特性を得るためには、イオン源層２１中のＳｉの含有量は１０〜４５原子％程度の範囲内であることが好ましい。

更に、イオン源層２１に後述する抵抗変化層２２に含まれるＴｅと反応しやすい金属元素（Ｍ）を用いてＴｅ／イオン源層（金属元素Ｍを含む）という積層構造にしておくと、成膜後の加熱処理により、ＭＴｅ／イオン源層２１という構造に安定化する。Ｔｅと反応しやすい元素としては、例えばＡｌやマグネシウム（Ｍｇ）が挙げられる。

抵抗変化層２２は下部電極１０側にあり、ここでは下部電極１０に接して設けられている。この抵抗変化層２２は電気伝導上のバリアとしての機能を有している。また、下部電極１０と上部電極３０との間に所定の電圧を印加した場合にその抵抗値が変化する。本実施の形態では、この抵抗変化層２２は、陰イオン成分として挙動するＴｅを主成分とする化合物から構成されている。このような化合物としては、例えばＡｌＴｅ，ＭｇＴｅまたはＺｎＴｅなどが挙げられる。

抵抗変化層２２の初期抵抗値は１ＭΩ以上であることが好ましく、低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。微細化した抵抗変化型メモリの抵抗状態を高速に読み出すためには、できる限り低抵抗状態の抵抗値を低くすることが好ましい。しかし、例えば２０〜５０μＡ，２Ｖの条件で書き込んだ場合の抵抗値は４０〜１００ｋΩであるので、メモリの初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記抵抗値が適当と考えられる。なお、抵抗変化層２２の材料は上記Ｔｅを含む材料に限らず、従来用いられているＧａＯｘ，ＡｌＯｘなどの酸化物を用いてもよい。

上部電極３０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２１と反応しない安定な材料が好ましい。

本実施の形態の記憶素子１では、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルスあるいは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。

まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これによりイオン源層２１に含まれる金属元素がイオン化して抵抗変化層２２に拡散し、下部電極１０側で電子と結合して析出する。その結果，下部電極１０と記憶層２０の界面に金属状態に還元された低抵抗の金属元素のフィラメントが形成される。若しくは、イオン化した金属元素は、抵抗変化層２２中に留まり不純物準位を形成する。これにより抵抗変化層２２中にフィラメントが形成されて記憶層２０の抵抗値が低くなり、初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）へ変化する。

その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要であるが、消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように記憶素子１に対して負電圧を印加する。これにより、記憶層２０内に形成されていたフィラメントの金属元素がイオン化し、イオン源層２１に溶解、若しくはＴｅ等と結合してＣｕ₂Ｔｅ、ＣｕＴｅ等の化合物を形成する。これにより、金属元素によるフィラメントが消滅、または減少して抵抗値が高くなる。

その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。

例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。

本実施の形態では、抵抗変化層２２がＴｅを主成分とする化合物により形成されているため、その低抵抗化時にイオン源層２１から拡散した金属元素が抵抗変化層２２中で安定化して低抵抗状態を保持しやすくなる。また、Ｔｅは、電気陰性度の高い酸化物や共有結合であるシリコン化合物に比べて金属元素との結合力が弱く、抵抗変化層２２中に拡散した金属元素が消去電圧の印加によってイオン源層２１へ移動しやすいために消去特性が向上する。なお、電気陰性度はカルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、抵抗変化層２２中に酸素が少ないほど、かつ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高いと言える。

次に、イオン源層２１がＺｒ，Ａｌ，Ｇｅなどを含有することが好ましい理由について説明する。

イオン源層２１中にＺｒが含まれている場合には、上述したＣｕ等の金属元素と共に、Ｚｒがイオン化元素として働き、ＺｒとＣｕ等の上述した金属元素とが混在したフィラメントを形成する。Ｚｒは、書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成すると考えられる。Ｚｒの還元によって形成されたフィラメントは、Ｓ，ＳｅおよびＴｅのカルコゲン元素を含むイオン源層２１中に比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、Ｃｕなどの上述した金属元素単独のフィラメントよりも低抵抗状態を保持しやすい。例えばＣｕは書き込み動作によってフィラメントとして形成される。しかしながら、金属状態のＣｕはカルコゲン元素を含むイオン源層２１中において溶解しやすいため、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し高抵抗状態へと遷移してしまう。そのため十分なデータ保持性能が得られない。一方、Ｚｒと適量のＣｕを組み合わせることは、非晶質化を促進すると共に、イオン源層２１の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。

また、消去時の高抵抗状態の保持に関しても、Ｚｒを含むことによって以下の効果が得られる。例えばＺｒのフィラメントが形成され、再びイオン源層２１中にイオンとして溶解する場合には、Ｚｒは少なくともＣｕよりもイオンの移動度が低いので、温度が上昇してもあるいは長期間の放置でも動きづらい。そのためカソード極上で金属状態での析出が起こりにくく、室温よりも高温状態で保持した場合や長時間にわたり保持した場合でも高抵抗状態が維持される。

更に、イオン源層２１にＡｌが含まれている場合には、消去動作により上部電極が負の電位にバイアスされると、固体電解質的に振舞うイオン源層２１とアノード極との界面において安定な酸化膜を形成する。これにより高抵抗状態（消去状態）が安定化する。加えて、抵抗変化層の自己再生の観点から繰り返し回数の増加にも寄与する。なお、Ａｌの他に同様の働きを示すＧｅなどを含んでもよい。

このように、イオン源層２１にＺｒ，Ａｌ，Ｇｅなどが含まれている場合には、従来の記憶素子と比較して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能および低電流動作が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。なお、高抵抗から低抵抗へと変化させる際の書き込み電流を変更して析出する原子の量を調整することによっても中間的な状態を作り出すことが可能である。

ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、Ａｌ，ＺｒおよびＣｕ、更にはＧｅの添加量によって異なる。

例えば、Ａｌの含有量が多過ぎると、Ａｌイオンの移動が生じやすくなり、Ａｌイオンの還元によって書き込み状態が作られてしまう。Ａｌはカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、Ａｌ量が少な過ぎると、消去動作そのものや高抵抗領域の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、イオン源層２１中のＡｌの含有量は２７．７原子％以上であることが好ましく、更に好ましくは４７．４原子％以下である。

また、Ｚｒはその含有量が多過ぎると、イオン源層２１の抵抗値が下がり過ぎてイオン源層２１に有効な電圧が印加できない、若しくはカルコゲナイド層中にＺｒを溶解することが困難となる。そのため、特に消去がしづらくなり、Ｚｒ添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、Ｚｒ添加量が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。

更に、Ｃｕは適量をイオン源層２１に添加することによって、非晶質化を促進するものの、多過ぎると金属状態のＣｕはカルコゲン元素を含むイオン源層２１中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ＣｕはＺｒと組み合わせることにより、非晶質を形成しやすく、イオン源層２１の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層２１中の材料成分の不均一化が防止され、繰り返し回数が増加すると共に保持特性も向上する。また、適当なＺｒ量を含有している場合には、Ｃｕのフィラメントがイオン源層２１中に再溶解したとしても、抵抗変化層２２内には金属ジルコニウム（Ｚｒ）によるフィラメントが残存していると考えられるため低抵抗状態は維持される。従って、書き込み保持特性への影響はみられない。

上述のようなＺｒとＣｕとの効果を得るためには、イオン源層２１中のＺｒおよびＣｕの合計含有量が２３．５原子％以上３７原子％以下であることが好ましい。また、イオン源層２１中のＺｒ単独の含有量としては、９原子％以上であることが好ましく、更に好ましくは１８．５原子％以下である。

更に、Ｇｅは必ずしも含まれていなくともよいが、Ｇｅ含有量が多過ぎる場合には書き込み保持特性が劣化することからＧｅの含有量としては１５原子％以下であることが好ましい。

また、記憶素子１の特性は実質的にはＺｒとＴｅの組成比に依存している。そのため、ＺｒとＴｅの組成比は、
Ｚｒ組成比（原子％）／Ｔｅ組成比（原子％）＝０．３〜０．８４
の範囲にあることが望ましい。これについては必ずしも明らかではないが、Ｚｒに比べてＣｕの乖離度が低いこと、イオン源層２１の抵抗値がＺｒとＴｅの組成比によって決まることから、上記の範囲にある場合に限り好適な抵抗値が得られるため、記憶素子１に印加したバイアス電圧が抵抗変化層２２の部分に有効に印加されることによると考えられる。

上記の範囲からずれる場合、例えば、当量比が大き過ぎる場合は、陽イオンと陰イオンの釣り合いが取れずに、存在する金属元素のうち、イオン化しない元素の量が増大する。そのために消去動作の際に書き込み動作で生じたフィラメントが効率的に除去されにくいと考えられる。同様に、当量比が小さ過ぎて陰イオン元素が過剰に存在する場合には、書き込み動作で生じた金属状態のフィラメントが金属状態で存在しづらくなるために、書き込み状態の保持性能が低下すると考えられる。

以下、本実施の形態の記憶素子１の製造方法について説明する。

まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＴｉＮよりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、抵抗変化層２２、イオン源層２１および上電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は５０−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。

上部電極３０まで成膜したのち、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図１に示した記憶素子１が完成する。

この記憶素子１では、上述のように上部電極３０および下部電極１０にそれぞれ正電位または負電位になるように電圧を印加することによって下部電極１０と抵抗変化層２２の界面にフィラメントが形成される。これにより抵抗変化層２２の抵抗値が低くなり、書き込みが行われる。次に、上部電極３０および下部電極１０の各々に書き込み時とは逆極性の電圧を印加する。これにより抵抗変化層２２内に形成されたフィラメントの金属元素が再びイオン化してイオン源層２１に溶解することによって抵抗変化層２２の抵抗値が上昇し、消去が行われる。

本実施の形態の記憶素子１では、比較的金属元素との結合力の弱い抵抗変化層にＴｅを用いることにより、消去電圧の印加によるイオン源層へのフィラメントの溶解が容易となる。また、イオン源層中にＡｌを用いることにより、消去動作時にイオン源層２１とアノード電極との界面に酸化膜を形成する。この酸化膜は自己再生することから、消去状態、即ち高抵抗状態の保持性能が改善される。また、イオン源層２１中のＡｌの含有量を２７．７原子％以上４７．４原子％以下とすることにより、イオン源層２１および抵抗変化層２２内におけるＡｌ（またはＡｌイオン）の移動度が調整される。

以上のように本実施の形態の記憶素子１では、抵抗変化層２１にＴｅを用いるようにしたので、消去電圧印加時におけるフィラメントの溶解が容易となり、データ消去時における低電流化が可能となる。また、イオン源層２１にＡｌを用いるようにしたので、消去時にアノード極上においてＡｌの酸化膜が形成される。この酸化膜は自己再生するため、繰り返しによる素子特性の劣化が抑制される。消去状態の保持性能が改善する。また、イオン源層２１中のＡｌの含有量を２７．７原子％以上４７．４５原子％以下とするようにしたので、イオン源層２１および抵抗変化層２２内におけるＡｌ（またはＡｌイオン）の移動度が調整される。これにより、消去状態の保持に加えて、書き込み状態の保持性能が向上する。即ち、低電流動作が可能になると共に、繰り返し特性およびデータの保持特性が向上する。

また、イオン源層２１にＣｕ，ＺｒおよびＧｅを用いるようにしたので、よりデータの保持特性が向上する。特に、イオン源層２１中のＡｌ，Ｃｕ，ＺｒおよびＧｅの含有量をそれぞれ、２７．７原子％≦Ａｌ≦４７．４原子％，２３．６原子％≦Ｃｕ＋Ｚｒ≦３９．４原子％，２０．７原子％≦カルコゲン元素≦４２．７原子％、さらにＧｅを添加する場合は１５原子％以下とすることにより、メモリを微細化し、記憶素子１の書き込みおよび消去を制御するトランジスタの電流駆動力が小さくなっても、書き込みおよび消去が可能となる。更に、良好なデータの保持特性を維持することが可能となる。即ち、この記憶素子１を用いて記憶装置を構成することにより、高密度化および小型化を図ることができる。
［記憶装置］

上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。

図２および図３は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表したものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。

各記憶素子１は、抵抗変化層２２、イオン源層２１および上部電極３０の各層を共有している。すなわち、抵抗変化層２２、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。

一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。

ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。

このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。

本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。

［変形例］
次に、上記実施の形態の変形例に係る記憶素子２について説明する。図４は記憶素子２の断面構成を表すものである。なお、記憶素子２について説明するが、上記実施の形態と同一構成部分については同一符号を付してその説明は省略する。この記憶素子３は、下部電極１０（第１電極）、記憶層６０および上部電極３０（第２電極）をこの順に有するものである。

記憶層６０は、上記イオン源層２１と同様の組成のイオン源層６１と、下部電極１０側から順に第１抵抗変化層６２Ａおよび第２抵抗変化層６２Ｂが積層された構造を有する抵抗変化層６２とから構成されている。

第１抵抗変化層６２Ａおよび第２抵抗変化層６２Ｂは、上記第１の実施の形態の抵抗変化層２２と同様に、電気伝導上のバリアとしての機能を有するものであり、互いに組成が異なっている。これにより、この記憶素子１では、複数の記憶素子１の初期状態もしくは消去状態の抵抗値のばらつきを低減すると共に、複数回の書き込み・消去動作に対して書き込み・消去時の抵抗値を保持することが可能となっている。

このような第１抵抗変化層６２Ａは、イットリウム（Ｙ），ランタン（Ｌａ），ネオジム（Ｎｄ），サマリウム（Ｓｍ），ガドリニウム（Ｇｄ），テルビウム（Ｔｂ）およびジスプロシウム（Ｄｙ）からなる希土類元素の群のうち少なくとも１種の元素を含む酸化物あるいは窒化物、または、シリコン（Ｓｉ），アルミニウム（Ａｌ），チタン（Ｔｉ），ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群のうち少なくとも１種の元素を含む酸化物または窒化物により構成されていることが好ましい。ｎｍレベルで比較的平坦な膜が得られるからである。

第２抵抗変化層６２Ｂとしては、上記実施の形態１の抵抗変化層２２と同様に陰イオン成分として挙動するＴｅを主成分とする化合物から構成されている。このような化合物としては、例えばＡｌＴｅ，ＭｇＴｅまたはＺｎＴｅなどが挙げられる。

また、第１抵抗変化層６２Ａおよび第２抵抗変化層６２Ｂは、原子量、原子半径などの物理的な性質の異なる元素を含む酸化物または窒化物、あるいはイオン源層２１との濡れ性が異なるなど性質の異なる酸化物または窒化物を用いてもよい。これにより、大きな補完効果が得られる。

具体的には、例えば第１抵抗変化層６２Ａには酸化ガドリニウム（ＧｄＯｘ）を、第２抵抗変化層６２Ｂにはアルミニウム（Ａｌ）またはシリコン（Ｓｉ）の窒化物または酸化物（酸化アルミニウム（ＡｌＯｘ）または酸化シリコン（ＳｉＯｘ））を用いてもよい。

この場合、酸化ガドリニウム（ＧｄＯｘ）よりなる第１抵抗変化層６２Ａは、フィラメントの形成に寄与するものであるので、下部電極１０に接して設けられていることが好ましい。アルミニウム（Ａｌ）またはシリコン（Ｓｉ）の窒化物または酸化物よりなる第２抵抗変化層６２Ｂは、第１抵抗変化層６２Ａとイオン源層２１との間に設けられている。これにより、ガドリニウム（Ｇｄ）よりも原子半径の小さいアルミニウム（Ａｌ）またはシリコン（Ｓｉ）が酸化ガドリニウム（ＧｄＯｘ）膜の欠陥を埋めることが可能となる。

あるいは、第１抵抗変化層６２Ａは、酸化ガドリニウム（ＧｄＯｘ）に限らず、電圧バイアスでイオン源層２１から供給される金属元素のイオンにより不純物準位を形成し低抵抗状態を形成できる材料、例えばアルミニウム（Ａｌ）またはシリコン（Ｓｉ）の酸化物または窒化物により構成することも可能である。その場合も、第１抵抗変化層６２Ａとは原子量、原子半径など物理的な性質が異なる、あるいはイオン源層２１との濡れ性が異なるなど性質の異なる第２抵抗変化層６２Ｂを設けることにより、上記と同様の効果が得られる。

本変形例の記憶素子２では、抵抗変化層６２を互いに組成が異なる第１抵抗変化層６２Ａおよび第２抵抗変化層６２Ｂを有する積層構造としたので、上記実施の形態の効果に加えて以下の効果を奏する。下部電極１０上に酸化物からなる第１抵抗変化層６２Ａを設けることにより、書き込みおよび消去の繰り返しによる素子特性の劣化が抑制される。また、消去時に酸化膜や窒化膜を容易に形成することが可能となるため、消去時の過剰な電圧印加による絶縁劣化を抑えることが可能となり繰り返し特性の向上が期待される。更に、使用できるテルル化合物膜の抵抗範囲を広げることができるため、材料選択の幅が広がる。以下、本発明の具体的な実施例について説明する。

上述した実施の形態の記憶素子１およびメモリセルアレイの以下のような各種サンプルを作製し、その特性を調べた。

（実験１）
（サンプル１−１〜１−６１）
まず、図２および図３に示したように、半導体基板１１にＭＯＳトランジスタＴｒを形成した。次いで、半導体基板１１の表面を覆うように絶縁層を形成し、この絶縁層にビアホールを形成した。続いて、ＣＶＤ（Chemical Vapor Deposition）法によりビアホールの内部を、Ｗ（タングステン）から成る電極材で充填し、その表面をＣＭＰ（Chemical Mechanical Polishing）法により平坦化した。そして、これらの工程を繰り返すことにより、プラグ層１５、金属配線層１６、プラグ層１７および下部電極１を形成して、更に下部電極１をメモリセル毎にパターニングした。

次に、下部電極１０上にスパッタリング装置を用いて記録層２０，６０および上部電極３０を形成した。電極径は５０〜３００ｎｍφとした。また、合金からなる層は、構成元素のターゲットを用いて同時に成膜した。続いて、上部電極３０の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与えるための外部回路接続用のコンタクト部分に接続されるように厚さ２００ｎｍの配線層（Ａｌ層）を形成した。そののち、ポストアニール処理として真空熱処理炉において、２時間、２００℃の加熱処理を施した。このようにして、図２および図３に示したメモリセルアレイを作製し、サンプル１−１〜１−６１とした。

サンプル１−１〜１−６１における「下部電極／抵抗変化層／イオン源層／上部電極」の組成および各膜厚は「ＴｉＮ／Ａｌ１Ｔｅ９（３．５ｎｍ）／イオン源層（５０ｎｍ）／Ｗ（５０ｎｍ）」である。下部電極１０、抵抗変化層２２および上部電極３０の組成および膜厚は固定し、イオン源層２１の組成を変更した。表１，２はサンプル１−１〜１−６１のイオン源層２１の組成の一覧を表したものである。なお、表１，２に示したイオン源層２１の組成は作製時に用いた組成である。実際のイオン源層２１および抵抗変化層２２の組成は、製造工程内で行われる加熱処理によってイオン源層２１からＣｕ，ＺｒあるいはＡｌ等の可動イオンが抵抗変化層６２内に拡散している。

（特性評価）
サンプル１−１〜１−６１ついてデータ保持特性および繰り返し特性を評価した。まず、書き込み／消去のパルス幅を１０ｎｓ／１０ｎｓとし、記録時電流を１３０μＡ、記録電圧を３．０Ｖとして書き込み動作を行った。次いで、消去時電流を５５μＡ〜１３５μＡ、消去電圧を０．４５Ｖ〜１．１Ｖまで変化させて消去動作を行った。これをメモリセルアレイ中の１０素子×２列で合計２０素子に対して各々の条件で１０⁵回繰り返し１列分は書き込み状態で停止し、残り１列分は消去状態で停止し、書き込み状態および消去状態の抵抗値を測定した。この後、１３０℃、１時間の高温加速保持試験後の書き込み状態および消去状態の抵抗値を測定し、サンプル１−１〜１−６１のデータ保持特性を評価した。

また、以下の条件での書き込みおよび消去動作を１０⁶回繰り返し、その間の書き込みおよび消去状態の抵抗値を測定した。条件（１）では低電流時における書き込みおよび消去状態の抵抗値の推移を調べた。条件（２）では高電流時における書き込みおよび消去状態の抵抗値の推移を調べた。具体的な条件としては、条件（１）では共通条件として、記録時電流を７５μＡ、記録電圧を３．０Ｖ、書き込み／消去のパルス幅を１０ｎｓ／１０ｎｓとし、以下の３つの条件で消去動作を行った。消去動作における消去時電流および消去電圧はそれぞれ、条件（１−１）では１１４μＡ，０．７０Ｖ、条件（１−２）では１１２μＡ，０．６５Ｖ、条件（１−３）では１１０μＡ，０．６０Ｖとした。条件（２）では共通条件として記録時電流を１３５μＡ、記録電圧を３．０Ｖ、書き込み／消去のパルス幅を１０ｎｓ／１０ｎｓとし、消去条件をそれぞれ以下の３つの条件（２−１）では２００μＡ，０．８０Ｖ、条件（２−２）では１９０μＡ，０．７５Ｖ、条件（２−３）では１８０μＡ，０．７０Ｖにおいて消去動作を行った。

サンプル１−１〜１−６１におけるデータ保持特性および繰り返し特性の可否を、表１，２にイオン源層の組成一覧と共に示した。また、データ保持特性および繰り返し特性の特性図の一部を図５〜図７に示した。なお、繰り返し特性図は上段が条件（１−１），（２−１）、中断が条件（１−２），（２−２）、下段が条件（１−３），（２−３）である。更に、上記評価結果をＡｌ，Ｃｕ＋Ｚｒ，Ｔｅの３元組成図として図８に示した。図８（Ａ）が組成図全体を表したものであり、図８（Ｂ）は図８（Ａ）の実線内を拡大したものである。図中の○がデータ保持特性および繰り返し特性を両立したサンプルである。これらの結果から、データ保持特性および繰り返し特性を両立するイオン源層２１，６１の組成は、アルミニウム（Ａｌ）は２７．７〜４７．４原子％、銅（Ｃｕ）およびジルコニウム（Ｚｒ）の合計（Ｃｕ＋Ｚｒ）は２３．６〜３９．４原子％、テルル（Ｔｅ）は２０．７〜４２．７原子％であることがわかる。なお、図８（Ａ），（Ｂ）に示した３元組成図はゲルマニウム（Ｇｅ）を含まない場合の含有割合になっているが、表１，２に記載されているように、Ｇｅの添加量は１５原子以下であることが望ましい。

（実験２）
抵抗変化層２２の組成がサンプル１−１〜１−６１とは異なるメモリセルアレイを作製し、サンプル２−１〜２−４とした。このサンプル２−１〜２−４を用いて実験１と同様の条件を用いてデータ保持特性および繰り返し特性を評価した。サンプル２−１〜２−４における「下部電極／抵抗変化層／イオン源層／上部電極」の組成および各膜厚は「ＴｉＮ／ＡｌxＴｅ10-x（３．５ｎｍ）／イオン源層（５０ｎｍ）／Ｗ（５０ｎｍ）」である。表３はサンプル２−１〜２−４の抵抗変化層２２，イオン源層２１の組成および評価結果の一覧である。図９は、サンプル２−１〜２−４のデータ保持特性および繰り返し特性の特性図である。

これらの結果から、抵抗変化層２２を構成するＡｌおよびＴｅの組成比が異なっていてもイオン源層２１を構成するＡｌ，Ｚｒ，Ｃｕ，Ｇｅ，Ｔｅ（カルコゲン元素）の組成が上記範囲内であれば良好なデータ保持特性および繰り返し特性が得られることがわかる。

（実験３）
次に、サンプル１−１〜１−６１の中で良好なデータ保持特性および繰り返し特性を示したサンプルの一部を、より低電流条件、具体的には記録時電流を７μＡ〜５０μＡ、記録電圧を３．０Ｖ、記録パルス幅を１ｎｓｅｃ〜１００ｍｓｅｃにおけるデータ保持特性を１００個の素子を用いて評価した。サンプル１−９，１−２０，１−２１，１−２８，１−３０，１−５８，１−６０および１−６１におけるイオン源層の組成およびデータ保持特性の可否を表４に示した。また、データ保持特性の特性図を図１０および図１１に示した。更に、より低電流条件におけるデータ保持特性の評価結果をＡｌ、Ｃｕ＋Ｚｒ、Ｔｅの３元組成図として図１２に示した。

これらの結果から、より低電流においても良好なデータ保持特性を維持することができるイオン源層２１の組成は、アルミニウム（Ａｌ）は２７．７〜３８．６原子％、銅（Ｃｕ）およびジルコニウム（Ｚｒ）の合計（Ｃｕ＋Ｚｒ）は２５．８〜３８．２原子％、テルル（Ｔｅ）は２９．1〜４２．７原子％、およびゲルマニウム（Ｇｅ）は１５原子％以下であることがわかる。また、実験１で示した組成範囲のうち、特に低電流動作に有利な組成比範囲がＡｌ組成比の低い領域に存在することがわかる。

（実験４）
また、抵抗変化層２２に酸素を用いた記憶素子１からなるメモリセルアレイを作成し、サンプル３−１，３−２とした。表５は抵抗変化層２２およびイオン源層２１の組成および実験１と同様の条件を用いて測定したデータ保持特性および繰り返し特性の評価結果の一覧である。図１３は、データ保持特性および繰り返し特性の特性図である。

これらの結果から、イオン源層２１，６１を構成するＡｌ，Ｚｒ，Ｃｕ，Ｇｅ，Ｔｅ（カルコゲン元素）の組成が上記範囲内であれば、抵抗変化層２２に酸素が含まれていても良好なデータ保持特性および繰り返し特性が得られることがわかる。

（実験５）
以下、変形例で示した第１抵抗変化層６２Ａ、第２抵抗変化層６２Ｂを備えた記憶素子２からなるメモリセルアレイを作成し、サンプル４−１〜４−３とした。サンプル４−１〜４−３における「下部電極／第１抵抗変化層／第２抵抗変化層／イオン源層／上部電極」の組成および各膜厚は、「ＴｉＮ／第１抵抗変化層／第２抵抗変化層／イオン源層（５０ｎｍ）／Ｗ（５０ｎｍ）」である。表６は、第１抵抗変化層６２Ａと第２抵抗変化層６２Ｂとの組成および膜厚、イオン源層６１の組成および評価結果の一覧である。図１４は、サンプル４−１〜４−３のデータ保持特性および繰り返し特性の特性図である。

これらの結果から、抵抗変化層を複数積層した場合でもイオン源層６１を構成するＡｌ，Ｚｒ，Ｃｕ，Ｇｅ，Ｔｅ（カルコゲン元素）の組成が上記範囲内であれば、良好なデータ保持特性および繰り返し特性が得られることがわかる。

以上、実施の形態，変形例および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態等に限定されるものではなく、種々変形することが可能である。

例えば、上記実施の形態等では、記憶素子１，２およびメモリセルアレイの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。

更に、例えば、上記実施の形態等において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１，６１には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばＴｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗを添加してもよい。また、Ｃｕ，Ａｇまたは亜鉛Ｚｎ以外にも、ニッケル（Ｎｉ）などを添加してもよい。

１，２…記憶素子、１…下部電極、２０，６０…記憶層、２１，６１…イオン源層、２２，６２…抵抗変化層、６２Ａ…第１抵抗変化層、６２Ｂ…第２抵抗変化層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部

Claims (11)

1. 第１電極、記憶層および第２電極をこの順に有し、
   前記記憶層は、
   前記第１電極側に設けられると共に、陰イオン成分としてテルルを（Ｔｅ）を最も多く含む層を有する単層または複数層からなる抵抗変化層と、
   前記第２電極側に設けられると共に、金属元素と、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素とを含み、アルミニウム（Ａｌ）を２７．７原子％以上４７．４原子％以下の範囲内で含有するイオン源層と
   を備えた記憶素子。
2. 前記イオン源層は、銅（Ｃｕ）およびジルコニウム（Ｚｒ）を含み、前記イオン源層中の含有量は２３．６原子％以上３９．４原子％以下である、請求項１に記載の記憶素子。
3. 前記イオン源層は、前記カルコゲン元素の含有量は２０．７原子％以上４２．７原子％以下である、請求項１に記載の記憶素子。
4. 前記イオン源層は、ゲルマニウム（Ｇｅ）の含有量は１５原子％以下である、請求項１に記載の記憶素子。
5. 第１電極、記憶層および第２電極をこの順に有し、
   前記記憶層は、
   前記第１電極側に設けられると共に、陰イオン成分としてテルルを（Ｔｅ）を最も多く含む層を有する単層または複数層からなる抵抗変化層と、
   前記第２電極側に設けられると共に、金属元素と、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素とを含むイオン源層とを備え、
   前記イオン源層は、Ａｌ，Ｃｕ，ＺｒおよびＧｅをそれぞれ、２７．７原子％≦Ａｌ≦３８．６原子％，２５．８原子％≦Ｃｕ＋Ｚｒ≦３８．２原子％，２９．１原子％≦カルコゲン元素≦４２．７原子％、Ｇｅ≦１５原子％の関係を満たす範囲で含まれる
   記憶素子。
6. 前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、請求項１または５に記載の記憶素子。
7. 第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
   前記記憶層は、
   前記第１電極側に設けられると共に、陰イオン成分としてテルルを（Ｔｅ）を最も多く含む層を有する単層または複数層からなる抵抗変化層と、
   前記第２電極側に設けられると共に、金属元素と、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素とを含み、アルミニウム（Ａｌ）を２７．７原子％以上４７．４原子％以下の範囲内で含有するイオン源層と
   を備えた記憶装置。
8. 前記イオン源層は、銅（Ｃｕ）およびジルコニウム（Ｚｒ）を含み、前記イオン源層中の含有量は２３．６原子％以上３９．４原子％以下である、請求項７に記載の記憶装置。
9. 前記イオン源層は、前記カルコゲン元素の含有量は２０．７原子％以上４２．７原子％以下である、請求項７に記載の記憶装置。
10. 前記イオン源層は、ゲルマニウム（Ｇｅ）の含有量は１５原子％以下である、請求項７に記載の記憶装置。
11. 第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
    前記記憶層は、
    前記第１電極側に設けられると共に、陰イオン成分としてテルルを（Ｔｅ）を最も多く含む層を有する単層または複数層からなる抵抗変化層と、
    前記第２電極側に設けられると共に、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素とを含むイオン源層とを備え、
    前記イオン源層は、Ａｌ，Ｃｕ，ＺｒおよびＧｅをそれぞれ、２７．７原子％≦Ａｌ≦３８．６原子％，２５．８原子％≦Ｃｕ＋Ｚｒ≦３８．２原子％，２９．１原子％≦カルコゲン元素≦４２．７原子％、Ｇｅ≦１５原子％の関係を満たす範囲で含まれる
    記憶装置

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