JP2009043905A - 半導体装置 - Google Patents

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Abstract

【課題】情報の記憶が可能な半導体装置の性能を向上させる。
【解決手段】メモリ素子ＲＭの記憶層ＭＬを、下部電極ＢＥ側の第１の層ＭＬ１と上部電極ＴＥ側の第２の層ＭＬ２で形成する。第１の層ＭＬ１は、Ｃｕ，Ａｇ，Ａｕ，Ａｌ，Ｚｎ，Ｃｄの第１の元素群の少なくとも１種類を２０原子％以上７０原子％以下含有し、Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ，Ｔｉ，Ｚｒ，Ｈｆ，Ｆｅ，Ｃｏ，Ｎｉ，Ｐｔ，Ｐｄ，Ｒｈ，Ｉｒ，Ｒｕ，Ｏｓ，ランタノイド元素の第２の元素群の少なくとも１種類を３原子％以上４０原子％以下含有し、Ｓ，Ｓｅ，Ｔｅの第３の元素群の少なくとも１種類を２０原子％以上６０原子％以下含有する。第２の層ＭＬ２は、第１の元素群の少なくとも１種類を５原子％以上５０原子％以下含有し、第２の元素群の少なくとも１種類を１０原子％以上５０原子％以下含有し、酸素を３０原子％以上７０原子％以下含有する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、不揮発性の記憶素子を有する半導体装置に関する。
極性メモリ（ｐｏｌａｒｉｚｅｄ ｍｅｍｏｒｙ）あるいは固体電解質メモリと呼ばれる不揮発性メモリが知られている（例えば、特許文献１、非特許文献１および非特許文献２参照）。これは、記憶素子に印加される電圧の方向に応じて、記憶素子の抵抗が変化することにより記憶情報が書き込まれるメモリである。このメモリは、抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易である。状態に応じて抵抗値が３桁から５桁も変化する。
特開２００５−１９７６３４号公報 ティー・サカモト（T. Sakamoto），エス・カエリヤマ（S. Kaeriyama），エイチ・スナムラ（H. Sunamura），エム・ミズノ（M. Mizuno），エイチ・カワウラ（H. Kawaura），ティー・ハセガワ（T. Hasegawa），ケイ・テラベ（K. Terabe），ティー・ナカヤマ（T. Nakayama），エム・アオノ（M. Aono），「アイ・トリプル・イー インターナショナル ソリッド−ステイト サーキット コンファレンス２００４（IEEE International Solid-State Circuits Conference(ISSCC)）2004）」，ダイジェスト（Digest），（米国），２００４年，ｐ．16.3 エム・エヌ・コジキ（M.N. Kozicki），シー・ゴパラン（C.Gopalan），エム・バラクリシュナン（M. Balakrishnan），エム・パーク（M. Park），エム・ミトコバ（M. Mitkova），「プロシーディング ノン−ヴォラタイル メモリ テクノロジ シンポジウム２００４（Proc. Non-Volatile Memory Technology Symposium(NVMTS)2004）」，（米国），２００４年，ｐ．１０〜１７
本発明者の検討によれば、次のことが分かった。
金属を電極とし、カルコゲナイドを固体電解質として電極間に固体電解質を配置した金属−カルコゲナイド固体電解質メモリは、イオン移動がメモリメカニズムであって、Ａｇ，Ｃｕなどのプラスイオンの濃度が高い低抵抗の導電パスがカルコゲナイド層あるいは酸化物層中に形成される。電極間の電圧を制御することにより、金属の電極から固体電解質層（この場合記憶層）に拡散した金属イオンによる導電パスを制御して抵抗値を変化させることができ、不揮発メモリ性がある。しかしながら、メモリの書き換えを繰り返すと、金属の電極から金属イオンが固体電解質に拡散して電極表面の原子レベルの形状が変化してしまい、書き換え特性が安定せず、抵抗が書き換え毎に変動する可能性がある。また、メモリの書き換えを繰り返すと、電極からの拡散で固体電解質中のＡｇ，Ｃｕなどの濃度が高くなりすぎ、ＯＮとＯＦＦの中間の抵抗で変化しなくなる可能性がある。これらは、情報の記憶が可能な半導体装置の性能を低下させる。以上のようなことから、より安定したデータ書換え特性を備えた固体電解質を用いたメモリ素子が求められる。
本発明の目的は、情報の記憶が可能な半導体装置の性能を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、記憶層と前記記憶層の両面にそれぞれ形成された第１電極および第２電極とを有するメモリ素子を半導体基板上に形成した半導体装置であって、前記記憶層が、互いに隣接する前記第１電極側の第１の層と前記第２電極側の第２の層とを有し、前記第１の層は、Ｃｕ，Ａｇ，Ａｕ，Ａｌ，Ｚｎ，Ｃｄより成る第１の元素群より選ばれた少なくとも１種類の元素と、Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ，Ｔｉ，Ｚｒ，Ｈｆ，Ｆｅ，Ｃｏ，Ｎｉ，Ｐｔ，Ｐｄ，Ｒｈ，Ｉｒ，Ｒｕ，Ｏｓ，ランタノイド元素より成る第２の元素群より選ばれた少なくとも１種類の元素と、Ｓ，Ｓｅ，Ｔｅより成る第３の元素群より選ばれた少なくとも１種類の元素とを含有する材料からなり、前記第２の層は、前記第１の元素群より選ばれた少なくとも１種類の元素と、前記第２の元素群より選ばれた少なくとも１種類の元素と、酸素とを含有する材料からなるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
情報の記憶が可能な半導体装置の性能を向上させることができる。
また、低消費電力で、安定したデータ書換え特性を備えた半導体装置を実現できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本発明の一実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
図１は、本実施の形態の半導体装置におけるメモリ素子を模式的に示す説明図（断面図）である。図１では、理解を簡単にするために、メモリ素子ＲＭの周囲を囲む絶縁膜（後述の絶縁膜４１，６１，６２に対応）については、図示を省略している。
図１に示されるように、本実施の形態のメモリ素子（記憶素子）ＲＭは、記憶層（記録層、記憶材料層）ＭＬと、記憶層ＭＬの両面（互いに反対側の面、ここでは下面および上面）にそれぞれ形成された下部電極（プラグ状電極、導体部、第１電極）ＢＥおよび上部電極（上部電極膜、導体部、第２電極）ＴＥとを有している。このようなメモリ素子ＲＭが半導体基板（後述する半導体基板１１に対応）上に形成されて半導体装置が構成されている。すなわち、本実施の形態の半導体装置は、下部電極ＢＥと、下部電極ＢＥ上に形成された記憶層ＭＬと、記憶層ＭＬ上に形成された上部電極ＴＥとを有するメモリ素子ＲＭを備えた半導体装置である。
また、その理由は後述するが、図１に示されるようにメモリ素子の下部電極ＢＥと記憶層ＭＬとの間には、はがれ防止膜（界面層、後述のはがれ防止膜５１に対応）ＰＦを介在させることが好ましいが、間にはがれ防止膜ＰＦを介在させること無く下部電極ＢＥと記憶層ＭＬとを直接的に接触（接続）させることもできる。すなわち、下部電極ＢＥは、はがれ防止膜ＰＦを介在して記憶層ＭＬの第１の層ＭＬ１に隣接しているが、はがれ防止膜ＰＦを形成しない場合は、記憶層ＭＬの第１の層ＭＬ１に直接隣接している。はがれ防止膜ＰＦは、例えば酸化クロム（例えばＣｒ２Ｏ３）または酸化タンタル（例えばＴａ２Ｏ５）などで形成され、この場合、下部電極ＢＥと記憶層ＭＬの第１の層ＭＬ１との間に、酸化クロムまたは酸化タンタルからなる層（すなわち、はがれ防止膜）が形成されていることになる。
下部電極ＢＥは、半導体基板上に形成された絶縁膜（後述する絶縁膜４１に対応するが図１では図示を省略している）の開口部（後述するスルーホール４２に対応）内に埋め込まれ、はがれ防止膜ＰＦは、下部電極ＢＥが埋め込まれた絶縁膜上に形成され、はがれ防止膜ＰＦ上に記憶層ＭＬと上部電極ＴＥが下から順に形成されている。そして、記憶層ＭＬの少なくとも一部が下部電極ＢＥと平面的に（半導体基板の主面に平行な平面でみて）重なっている。すなわち、下部電極ＢＥの上面は、記憶層ＭＬの平面パターンに内包されるように形成されている。
上部電極ＴＥと下部電極ＢＥとの間に配置された記憶層ＭＬは、下部電極ＢＥ側の第１の層ＭＬ１（金属カルコゲナイド層）と、上部電極ＴＥ側の第２の層ＭＬ２（金属酸化物層）との積層構造を有している。第１の層ＭＬ１と第２の層ＭＬとは、互いに隣接している。第１の層ＭＬ１は、固体電解質の役割をする層（固体電解質層と略記するが、層を構成する材料が固体電解質として公知の材料でなくても良い）であり、第２の層ＭＬ２は、イオン供給層としての役割を果たす層である。
上部電極ＴＥの上には、導電性のプラグ（導体部）６４が形成されており、上部電極ＴＥとプラグ６４が電気的に接続されている。
上部電極ＴＥは、記憶層ＭＬの第２の層ＭＬ２に隣接している。上部電極ＴＥは、記憶層ＭＬの第２の層ＭＬ２中に拡散しにくい元素により形成されていることが好ましい。上部電極ＴＥは、導電体材料からなり、第２の層ＭＬ２中への拡散を防止するため、好ましくは、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、チタン（Ｔｉ）より成る群より選ばれた少なくとも１種類の元素を主成分として含有するが、少量の不純物を含んでもよい。例えば、上部電極ＴＥを、第２の層ＭＬ２中に拡散しにくい元素（好ましくはＷ，Ｍｏ，Ｔａ，Ｐｔ，Ｐｄ，Ｒｈ，Ｉｒ，Ｒｕ，Ｏｓ，Ｔｉ）の単体金属、合金（金属の混合物）または金属化合物で形成することができ、金属化合物として好ましいのは低抵抗の金属窒化物、例えばチタン窒化物（Ｔｉ窒化物）である。上部電極ＴＥをこのような構成とすることで、上部電極ＴＥから記憶層ＭＬ（第２の層ＭＬ２）中への金属元素または金属イオンの供給され過ぎを防止することができるため、後述するリセット動作時に上部電極ＴＥおよび下部電極ＢＥ間の導電パス（後述する導電パスＣＤＰに対応）の切断が不十分で低抵抗となってしまうのを防止でき、リセット状態の安定性を高めることができ、メモリ素子ＲＭの書き換え耐性を向上することができる。
下部電極ＢＥは、記憶層ＭＬの第１の層ＭＬ１中に拡散しにくい元素により形成されていることが好ましい。下部電極ＴＥは、導電体材料からなり、第１の層ＭＬ１中への拡散を防止するため、好ましくは、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、チタン（Ｔｉ）より成る群より選ばれた少なくとも１種類の元素を主成分として含有するが、少量の不純物を含んでもよい。例えば、下部電極ＴＥを、第１の層ＭＬ１中に拡散しにくい元素（好ましくはＷ，Ｍｏ，Ｔａ，Ｐｔ，Ｐｄ，Ｒｈ，Ｉｒ，Ｒｕ，Ｏｓ，Ｔｉ）の単体金属、合金（金属の混合物）または金属化合物で形成することができ、金属化合物として好ましいのは金属窒化物などである。例えば、下部電極ＢＥを、チタン（Ｔｉ）膜、窒化チタン（Ｔｉ−Ｎ）膜あるいはそれらの積層膜などからなる導電性バリア膜４３ａとタングステン（Ｗ）または窒化チタン（Ｔｉ−Ｎ）などからなる主導体膜４３ｂで構成することができる。下部電極ＢＥをこのような構成とすることで、下部電極ＢＥに対して上部電極ＴＥ側を負電位としたときに下部電極ＢＥから記憶層ＭＬ（第１の層ＭＬ１）中への金属元素または金属イオンが供給されるのを防止できる。このため、メモリ素子ＲＭを的確に動作させることができ、また、メモリ素子ＲＭの書き換え耐性を向上することができる。
記憶層ＭＬの第１の層ＭＬ１は、Ｃｕ（銅）、Ａｇ（銀）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｚｎ（亜鉛）およびＣｄ（カドミウム）より成る群（これを第１の元素群と称する）より選ばれた少なくとも１種類の元素と、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）およびランタノイド元素より成る群（これを第２の元素群と称する）より選ばれた少なくとも１種類の元素と、Ｓ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）より成る群（これを第３の元素群と称する）より選ばれた少なくとも１種類の元素とを主成分として含有する材料からなる。記憶層ＭＬの第１の層ＭＬ１は、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含んでいるので、カルコゲナイド材料（カルコゲナイド、カルコゲナイド半導体）により形成されている、すなわちカルコゲナイド層（金属カルコゲナイド層）とみなすことができる。記憶層ＭＬの第１の層ＭＬ１の好ましい組成については、後で詳述する。
記憶層ＭＬの第２の層ＭＬ２は、Ｃｕ（銅）、Ａｇ（銀）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｚｎ（亜鉛）およびＣｄ（カドミウム）より成る群（第１の元素群）より選ばれた少なくとも１種類の元素と、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）およびランタノイド元素からなる群（第２の元素群）より選ばれた少なくとも１種類の元素と、酸素（Ｏ）とを主成分として含有する材料からなる。記憶層ＭＬの第２の層ＭＬ２は、酸素元素（Ｏ）を含んでいるので、酸化物（金属酸化物）により形成されている、すなわち酸化物層（金属酸化物層）とみなすことができる。記憶層ＭＬの第２の層ＭＬ２の好ましい組成については、後で詳述する。
なお、以下では、簡略化のために、上記のＣｕ（銅）、Ａｇ（銀）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｚｎ（亜鉛）およびＣｄ（カドミウム）より成る群を、第１の元素群と称することとする。また、上記のＶ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）およびランタノイド元素より成る群を、第２の元素群と称することとする。また、上記のＳ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）より成る群を、第３の元素群と称することとする。また、第１の元素群に属しかつ記憶層ＭＬに含まれる元素を、α元素と称することとする。また、第２の元素群に属しかつ記憶層ＭＬに含まれる元素をβ元素と称することとする。また、第３の元素群に属しかつ記憶層ＭＬに含まれる元素をγ元素と称することとする。
上記のように、記憶層ＭＬの第１の層ＭＬ１は、α元素とβ元素とγ元素とを含有する材料からなり、記憶層ＭＬの第２の層ＭＬ２は、α元素とβ元素と酸素（Ｏ）とを含有する材料からなる。
記憶層ＭＬの第１の層ＭＬ１において、β元素およびγ元素は互いに結合し、電界（電圧）が印加されても、安定で変化しにくく、記憶層ＭＬ中を拡散しにくいが、β元素およびγ元素に比べてα元素は、電界（電圧）の印加により記憶層ＭＬ中を拡散しやすい。これは、β元素とγ元素との結合力は、α元素とγ元素との結合力よりも大きいためである。また、記憶層ＭＬの第２の層ＭＬ２において、β元素および酸素（Ｏ）は互いに結合し、電界（電圧）が印加されても、安定で変化しにくく、記憶層ＭＬ中を拡散しにくいが、β元素および酸素（Ｏ）に比べてα元素は、電界（電圧）の印加により記憶層ＭＬ中を拡散しやすい。これは、β元素と酸素（Ｏ）との結合力は、α元素と酸素（Ｏ）との結合力よりも大きいためである。
記憶層ＭＬが含有するα元素（第１の元素群の元素）は、記憶層ＭＬ（主として第１の層ＭＬ１）中を拡散または移動して記憶層ＭＬ中で導電パス（後述する導電パスＣＤＰ）を形成する働きを有する元素である。第１の元素群の元素のうち、Ｃｕ（銅）とＡｇ（銀）は、この導電パスを容易に形成できる点で好ましい。従って、記憶層ＭＬの第１の層ＭＬ１および第２の層ＭＬ２が、α元素として、Ｃｕ（銅）またはＡｇ（銀）を含有すれば、導電パス（後述する導電パスＣＤＰ）を容易に形成できるので、より好ましい。また、記憶層ＭＬ（第１の層ＭＬ１および第２の層ＭＬ２）が含有するα元素がＣｕ（銅）であれば、半導体装置の製造工程中（例えば埋め込み銅配線の形成工程など）でＣｕ（銅）を使用しているので、金属汚染などの心配が少ない。また、記憶層ＭＬ（第１の層ＭＬ１および第２の層ＭＬ２）が含有するα元素がＡｇ（銀）であれば、Ａｇ（銀）はＣｕ（銅）よりもイオン半径が小さく拡散速度が速いので、書き込み時の記憶層ＭＬ中のα元素の拡散速度を速めることができ、書き込み速度をより向上することができる。
また、記憶層ＭＬの第１の層ＭＬ１が含有しかつ第１の元素群に属する元素の種類と、記憶層ＭＬの第２の層ＭＬ２が含有しかつ第１の元素群に属する元素の種類とが同じであれば（すなわち第１の層ＭＬ１が含有するα元素と第２の層ＭＬ２が含有するα元素とが同じであれば）、より好ましい。例えば、第１の層ＭＬ１が含有しかつ第１の元素群に属する元素がＣｕの場合は、第２の層ＭＬ２が含有しかつ第１の元素群に属する元素もＣｕであることが好ましい。これにより、記憶層ＭＬに導電パスをより的確に形成できるようになる。
また、記憶層ＭＬの第１の層ＭＬ１が含有しかつ第２の元素群に属する元素の種類と、記憶層ＭＬの第２の層ＭＬ２が含有しかつ第２の元素群に属する元素の種類とが同じであれば（すなわち第１の層ＭＬ１が含有するβ元素と第２の層ＭＬ２が含有するβ元素とが同じであれば）、より好ましい。例えば、第１の層ＭＬ１が含有しかつ第２の元素群に属する元素がＴａの場合は、第２の層ＭＬ２が含有しかつ第２の元素群に属する元素もＴａであることが好ましい。これにより、書き換えによる組成の変化が無く、第２の元素群に属する元素の電極間導電パス（後述する導電パスＣＤＰ）形成への寄与が容易になるという利点がある。
記憶層ＭＬ中のβ元素（第２の元素群の元素）は、後述する導電パスＣＤＰ中に一部含まれ、導電パスＣＤＰの形成を補助し、また、温度が上がった時の導電パスＣＤＰの安定性を増す働きを有する。更に、本実施の形態とは異なり、記憶層ＭＬ中にβ元素（第２の元素群の元素）が無い場合には、記憶層ＭＬ中の原子のかなりの割合を占める金属元素（α元素）が動くため記憶層ＭＬの膜（層）全体の構造が不安定になってしまうが、本実施の形態では、γ元素または酸素と強く結合するβ元素（第２の元素群の元素）が記憶層ＭＬ中に存在するために、α元素が移動しても記憶層ＭＬの膜（層）構造が安定である。このため、メモリ素子ＲＭの書き換えを繰り返しても記憶層ＭＬの膜構造が安定し、メモリ素子の書き換え耐性を向上させることができる。このような効果を高める上では、記憶層ＭＬが含有するβ元素としては、第２の元素群の元素のうち、Ｔａ（タンタル），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｃｒ（クロム）が特に好ましい。従って、記憶層ＭＬの第１の層ＭＬ１および第２の層ＭＬ２が、β元素として、Ｔａ（タンタル），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｃｒ（クロム）より成る群より選択された少なくとも１種類の元素を含有すれば、より好ましい。
記憶層ＭＬの第２の層ＭＬ２は、記憶層ＭＬ（主として第１の層ＭＬ１）中を移動（拡散）する金属イオンまたは金属元素（ここではα元素に対応）の供給層、すなわちイオン供給層または金属元素供給層である。記憶層ＭＬの第１の層ＭＬ１は、金属イオンまたは金属元素（ここではα元素に対応）が移動（拡散）する固体電解質層である。なお、本願において、固体電解質とは、広い意味での固体電解質であって、抵抗変化が検出される何らかの電荷移動を可能にするものであればよい。
α元素として、β元素、γ元素および酸素（Ｏ）に比べて、電界の印加により移動しやすいものを用いているので、電界の印加により、α元素が第２の層ＭＬ２から第１の層ＭＬ１に拡散したり、第１の層ＭＬ１から第２の層ＭＬ２に戻ったりすることができる。一方、第２の層ＭＬ２中のβ元素および酸素（Ｏ）は互いに結合して、電界（電場）が印加されても、安定で変化しにくく、第１の層ＭＬ１中には拡散しにくい。また、第１の層ＭＬ１中のβ元素およびγ元素は互いに結合して、電界（電場）が印加されても、安定で変化しにくく、第２の層ＭＬ２中には拡散しにくい。このため、電界を印加しても、第２の層ＭＬ２中のβ元素および酸素（Ｏ）は、第１の層ＭＬ１中に拡散せず、第１の層ＭＬ１中のβ元素およびγ元素は、第２の層ＭＬ２中に拡散しないので、記憶層ＭＬの情報の書き換えを繰り返すことによりα元素の移動が繰り返されたとしても、β元素および酸素（Ｏ）によって第２の層ＭＬ２の形状を維持することができ、β元素およびγ元素によって第１の層ＭＬ１の形状を維持することができる。このため、メモリ素子ＲＭの書き換えを繰り返しても記憶層ＭＬの変形または変性を防止でき、記憶層ＭＬの膜構造を安定させることができる。従って、メモリ素子ＲＭの多数回の書き換えを安定して行うことができる。
また、記憶層ＭＬの各層（第１の層ＭＬ１および第２の層ＭＬ２）は、周期律表の第ＶＩ族に属する元素を含有しているが、第２の層ＭＬ２は酸素（Ｏ）を含有しているのに対して、第１の層ＭＬ１は、Ｓ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）より成る群（第３の元素群）より選ばれた少なくとも１種類の元素を含有している。このため、記憶層ＭＬにおいて、第２の層ＭＬ２よりも第１の層ＭＬ１の方が、導電パス（後述の導電パスＣＤＰに対応）形成に寄与する元素（ここではα元素）の移動度またはモビリティ（半導体中の電子などのキャリアの移動度またはモビリティと類似の定義）が高くなる。その理由は、次のようなものである。
周期律表の第ＶＩ族に属する元素である酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）は、マイナス２価イオンになった時に金属のプラスイオンよりも大きさ（イオン半径）が大きく、また、原子番号が大きくなる酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）の順にイオンの大きさ（イオン半径）が大きくなる。記憶層ＭＬの各層（第１の層ＭＬ１および第２の層ＭＬ２）は、イオンの大きさ（イオン半径）が大きい元素を多量に含むほど原子またはイオン間の隙間が大きくなり、金属イオン（α元素）が通過しやすくなる、すなわちモビリティが大きくなると考えられる。また、記憶層ＭＬの各層（第１の層ＭＬ１および第２の層ＭＬ２）が含有する周期律表の第ＶＩ族に属する元素のイオン半径を大きくするほど、導電パス形成に寄与する元素（α元素）と記憶層ＭＬを構成する他の元素（β元素や第ＶＩ族の元素）との間の引力や結合力が小さくなり、これもモビリティを大きくするのに寄与すると考えられる。
このため、第２の層ＭＬ２は酸素（Ｏ）を含有しているのに対して、第１の層ＭＬ１は、酸素（Ｏ）よりもイオン半径が大きなＳ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）より成る群（第３の元素群）より選ばれた少なくとも１種類の元素を含有しているので、第２の層ＭＬ２よりも第１の層ＭＬ１の方が、原子またはイオン間の隙間が大きく、また導電パス形成に寄与する元素（ここではα元素）に作用する引力や結合力が小さくなる。従って、第２の層ＭＬ２よりも第１の層ＭＬ１の方が、金属イオン（ここではα元素のイオン）が通過（移動）しやすくなるので、導電パス形成に寄与する元素（ここではα元素）のモビリティが大きくなると考えられる。
また、第２の層ＭＬ２は酸素（Ｏ）を含有しているが、第２の層ＭＬ２はＳ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）を含有していないことが好ましい。また、第１の層ＭＬ１はＳ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）より成る群（第３の元素群）より選ばれた少なくとも１種類の元素を含有しているが、第１の層ＭＬ１は酸素（Ｏ）を含有していないことが好ましい。これにより、第２の層ＭＬ２よりも第１の層ＭＬ１で、導電パス（後述の導電パスＣＤＰに対応）形成に寄与する元素（α元素）のモビリティが的確に高くなるようにすることができる。
このように、記憶層ＭＬは、導電パス形成に寄与する元素（α元素）のモビリティが異なる第１の層ＭＬ１および第２の層ＭＬ２で構成されている。このため、モビリティが高い第１の層ＭＬ１では、導電パス形成に寄与する元素（α元素）が動きやすいので、第１の層ＭＬ１に導電パスが一旦形成された後、印加電圧（リセット電圧およびセット電圧）の方向によって、あるいは印加電圧のかけかた(パルス幅、パルス電圧の大きさなど)の違いによって、導電パスと下部電極ＢＥとの間の接続が切れたり繋がったりするようにできる。一方、モビリティが低い第２の層ＭＬ２では、導電パス形成に寄与する元素（ここではα元素）が動きにくいので、第２の層ＭＬ２に導電パスが一旦形成された後は、電圧（リセット電圧、セット電圧およびリード電圧）が印加されても第２の層ＭＬ２中で導電パスを構成している元素（ここではα元素）がほとんど動かないようにし、導電パスと上部電極ＴＥとの間の電気的接続を維持することができる。
また、第３の元素群の元素のうち、Ｓ（硫黄）は、バンドギャップが広いために、メモリ素子ＲＭの高抵抗状態（リセット状態）の抵抗を高くできるので、特に好ましい。従って、記憶層ＭＬの第１の層ＭＬ１が、γ元素として、Ｓ（硫黄）を含有すれば、メモリ素子ＲＭの高抵抗状態（リセット状態）の抵抗を高くできるので、より好ましい。
また、第１の層ＭＬ１および第２の層ＭＬ２ともに、イオン（ここではα元素のイオン）のモビリティがＣｕ２Ｓ層より低いことが好ましく、その理由は、これらの層を通る導電パス（後述する導電パスＣＤＰ）の電極との接続が切れにくくなるためである。
また、第１の層ＭＬ１または第２の層ＭＬ２の一方が低抵抗率である場合には、第１の層ＭＬ１または第２の層ＭＬ２の一方が電極を兼ねることもできる。この場合、電極として機能する第１の層ＭＬ１または第２の層ＭＬ２は、下部電極ＢＥまたは上部電極ＴＥの一部の代わりとするのが好ましいが、下部電極ＢＥまたは上部電極ＴＥと同じ形状にできる場合は、下部電極ＢＥまたは上部電極ＴＥを省略することもできる。なお、第２の層ＭＬ２が電極として機能することで上部電極ＴＥを省略した場合でも、電圧印加のために第２の層ＭＬ２には何らかの導体部（例えばプラグ６４）を接続するので、その第２の層ＭＬ２に接続する導体部をメモリ素子ＲＭの電極（第２電極）とみなすこともできる。同様に、第１の層ＭＬ１が電極として機能することで下部電極ＢＥを省略した場合でも、電圧印加のために第１の層ＭＬ１には何らかの導体部（例えば配線３７ａ）を接続する（但し接続する導体部と第１の層ＭＬ１の間にはがれ防止膜ＰＦなどを介在させる場合もある）ので、その第１の層ＭＬ１に接続する導体部をメモリ素子ＲＭの電極（第１電極）とみなすこともできる。
記憶層ＭＬにおける導電パスＣＤＰの形成について、より詳細に説明する。図２は、記憶層ＭＬにおいて、導電パスＣＤＰが下部電極ＢＥと上部電極ＴＥとの間をつなぐように形成されている状態（セット状態、オン状態）のメモリ素子ＲＭを模式的に示す説明図（断面図）である。図３は、記憶層ＭＬにおいて、下部電極ＢＥと上部電極ＴＥとの間で導電パスＣＤＰが切れている状態（リセット状態、オフ状態）のメモリ素子ＲＭを模式的に示す説明図（断面図）である。図２および図３は、上記図１と同じ断面図であるが、図面を見易くするために、記憶層ＭＬで低抵抗率となっている領域、すなわち記憶層ＭＬにおいて導電パスＣＤＰおよび低抵抗部分ＬＲＰとなっている領域にだけハッチングを付し、それ以外はハッチングを省略している。
半導体装置を製造した直後の状態では、記憶層ＭＬには電圧が印加されていないので、導電パスは形成されていない。このため、半導体装置の製造後、記憶層ＭＬにおいて上部電極ＴＥと下部電極ＢＥとの間をつなぐ導電パスＣＤＰを一旦形成するために、電圧を印加する。この電圧印加は、比較的大きな初期化電圧（後で印加されるリセット電圧、セット電圧およびリード電圧よりも高い電圧）を互いに逆方向に繰り返し印加することで、行うことができる。すなわち、下部電極ＢＥを負電位としかつ上部電極ＴＥを正電位とするなどして、下部電極ＢＥの電位が上部電極ＴＥの電位よりも低くなるような第１の初期化電圧を印加して下部電極ＢＥおよび上部電極ＴＥ間の記憶層ＭＬに比較的大きな電流を流すことと、下部電極ＢＥを正電位としかつ上部電極ＴＥを負電位とするなどして、下部電極ＢＥの電位が上部電極ＴＥの電位よりも高くなるような第２の初期化電圧を印加して下部電極ＢＥおよび上部電極ＴＥ間の記憶層ＭＬに比較的大きな電流を流すこととを繰り返す。
このような初期化電圧印加（第１の初期化電圧印加と第２の初期化電圧印加の繰り返し）によって、電流経路に沿って金属イオンが集まって（移動して）、図２に示されるように、金属イオンが高濃度に存在する導電パス（導電経路、低抵抗部分）ＣＤＰが、下部電極ＢＥと上部電極ＴＥの間をつなぐように記憶層ＭＬ中に形成される。導電パスＣＤＰは、記憶層ＭＬにおいて、金属イオン（主としてα元素が主体であるがβ元素も含まれ得る）が高濃度に存在する部分であり、導電パスＣＤＰでは、金属イオン（金属原子）からそこに近接する金属イオン（金属原子）に容易に電子が移動できるので、低い抵抗値（抵抗率）が実現される。このため、記憶層ＭＬにおいて、導電パスＣＤＰは、それ以外の領域よりも抵抗率が低くなる。この導電パスＣＤＰが、記憶層ＭＬに、下部電極ＢＥと上部電極ＴＥとの間をつなぐ（連結する）ように形成されることにより、記憶層ＭＬが低抵抗となり、メモリ素子ＲＭが低抵抗となる。
このように、図２のように記憶層ＭＬにおいて導電パスＣＤＰが下部電極ＢＥと上部電極ＴＥとの間をつなぐ（連結する）ように形成されている状態（セット状態、オン状態）でリセット電圧を印加することで、図３に示されるように、記憶層ＭＬにおいて下部電極ＢＥと上部電極ＴＥとの間をつなぐ導電パスＣＤＰを切ることができる。
例えば、下部電極ＢＥを正電位としかつ上部電極ＴＥを負電位とするなどして、下部電極ＢＥの電位が上部電極ＴＥの電位よりも高くなるようなリセット電圧を上部電極ＴＥおよび下部電極ＢＥ間（すなわちプラグ６４および下部電極ＢＥ間）に印加する。リセット電圧は、電圧の絶対値（上部電極ＴＥおよび下部電極ＢＥ間の電位差の絶対値）が、上記第１の初期化電圧および第２の初期化電圧の絶対値（上部電極ＴＥおよび下部電極ＢＥ間の電位差の絶対値）よりも小さいか、あるいは、電圧印加時間が、上記第１の初期化電圧および第２の初期化電圧の電圧印加時間よりも短くなるようにする。リセット電圧をこのような値に設定するのは、リセット時に第２の層ＭＬ中でのα元素の移動を抑制して第２の層ＭＬ２内の導電パスＣＤＰを維持できるようにするためである。換言すれば、第１の層ＭＬ１と第２の層ＭＬ２におけるα元素のモビリティの差を反映して、第１の層ＭＬ１中でα元素が移動するが、第２の層ＭＬ中ではα元素がほとんど移動しないように、リセット電圧を設定する。
このリセット電圧により、記憶層ＭＬの第１の層ＭＬ１中で導電パスＣＤＰを形成していたα元素（α元素のイオン）は、負電位側である上部電極ＴＥ側に移動し、第２の層ＭＬ２内に収容される。一方、上記のように第１の層ＭＬ１に比べて第２の層ＭＬ２はα元素のモビリティが小さいため、リセット電圧を印加しても、第２の層ＭＬ２ではα元素はほとんど移動しない。このため、リセット電圧を印加することで、図３に示されるように、第２の層ＭＬ２内の導電パスＣＤＰはほとんど変化しないのに対して、第１の層ＭＬ１の第２の層ＭＬ２に隣接する領域において、導電パスＣＤＰが切れた状態（導電パスＣＤＰが形成されていない状態）となり、記憶層ＭＬにおいて下部電極ＢＥと上部電極ＴＥとの間が導電パスＣＤＰでつながっていない状態となるので、記憶層ＭＬが高抵抗となり、メモリ素子ＲＭが高抵抗となる。
また、α元素に比べてβ元素はγ元素や酸素（Ｏ）との結合力が強いため、リセット電圧を印加してもほとんど移動しない。このため、リセット電圧を印加しても、図３のように、第１の層ＭＬ１の下部電極ＢＣＥに隣接する領域に、β元素が比較的高濃度に存在する低抵抗部分ＬＲＰが残存する場合もあるが、リセット電圧によってα元素が移動したことにより、この低抵抗部分ＬＲＰは第２の層ＭＬ２内の導電パスＣＤＰとはつながらない。従って、リセット電圧を印加したときに、第１の層ＭＬ１の下部電極ＢＣＥに隣接する領域に、低抵抗部分ＬＲＰが残存していても、記憶層ＭＬにおいて下部電極ＢＥと上部電極ＴＥとの間が低抵抗領域（低抵抗部分ＬＲＰおよび導電パスＣＤＰ）でつながった状態とはならず、記憶層ＭＬが高抵抗となり、メモリ素子ＲＭが高抵抗となる。なお、上記低抵抗部分ＬＲＰが第１の層ＭＬ１の下部電極ＢＣＥに隣接する領域に形成されていなくても、メモリ素子ＲＭの動作に問題はない。
一方、図３のように記憶層ＭＬにおいて下部電極ＢＥと上部電極ＴＥとの間の導電パスＣＤＰが切れている状態（リセット状態、オフ状態）でセット電圧を印加することで、図２のように、記憶層ＭＬにおいて、下部電極ＢＥと上部電極ＴＥとの間を再度、導電パスＣＤＰでつなぐことができる。
例えば、下部電極ＢＥを負電位としかつ上部電極ＴＥを正電位とするなどして、下部電極ＢＥの電位が上部電極ＴＥの電位よりも低くなるようなセット電圧を上部電極ＴＥおよび下部電極ＢＥ間（すなわちプラグ６４および下部電極ＢＥ間）に印加する。セット電圧は、電圧の絶対値が、上記第１の初期化電圧および第２の初期化電圧の絶対値よりも小さいか、あるいは、電圧印加時間が、上記第１の初期化電圧および第２の初期化電圧の電圧印加時間よりも短くなるようにする。
このセット電圧により、第１の層ＭＬ１近傍の第２の層ＭＬ２のα元素（α元素のイオン）は、第１の層ＭＬ１中に拡散して負電位側である下部電極ＢＥ側に移動して導電パスＣＤＰを再形成し、第１の層ＭＬ１において導電パスＣＤＰが第２の層ＭＬ２から下部電極ＢＥをつなぐ様に形成された状態となる。一方、上記のように、第１の層ＭＬ１に比べて第２の層ＭＬ２は、α元素のモビリティが小さいため、セット電圧を印加しても、第２の層ＭＬ２内の導電パスＣＤＰはほとんど維持される。このため、セット電圧を印加することで、図３に示されるように、記憶層ＭＬにおいて、導電パスＣＤＰが下部電極ＢＥと上部電極ＴＥとの間をつなぐ（連結する）ように形成されている状態となり、記憶層ＭＬが低抵抗となり、メモリ素子ＲＭが低抵抗となる。このセット状態では、導電率が高く細い（フィラメント状の）導電パスＣＤＰが上部電極ＴＥおよび下部電極ＢＥ間を電気的に接続するように形成されるため、上部電極ＴＥおよび下部電極ＢＥ間の抵抗が低下するのである。
このように、酸素（Ｏ）は、Ｓ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）よりイオン半径が小さいので、イオンの動きを制限する効果があるため、酸素（Ｏ）を含有する第２の層ＭＬ２は、電位勾配によりほとんどのイオンが一方向、またその逆方向に動いてどちらかの電極との接続が切れてしまい、両電極（上部電極ＴＥおよび下部電極ＢＥ）間をつなぐ導電パスＣＤＰが形成できない状況になるのを防ぐ役割をする。すなわち、第２の層ＭＬ２と、これに隣接する導電率の高い層（上部電極ＴＥ）との間の電気的接続は、導電率の高い層（上部電極ＴＥ）が導電パスを形成する金属元素（α元素）をほとんど含まない場合でも、常に保たれるようになる。
また、上部電極ＴＥと下部電極ＢＥの電位差がゼロかまたは所定のしきい値よりも小さければ、α元素は記憶層ＭＬ（特に第１の層ＭＬ１）中を移動せず、記憶層ＭＬ中の導電パスの状態は維持される。
下部電極ＢＥの電位(電圧)は、後述するメモリセルトランジスタＱＭ１，ＱＭ２などを介して下部電極ＢＥに印加される電圧により制御することができ、上部電極ＴＥの電位（電圧）は、後述する配線７２（７２ａ）およびプラグ６４などを介して上部電極ＴＥに印加される電圧により制御することができる。また、ここで説明したように、リセット電圧とセット電圧とを互いに逆方向の電圧にしてメモリ素子ＲＭを制御する場合は、メモリ素子ＲＭを有する半導体装置は、リセット時とセット時で上部電極と下部電極間に互いに逆方向の電圧を印加できるような回路を有している。
なお、本願においては、図２のように、導電パスＣＤＰが記憶層ＭＬ中に下部電極ＢＥと上部電極ＴＥとの間をつなぐ（連結する）ように形成されることにより、記憶層ＭＬが低抵抗となり、メモリ素子ＲＭが低抵抗となった状態を、セット状態またはオン（ＯＮ）状態と呼ぶものとする。また、セット電圧を印加してメモリ素子ＲＭの記憶層ＭＬをセット状態にする動作をセット動作（または単にセット）と呼ぶものとする。従って、セット電圧はメモリ素子ＲＭの記憶層ＭＬをセット状態にするための電圧である。また、本願においては、図３のように、記憶層ＭＬにおいて、下部電極ＢＥと上部電極ＴＥとの間が導電パスＣＤＰでつながっておらず、下部電極ＢＥおよび上部電極ＴＥ間の導電パスＣＤＰが切れた状態となって、記憶層ＭＬが高抵抗となり、メモリ素子ＲＭが高抵抗となった状態を、リセット状態またはオフ（ＯＦＦ）状態と呼ぶものとする。また、リセット電圧を印加してメモリ素子ＲＭの記憶層ＭＬをリセット状態にする動作をリセット動作（または単にリセット）と呼ぶものとする。従って、リセット電圧はメモリ素子ＲＭの記憶層ＭＬをリセット状態にするための電圧である。
このように、リセット電圧やセット電圧を印加することにより、記憶層ＭＬ中の元素（主としてα元素）が記憶層ＭＬ中を移動して、各メモリセルの記憶層ＭＬにおいて、下部電極ＢＥと上部電極ＴＥとの間をつなぐように導電パスＣＤＰが形成された低抵抗の状態（セット状態、オン状態）と、下部電極ＢＥと上部電極ＴＥとの間をつなぐようには導電パスＣＤＰが形成されていない高抵抗の状態（リセット状態、オフ状態）との間を変化（遷移）させることができる。このため、下部電極ＢＥと上部電極ＴＥに印加される電圧を制御することにより、下部電極ＢＥおよび上部電極ＴＥ間の電界（電場）を制御し、それによって記憶層ＭＬ中の金属元素（主としてα元素）の移動を制御して導電パスＣＤＰの形成状態を制御することができ、各メモリセルの記憶層ＭＬにおいて、低抵抗のセット状態と高抵抗のリセット状態との間を変化（遷移）させたり、各状態を保持したりすることができる。これにより、記憶層ＭＬの抵抗値（抵抗率）すなわちメモリ素子ＲＭの抵抗値を変化させることができ、それによって、不揮発性の記憶素子（メモリ）を形成することができる。メモリ素子ＲＭは、下部電極ＢＥおよび上部電極ＴＥ間の記憶層ＭＬの電気抵抗値が高い高抵抗状態（リセット状態）と低い低抵抗状態（セット状態）とによって情報が記憶される。すなわち、下部電極ＢＥおよび上部電極ＴＥ間の記憶層ＭＬが低抵抗の状態（下部電極ＢＥと上部電極ＴＥとの間をつなぐように導電パスＣＤＰが形成された状態）にあるか、あるいは記憶層ＭＬが高抵抗の状態（下部電極ＢＥと上部電極ＴＥとの間をつなぐように導電パスＣＤＰが形成されてはいない状態）にあるかを記憶情報とし、記憶層ＭＬが含有する金属元素（主としてα元素）が記憶層ＭＬ（主として第１の層ＭＬ１）中を移動することにより、記憶層ＭＬに情報を記憶（記録）させることができる。
また、メモリ素子ＲＭ（記憶層ＭＬ）に記憶された情報を読み出すためのリード電圧は、第１の層ＭＬ１および第２の層ＭＬ２の両方で記憶層ＭＬ中の元素（特にα元素）が移動しない（すなわち導電パスＣＤＰの状態が変化しない）ような値に設定する。例えば、リード電圧の絶対値をリセット電圧およびセット電圧の絶対値よりも小さくする。このようなリード電圧を下部電極ＢＥおよび上部電極ＴＥ間に印加することで、メモリ素子ＲＭの抵抗値を読み出し、それによって、記憶層ＭＬ（メモリ素子ＲＭ）が高抵抗状態であるかあるいは低抵抗状態であるかを、すなわち記憶素子ＲＭの記憶情報を、読み出すことができる。リセット時の抵抗（上部電極ＴＥおよび下部電極ＢＥ間の電気抵抗）はセット時の抵抗（上部電極ＴＥおよび下部電極ＢＥ間の電気抵抗）よりも高く、例えばその比は１０（１０倍）倍程度である。
このように、記憶層ＭＬ中で原子またはイオン（ここでは主としてα元素）が移動して物理特性（例えば電気抵抗など）が変化することにより記憶層ＭＬに情報を記憶（記録）することができ、また、記憶層ＭＬ中で原子またはイオン（ここでは主としてα元素）が移動して物理特性（例えば電気抵抗など）が変化することにより記憶層ＭＬに記憶した情報を書き換えることができる。また、アクセス時にアクセス対象である選択メモリセルの通過電流などにより、選択メモリセルにおける記憶層ＭＬの記憶情報（高抵抗か低抵抗か）を読み出すことができる。また、上記の物理特性が変化するとは、例えば上部電極ＴＥおよび下部電極ＢＥ間の電気抵抗が変化することや、電気容量が変化することなどを示し、ここで説明したように電気抵抗が変化するのがより好ましい。
また、下部電極ＢＥと上部電極ＴＥの電位差がゼロかまたは所定のしきい値よりも小さければ、α元素は記憶層ＭＬ中を移動しないので、半導体装置への電源の供給を行わなくとも、記憶層ＭＬに記憶された情報は保持される。このため、記憶層ＭＬまたはメモリ素子ＲＭは不揮発性の記憶素子として機能することができる。また、メモリ素子ＲＭは、固体電解質メモリとみなすこともできる。
また、本実施の形態とは異なり、記憶層ＭＬを第１の層ＭＬ１または第２の層ＭＬ２の一方だけによって構成する（すなわち第１の層ＭＬ１または第２の層ＭＬ２ｂの一方の形成を省略する）ことも考えられるが、この場合、記憶層ＭＬ内の導電パス形成に寄与する元素（ここではα元素）が、印加電圧の方向によって上部電極ＴＥ側または下部電極ＢＥ側に移動して片寄ってしまい、上部電極ＴＥから下部電極ＢＥに達する導電パスＣＤＰをうまく形成することができなくなる。
また、本実施の形態とは異なり、金属電極に挟まれた１層のカルコゲナイドの固体電解質層からなる固体電解質メモリでは、固体電解質層が１層で、陽極（正電位側の金属電極）を構成する元素の固体電解質層中のモビリティが高いため、陽極（金属電極）から固体電解質中に金属イオンが拡散しても、固体電解質層において、イオン濃度が高い導電パスが陽極との接続を保って陰極（負電位側の金属電極）に向かって伸びることはない。そして、陽極から固体電解質中に拡散して移動した金属イオンは陰極付近に堆積して、金属イオンが高濃度に存在する高濃度領域（導電領域）が陰極付近に山状（陽極側を頂点としかつ陰極に接する領域を底辺とした山状または三角状の形状）に形成され、この高濃度領域が徐々に陽極方向に向かって高くなり、その高濃度領域の頂点が陽極に達すると両電極（陽極および陰極）間が電気的につながることになる。この場合、逆方向の電圧を印加すると、山状の高濃度領域の上部から金属イオンが剥ぎ取られ、山状の高濃度領域の高さが低くなると両電極（陽極および陰極）間の接続が切れる。この山状の高濃度領域（導電領域）の裾野部分は電極の横幅よりも広がる可能性があり、高集積化の障害になる可能性がある。
それに対して、本実施の形態では、上部電極ＴＥおよび下部電極ＢＥ間の配置された記憶層ＭＬが、下部電極ＢＥ側の第１の層ＭＬ１と上部電極ＴＥ側の第２の層ＭＬ２の積層構造を有し、導電パスＣＤＰ形成に寄与する元素（ここではα元素）のモビリティが第１の層ＭＬ１と第２の層ＭＬ２とで異なるようにしている。このようにすることにより、イオンが無理に押し込まれて形成された導電パスＣＤＰは、上部電極ＴＥから下方（下部電極ＢＥ方向）に伸びて上下方向の電線状あるいはフィラメント状になり、下部電極ＢＥとの接続が印加電圧の方向によって、あるいは電圧のかけかた(パルス幅、パルス電圧など)によって、切れたり繋がったりする。上記の細い電線状あるいはフィラメント状の導電パスＣＤＰを、印加電圧により制御して形成できるため、優れた性能および機能を備えたメモリ素子を実現できる。
すなわち、本実施の形態では、第１の層ＭＬ１と第２の層ＭＬ２においてα元素のモビリティに差を付けることで、リセット電圧やセット電圧印加時に、第１の層ＭＬ１中でα元素が移動するが、第２の層ＭＬ中ではα元素がほとんど移動しないようにしている。このため、リセット電圧やセット電圧印加によって第２の層ＭＬ２内の導電パスＣＤＰはほとんど変化せず、導電パスＣＤＰと上部電極ＴＥとの間の接続は常に維持され、リセット電圧やセット電圧印加によって導電パスＣＤＰと下部電極ＢＥとの接続が切れたりつながったりする。このため、印加電圧による制御によって、上記の細い電線状あるいはフィラメント状の導電パスＣＤＰを、上部電極ＴＥおよび下部電極ＢＥ間の記憶層ＭＬに的確に形成することができる。
また、本実施の形態では、第１の層ＭＬ１と第２の層ＭＬ２においてα元素のモビリティに差を付けることで、リセット電圧やセット電圧印加時に、第１の層ＭＬ１中でα元素が移動するが、第２の層ＭＬ中ではα元素がほとんど移動しないようにしている。このため、リセット電圧やセット電圧印加によって第２の層ＭＬ２内の導電パスＣＤＰはほとんど変化しない。従って、リセット電圧やセット電圧印加によって第１の層ＭＬ１内で形成される導電パスＣＤＰの位置が、第２の層ＭＬ２内の導電パスＣＤＰの先端（第１の層ＭＬと第２の層ＭＬの界面に接する部分）と下部電極ＢＥとの間をつなぐ位置に限定される。すなわち、リセット状態でも第２の層ＭＬ２内に維持された導電パスＣＤＰによって、セット時に第１の層ＭＬ１で復活する導電パスＣＤＰの位置と太さがほぼ決まることになる。これにより、導電パスＣＤＰの形成位置の面内方向（記憶層ＭＬの形成面に平行な方向）のバラツキによる書換え不安定の発生を防止することができる。また、書き換えを繰り返したときの抵抗値の再現性を高めることができる。また、セットとリセットの繰り返しによる書換えを安定して行えるようになる。
また、下部電極ＢＥの面積を記憶層ＭＬの下面の面積よりも小さくし、下部電極ＢＥが記憶層ＭＬの下面の一部が平面的（半導体基板の主面に平行な平面）に重なるが、記憶層ＭＬの他の部分は下部電極ＢＥとは平面的に重ならないようにしている。このようにすることで、記憶層ＭＬの第１の層ＭＬ１に形成される導電パスＣＤＰの形成位置の面内方向（記録層ＭＬの形成面に平行な方向）のバラツキによる書換え不安定の発生を、更に的確に防止することができる。また、書き換えを繰り返したときの抵抗値の再現性を更に的確に高めることができる。
このようにして、本実施の形態では、情報の記憶が可能な半導体装置の性能を向上させることができる。また、低消費電力で、安定したデータ書換え特性を備えた半導体装置を実現することができる。また、低電圧、低消費電力で多数回の書換えが可能になる。
また、イオン供給層である第２の層ＭＬ２も、その内部で導電パスを形成するイオン（ここではα元素のイオン）が移動できるわけであるから、それ自身固体電解質層としても機能する。導電パスＣＤＰがフィラメント状である場合、第２の層ＭＬは、フィラメント（導電パスＣＤＰ）が形成される周辺でだけ固体電解質層となっていると考えることもできる。
図４は、メモリ素子ＲＭの電圧対電流特性を模式的に示す説明図（グラフ）である。
メモリ素子ＲＭの電圧対電流特性は、図４に示したようになる。まず高抵抗のリセット状態から電圧を上げ、閾値を越えるとインパクトイオン化が起きてキャリア数が増大し、かつイオン化された金属原子（α元素）が動いてフィラメント状の導電パスＣＤＰが形成され、更に少し抵抗が下がり、セット状態となる。電圧を下げても低抵抗状態が維持される。高抵抗状態にするには、導電パスに短時間大きな電流を流すと、発生した熱で導電パスのイオンが周辺に拡散して高抵抗状態に戻る。
次に、記憶層ＭＬの第１の層ＭＬ１および第２の層ＭＬ２の組成について、より詳細に説明する。
図５は、記憶層ＭＬの第１の層ＭＬ１を構成する材料の望ましい組成範囲を示す説明図（グラフ、三角図、組成図）であり、図６は、記憶層ＭＬの第２の層ＭＬ２を構成する材料の望ましい組成範囲を示す説明図（グラフ、三角図、組成図）である。
本発明者は、記憶層ＭＬの第１の層ＭＬ１および第２の層ＭＬ２の材料に種々の組成の材料を用いて上記図１のようなメモリ素子を作成し、種々の特性を調べたところ、記憶層ＭＬの第１の層ＭＬ１は、Ｃｕ（銅）、Ａｇ（銀）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｚｎ（亜鉛）およびＣｄ（カドミウム）より成る群（第１の元素群）より選ばれた少なくとも１種類の元素を２０原子％以上７０原子％以下含有し、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）およびランタノイド元素からなる群（第２の元素群）より選ばれた少なくとも１種類の元素を３原子％以上４０原子％以下含有し、Ｓ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）より成る群（第３の元素群）より選ばれた少なくとも１種類の元素を２０原子％以上６０原子％以下含有する材料からなることが好ましいことが分かった。それ以外の元素（第１の元素群、第２の元素群および第３の元素群以外の元素）を１０原子％以下、第１の層ＭＬ１が含むこともできる。
すなわち、記憶層ＭＬの第１の層ＭＬ１の組成を組成式αＸβＹγＺ、ここで０．２≦Ｘ≦０．７，０．０３≦Ｙ≦０．４，０．２≦Ｚ≦０．６，Ｘ＋Ｙ＋Ｚ＝１、で表される組成とすることが、メモリ素子の性能を向上する上で極めて有効であることを見出した。ここで、記憶層ＭＬの第１の層ＭＬ１の組成式αＸβＹγＺにおけるαは、第１の元素群より選ばれた少なくとも１種類の元素であり、記憶層ＭＬの第１の層ＭＬ１の組成式αＸβＹγＺにおけるβは、第２の元素群より選ばれた少なくとも１種類の元素であり、記憶層ＭＬの第１の層ＭＬ１の組成式αＸβＹγＺにおけるγは、第３の元素群より選ばれた少なくとも１種類の元素である。なお、ここで示す記憶層ＭＬの第１の層ＭＬ１の組成αＸβＹγＺは、第１の層ＭＬ１の膜厚方向の平均組成で表記したものである。
このような記憶層ＭＬの第１の層ＭＬ１の望ましい組成範囲を、図５にハッチングを付して示してある。本実施の形態では、記憶層ＭＬの第１の層ＭＬ１は、α元素、β元素およびγ元素を構成元素として含んでいるので、図５の組成三角図で、記憶層ＭＬの第１の層ＭＬ１の望ましい組成範囲を示してある。なお、図５では、α元素としてＣｕ（銅）を、β元素としてＴａ（タンタル）を、例として記載している。
また、本発明者は、記憶層ＭＬの第１の層ＭＬ１および第２の層ＭＬ２の材料に種々の組成の材料を用いて上記図１のようなメモリ素子を作成し、種々の特性を調べたところ、記憶層ＭＬの第２の層ＭＬ２は、Ｃｕ（銅）、Ａｇ（銀）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｚｎ（亜鉛）およびＣｄ（カドミウム）より成る群（第１の元素群）より選ばれた少なくとも１種類の元素を５原子％以上５０原子％以下含有し、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）およびランタノイド元素からなる群（第２の元素群）より選ばれた少なくとも１種類の元素を１０原子％以上５０原子％以下含有し、Ｏ（酸素）を３０原子％以上７０原子％以下含有する材料からなることが好ましいことが分かった。それ以外の元素（第１の元素群、第２の元素群および酸素以外の元素）を１０原子％以下、第２の層ＭＬ２が含むこともできる。
すなわち、記憶層ＭＬの第２の層ＭＬ２の組成を組成式αＸβＹＯＺ、ここで０．０５≦Ｘ≦０．５，０．１≦Ｙ≦０．５，０．３≦Ｚ≦０．７，Ｘ＋Ｙ＋Ｚ＝１、で表される組成とすることが、メモリ素子の性能を向上する上で極めて有効であることを見出した。ここで、記憶層ＭＬの第２の層ＭＬ２の組成式αＸβＹＯＺにおけるαは、第１の元素群より選ばれた少なくとも１種類の元素であり、記憶層ＭＬの第２の層ＭＬ２の組成式αＸβＹＯＺにおけるβは、第２の元素群より選ばれた少なくとも１種類の元素であり、記憶層ＭＬの第２の層ＭＬ２の組成式αＸβＹＯＺにおけるＯは、酸素（Ｏ）である。なお、ここで示す記憶層ＭＬの第２の層ＭＬ２の組成αＸβＹＯＺは、第２の層ＭＬ２の膜厚方向の平均組成で表記したものである。
このような記憶層ＭＬの第２の層ＭＬ２の望ましい組成範囲を、図６にハッチングを付して示してある。本実施の形態では、記憶層ＭＬの第２の層ＭＬ２は、α元素、β元素および酸素（Ｏ）を構成元素として含んでいるので、図６の組成三角図で、記憶層ＭＬの第２の層ＭＬ２の望ましい組成範囲を示してある。なお、図６では、α元素としてＣｕ（銅）を、β元素としてＴａ（タンタル）を、例として記載している。
本発明者が検討したメモリ素子の特性の組成依存性の代表例を、図７〜図１８に示す。このうち、図７、図１２、図１３および図１８は膜抵抗の組成依存性を示すグラフであり、図８、図９、図１１、図１４、図１５および図１７はセット抵抗の組成依存性を示すグラフであり、図１０および図１６は耐熱温度の組成依存性を示すグラフである。
なお、図７、図１２、図１３および図１８のグラフの縦軸の膜抵抗は、上記の導電パスＣＤＰが存在しない場合の膜自身の抵抗（電気抵抗）に対応するものである。膜抵抗は、その膜を構成する材料を一辺１００ｎｍの立法体としたときの、１つの面とそれに対抗する面（例えば上面と下面）との間の電気抵抗として求めてある。面積や膜厚が異なる膜によって膜抵抗を測定する場合は、面積と膜厚の比で膜抵抗を換算する。
また、図８、図９、図１１、図１４、図１５および図１７のグラフの縦軸のセット抵抗は、上記の導電パスＣＤＰが存在する場合（図２のセット状態）の上部電極ＴＥおよび下部電極ＢＥ間の抵抗（電気抵抗）に対応するものである。
また、図１０および図１６のグラフの縦軸の耐熱温度（動作保障温度）は、メモリ素子に書き込んだデータを安定して保持できる上限温度に対応するものである。ここでは、メモリ素子の耐熱温度（動作保障温度）を調べるために、メモリ素子にデータを書き込んだ後、高温環境下に３分程度放置してから、その高温保持によってメモリ素子に抵抗の低下、抵抗の上昇あるいはセット電圧の上昇が生じたかどうかを確認した。そして、メモリ素子の抵抗の低下、抵抗の上昇およびセット電圧の上昇を非常に小さな値に抑制できる上限の温度を、耐熱温度（動作保障温度）とした。従って、メモリ素子にデータを書き込んだ後、耐熱温度（動作保障温度）以下の温度に加熱しても、この加熱に起因したメモリ素子の抵抗の低下、抵抗の上昇およびセット電圧の上昇はほとんど発生せず、メモリ素子に書き込んだデータを安定して保持させることができる。しかしながら、メモリ素子にデータを書き込んだ後に耐熱温度（動作保障温度）よりも高い温度に加熱すると、この加熱に起因してメモリ素子の抵抗の低下、抵抗の上昇あるいはセット電圧の上昇が発生してしまい、メモリ素子に書き込んだデータを安定して保持できなくなる。
これら図７〜図１８の各グラフを参照して、記憶層ＭＬの第１の層ＭＬ１および第２の層ＭＬ２の望ましい組成について説明する。なお、図７〜図１２は、第２の層ＭＬ２の組成をＣｕ０．２５Ｔａ０．２５Ｏ０．５に固定し、第１の層ＭＬ１の組成を、Ｃｕ０．５Ｔａ０．１５Ｓ０．３５をベース組成として各元素の含有率を変化させている。また、図１３〜図１８は、第１の層ＭＬ１の組成をＣｕ０．５Ｔａ０．１５Ｓ０．３５に固定し、第２の層ＭＬ２の組成を、Ｃｕ０．２５Ｔａ０．２５Ｏ０．５をベース組成として各元素の含有率を変化させている。また、セット抵抗および耐熱温度は、第１の層ＭＬ１および第２の層ＭＬ２の膜厚を、両方３０ｎｍとして測定している。
図７は、第１の層ＭＬ中のＣｕ含有率に対する第１の層ＭＬ１の膜抵抗の依存性を示すグラフであり、グラフの横軸が第１の層ＭＬ１におけるＣｕ（銅）の含有率に対応し、グラフの縦軸がＭＬ１の膜抵抗に対応する。また、図８は、第１の層ＭＬ１中のＣｕ含有率に対するセット抵抗の依存性を示すグラフであり、グラフの横軸が第１の層ＭＬ１におけるＣｕ（銅）の含有率に対応し、グラフの縦軸がセット抵抗に対応する。なお、図７および図８のグラフの場合、第１の層ＭＬ１におけるＴａ（タンタル）とＳ（硫黄）の原子比（原子数比）を１５：３５に固定し、第１の層ＭＬ１中のＣｕ（銅）の含有率を変化させている。すなわち、第１の層ＭＬ１中のＣｕ（銅）の原子数をＭＣｕとし、第１の層ＭＬ１中のＴａ（タンタル）の原子数をＭＴａとし、第１の層ＭＬ１中のＳ（硫黄）の原子数をＭＳとして表すと、図７および図８の場合、「ＭＣｕ／（ＭＣｕ＋ＭＴａ＋ＭＳ）」がグラフの横軸に対応し、かつ、ＭＴａ：ＭＳ＝１５：３５としている。この考え方は、図９〜図１８などでも同様である。
図７に示されるように、第１の層ＭＬ１中のＣｕ（銅）の含有率が多すぎると第１の層ＭＬ１の膜抵抗が小さくなりすぎてしまい、また、図８に示されるように、第１の層ＭＬ１中のＣｕ（銅）の含有率が少なすぎると、低抵抗となるべきセット抵抗が大きくなりすぎてしまう。このため、第１の層ＭＬ１中のＣｕ（銅）の含有率を、２０原子％（ａｔ．％：atomic％）以上７０原子％以下とすることが好ましい。これにより、セット状態とリセット状態の抵抗差を確保することができる。第１の層ＭＬ１中のＣｕ（銅）の含有率が７０原子％よりも多いと、第１の層ＭＬ１自身が電極のように抵抗が低くなって固体電解質として機能しなくなり、一方、２０原子％よりも少ないと第１の層ＭＬ１が化学的に不安定となり、また、セットが不十分になるが、第１の層ＭＬ１中のＣｕ（銅）の含有率を２０原子％以上７０原子％以下とすることで、これらの問題は解消され、不揮発性のメモリ素子としての動作を的確に行えるようになる。
図９は、第１の層ＭＬ１中のＴａ含有率に対するセット抵抗の依存性を示すグラフであり、グラフの横軸が第１の層ＭＬ１におけるＴａ（タンタル）の含有率に対応し、グラフの縦軸がセット抵抗に対応する。また、図１０は、第１の層ＭＬ１中のＴａ含有率に対する耐熱温度の依存性を示すグラフであり、グラフの横軸が第１の層ＭＬ１におけるＴａ（タンタル）の含有率に対応し、グラフの縦軸が耐熱温度に対応する。なお、図９および図１０のグラフの場合、第１の層ＭＬ１におけるＣｕ（銅）とＳ（硫黄）の原子比（原子数比）を５０：３５に固定し、第１の層ＭＬ１中のＴａ（タンタル）の含有率を変化させている。
図９に示されるように、第１の層ＭＬ１中のＴａ（タンタル）の含有率が多すぎると、低抵抗となるべきセット抵抗が大きくなりすぎてしまい、また、図１０に示されるように、第１の層ＭＬ１中のＴａ（タンタル）の含有率が少なすぎると耐熱温度が低くなってしまう。このため、第１の層ＭＬ１中のＴａ（タンタル）の含有率を、３原子％以上４０原子％以下とすることが好ましい。これにより、セット抵抗を小さくして不揮発性のメモリ素子としての動作が行えるようにするとともに、耐熱温度を高める（例えば１８０℃以上にする）ことができる。第１の層ＭＬ１中のＴａ（タンタル）の含有率が４０原子％よりも多いと、セット抵抗が高くなりすぎ、一方、３原子％よりも少ないと低抵抗状態（セット状態）の耐熱性が不足するが、第１の層ＭＬ１中のＴａ（タンタル）の含有率を３原子％以上４０原子％以下とすることで、これらの問題は解消され、不揮発性のメモリ素子としての動作を的確に行えるようになる。
図１１は、第１の層ＭＬ１中のＳ含有率に対するセット抵抗の依存性を示すグラフであり、グラフの横軸が第１の層ＭＬ１におけるＳ（硫黄）の含有率に対応し、グラフの縦軸がセット抵抗に対応する。また、図１２は、第１の層ＭＬ１中のＳ含有率に対する第１の層ＭＬ１の膜抵抗の依存性を示すグラフであり、グラフの横軸が第１の層ＭＬ１におけるＳ（硫黄）の含有率に対応し、グラフの縦軸が第１の層ＭＬ１の膜抵抗に対応する。なお、図１１および図１２のグラフの場合、第１の層ＭＬ１におけるＣｕ（銅）とＴａ（タンタル）の原子比（原子数比）を５０：１５に固定し、第１の層ＭＬ１中のＳ（硫黄）の含有率を変化させている。
図１１に示されるように、第１の層ＭＬ中のＳ（硫黄）の含有率が多すぎると、低抵抗となるべきセット抵抗が大きくなりすぎてしまい、また、図１２に示されるように、第１の層ＭＬ１中のＳ（硫黄）の含有率が少なすぎると第１の層ＭＬ１の膜抵抗が小さくなりすぎてしまう。このため、第１の層ＭＬ１中のＳ（硫黄）の含有率を、２０原子％以上６０原子％以下とすることが好ましい。これにより、セット状態とリセット状態の抵抗差を確保することができる。第１の層ＭＬ１中のＳ（硫黄）の含有率が６０原子％よりも多いと、セットが不十分になり、一方、２０原子％よりも少ないと第１の層ＭＬ１自身が電極のように抵抗が低くなって固体電解質として機能しなくなるが、第１の層ＭＬ１中のＳ（硫黄）の含有率を２０原子％以上６０原子％以下とすることで、これらの問題は解消され、不揮発性のメモリ素子としての動作を的確に行えるようになる。
図１３は、第２の層ＭＬ２中のＣｕ含有率に対する第２の層ＭＬ２の膜抵抗の依存性を示すグラフであり、グラフの横軸が第２の層ＭＬ２におけるＣｕ（銅）の含有率に対応し、グラフの縦軸が第２の層ＭＬ２の膜抵抗に対応する。また、図１４は、第２の層ＭＬ２中のＣｕ含有率に対するセット抵抗の依存性を示すグラフであり、グラフの横軸が第２の層ＭＬ２におけるＣｕ（銅）の含有率に対応し、グラフの縦軸がセット抵抗に対応する。なお、図１３および図１４のグラフの場合、第２の層ＭＬ２におけるＴａ（タンタル）とＯ（酸素）の原子比（原子数比）を２５：５０に固定し、第２の層ＭＬ２中のＣｕ（銅）の含有率を変化させている。
図１３に示されるように、第２の層ＭＬ２中のＣｕ（銅）の含有率が多すぎると第２の層ＭＬ２の膜抵抗が小さくなりすぎてしまい、また、図１４に示されるように、第２の層ＭＬ２中のＣｕ（銅）の含有率が少なすぎると、低抵抗となるべきセット抵抗が大きくなりすぎてしまう。このため、第２の層ＭＬ２中のＣｕ（銅）の含有率を、５原子％以上５０原子％以下とすることが好ましい。これにより、セット状態とリセット状態の抵抗差を確保することができる。第２の層ＭＬ２中のＣｕ（銅）の含有率が５０原子％よりも多いと、第２の層ＭＬ２の化学的安定性が不足し、更には第２の層ＭＬ２自身が電極のように抵抗が低くなってリセットが困難になり、一方、５原子％よりも少ないとセットが不十分になるが、第２の層ＭＬ２中のＣｕ（銅）の含有率を５原子％以上５０原子％以下とすることで、これらの問題は解消され、不揮発性のメモリ素子としての動作を的確に行えるようになる。
図１５は、第２の層ＭＬ２中のＴａ含有率に対するセット抵抗の依存性を示すグラフであり、グラフの横軸が第２の層ＭＬ２におけるＴａ（タンタル）の含有率に対応し、グラフの縦軸がのセット抵抗に対応する。また、図１６は、第２の層ＭＬ２中のＴａ含有率に対する耐熱温度の依存性を示すグラフであり、グラフの横軸が第２の層ＭＬ２におけるＴａ（タンタル）の含有率に対応し、グラフの縦軸が耐熱温度に対応する。なお、図１５および図１６のグラフの場合、第２の層ＭＬ２におけるＣｕ（銅）とＯ（酸素）の原子比（原子数比）を２５：５０に固定し、第２の層ＭＬ２中のＴａ（タンタル）の含有率を変化させている。
図１５に示されるように、第２の層ＭＬ２中のＴａ（タンタル）の含有率が多すぎると、低抵抗となるべきセット抵抗が大きくなりすぎてしまい、また、図１６に示されるように、第２の層ＭＬ２中のＴａ（タンタル）の含有率が少なすぎると耐熱温度が低くなってしまう。このため、第２の層ＭＬ２中のＴａ（タンタル）の含有率（原子比）を、１０原子％以上５０原子％以下とすることが好ましい。これにより、セット抵抗を小さくして不揮発性のメモリ素子としての動作が行えるようにするとともに、耐熱温度を高める（例えば１８０℃以上にする）ことができる。第２の層ＭＬ２中のＴａ（タンタル）の含有率が５０原子％よりも多いと、セット抵抗が高くなりすぎ、一方、１０原子％よりも少ないと低抵抗状態（セット状態）の耐熱性が不足するが、第２の層ＭＬ２中のＴａ（タンタル）の含有率を１０原子％以上５０原子％以下とすることで、これらの問題は解消され、不揮発性のメモリ素子としての動作を的確に行えるようになる。
図１７は、第２の層ＭＬ２中のＯ含有率に対するセット抵抗の依存性を示すグラフであり、グラフの横軸が第２の層ＭＬ２におけるＯ（酸素）の含有率に対応し、グラフの縦軸がセット抵抗に対応する。また、図１８は、第２の層ＭＬ２中のＯ含有率に対する第２の層ＭＬ２の膜抵抗の依存性を示すグラフであり、グラフの横軸が第２の層ＭＬ２におけるＯ（酸素）の含有率に対応し、グラフの縦軸が第２の層ＭＬ２の膜抵抗に対応する。なお、図１７および図１８のグラフの場合、第２の層ＭＬ２におけるＣｕ（銅）とＴａ（タンタル）の原子比（原子数比）を２５：２５に固定し、第２の層ＭＬ２中のＯ（酸素）の含有率を変化させている。
図１７に示されるように、第２の層ＭＬ２中のＯ（酸素）の含有率が多すぎるとセット抵抗が大きくなりすぎてしまい、また、図１８に示されるように、第２の層ＭＬ２中のＯ（酸素）の含有率が少なすぎると第２の層ＭＬ２の膜抵抗が小さくなりすぎてしまう。このため、第２の層ＭＬ２中のＯ（酸素）の含有率（原子比）を、３０原子％以上７０原子％以下とすることが好ましい。これにより、セット状態とリセット状態の抵抗差を確保することができる。第２の層ＭＬ２中のＯ（酸素）の含有率が７０原子％よりも多いと、セットが不十分になり、一方、３０原子％よりも少ないと第２の層ＭＬ２自身が電極のように抵抗が低くなってリセットが困難になるが、第２の層ＭＬ２中のＯ（酸素）の含有率を３０原子％以上７０原子％以下とすることで、これらの問題は解消され、不揮発性のメモリ素子としての動作を的確に行えるようになる。
従って、図７〜図１８の組成依存性を考慮すると、記憶層ＭＬの第１の層ＭＬ１の望ましい組成は、銅（Ｃｕ）とタンタル（Ｔａ）と硫黄（Ｓ）とを含有する場合、銅（Ｃｕ）の含有率が２０原子％以上７０原子％以下、タンタル（Ｔａ）の含有率が３原子％以上４０原子％以下、硫黄（Ｓ）の含有率が２０原子％以上６０原子％以下である。また、記憶層ＭＬの第２の層ＭＬ２望ましい組成は、銅（Ｃｕ）とタンタル（Ｔａ）と酸素（Ｏ）とを含有する場合、銅（Ｃｕ）の含有率が５原子％以上５０原子％以下、タンタル（Ｔａ）の含有率が１０原子％以上５０原子％以下、酸素（Ｏ）の含有率が３０原子％以上７０原子％以下である。この場合、記憶層ＭＬの第１の層ＭＬ１を構成する材料の組成（第１の層ＭＬ１の膜厚方向の平均組成）を次の組成式、ＣｕＸＴａＹＳＺ、ここで、０．２≦Ｘ≦０．７，０．０３≦Ｙ≦０．４，０．２≦Ｚ≦０．６、で表すことができ、また、記憶層ＭＬの第２の層ＭＬ２を構成する材料の組成（第２の層ＭＬ２の膜厚方向の平均組成）を次の組成式、ＣｕＸＴａＹＯＺ、ここで、０．０５≦Ｘ≦０．５，０．１≦Ｙ≦０．５，０．３≦Ｚ≦０．７、で表すことができる。記憶層ＭＬの第１の層ＭＬ１の望ましい組成として、例えば、Ｃｕ０．５Ｔａ０．１５Ｓ０．３５を例示でき、記憶層ＭＬの第２の層ＭＬ２の望ましい組成として、例えば、Ｃｕ０．２５Ｔａ０．２５Ｏ０．５を例示できる。
このような記憶層ＭＬの第１の層ＭＬ１および第２の層ＭＬ２の望ましい組成範囲は、上記図５および図６でハッチングを付した組成範囲に対応するものとなる。
また、図７〜図１８では、記憶層ＭＬの第１の層ＭＬ１を構成する材料をＣｕ−Ｔａ−Ｓ系材料とし、記憶層ＭＬの第２の層ＭＬ２を構成する材料をＣｕ−Ｔａ−Ｏ系材料としたが、本発明者の検討（実験）によれば、Ｃｕ以外の第１の元素群に属する元素を用い、Ｔａ以外の第２の元素群に属する元素を用い、Ｓ以外の第３の元素群に属する元素を用いても、図７〜図１８の組成依存性と同様の傾向が得られることが分かった。
従って、記憶層ＭＬの第１の層ＭＬ１は、第１の元素群（特に好ましくはＣｕ，Ａｇ）より選ばれた少なくとも１種類の元素を２０原子％以上７０原子％以下含有し、第２の元素群（特に好ましくはＴａ，Ｖ，Ｎｂ，Ｃｒ）より選ばれた少なくとも１種類の元素を３原子％以上４０原子％以下含有し、第３の元素群（特に好ましくはＳ）より選ばれた少なくとも１種類の元素を２０原子％以上６０原子％以下含有する材料からなることが好ましい。また、記憶層ＭＬの第２の層ＭＬ２は、第１の元素群（特に好ましくはＣｕ，Ａｇ）より選ばれた少なくとも１種類の元素を５原子％以上５０原子％以下含有し、第２の元素群（特に好ましくはＴａ，Ｖ，Ｎｂ，Ｃｒ）より選ばれた少なくとも１種類の元素を１０原子％以上５０原子％以下含有し、Ｏ（酸素）を３０原子％以上７０原子％以下含有する材料からなることが好ましい。
なお、第１の層ＭＬ１および第２の層ＭＬ２の好ましい組成について説明したが、この組成は、半導体装置の製造後、記憶層ＭＬに初期化電圧を印加して導電パスＣＤＰを形成した後（リセット電圧やセット電圧の印加前）の状態での組成に対応する。記憶層ＭＬ（後述の記憶層５２）の成膜後のプロセスにおける昇温などにより他の層との相互拡散が起きて、第１の層ＭＬ１および第２の層ＭＬ２の上記の好ましい組成が達成されてもよい。これは、以下の実施の形態で説明する組成についても同様である。
記憶層ＭＬの第１の層ＭＬ１および第２の層ＭＬ２を、このような組成とすることで、情報の記憶が可能な半導体装置の性能を向上させることができる。また、低消費電力で、安定したデータ書換え特性を備えた半導体装置を実現することができる。また、低電圧、低消費電力で多数回の書換えが可能になる。
また、第１の層ＭＬ１および第２の層ＭＬ２の上記好ましい組成においても、第１の層ＭＬ１および第２の層ＭＬ２が含有する第１の元素群の元素（α元素）として、Ｃｕ（銅），Ａｇ（銀）が好ましく、第１の層ＭＬ１および第２の層ＭＬ２が含有する第２の元素群の元素（β元素）として、Ｔａ（タンタル），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｃｒ（クロム）が好ましく、第１の層ＭＬ１が含有する第３の元素群の元素（γ元素）としてＳ（硫黄）が好ましいことは、上述したとおりである。
また、第１の層ＭＬ１と第２の層ＭＬ２のどちらか一方の層において、α元素（第１の元素群に属する元素）またはβ元素（第２の元素群に属する元素）の一方の含有率が実質的にゼロである場合、低抵抗の導電パスＣＤＰの安定性が不足するが、用途によっては、例えば低性能でも低価格が要求される用途では、使用可能である。前記低性能とは、例えば書換え可能回数やデータ保存寿命について低性能の場合である。
また、第１の層ＭＬ１の厚みｔ１や第２の層ＭＬ２の厚みｔ２が薄すぎると、メモリ素子ＲＭの書き換え可能回数が低下し、第１の層ＭＬ１の厚みｔ１や第２の層ＭＬ２の厚みｔ２が厚すぎると、セット電圧が大きくなってしまうことが本発明者の検討（実験）により分かった。このため、第１の層ＭＬ１の厚みｔ１は、１０〜１００ｎｍの範囲内が好ましく、特に好ましいのは１５〜６０ｎｍである。また、第２の層ＭＬ２の厚みｔ１は、１０〜１００ｎｍの範囲内が好ましく、特に好ましいのは１５〜６０ｎｍである。これにより、メモリ素子ＲＭの書き換え可能回数を向上し、またセット電圧の増大を抑制することができる。
次に、本実施の形態の半導体装置のメモリアレイ（メモリセルアレイ）の構成例を、図１９の回路図を参照して説明する。図１９は、本実施の形態の半導体装置のメモリアレイ（メモリセルアレイ）およびその周辺部の構成例を示す回路図である。また、図２０は、図１９のアレイ構成（回路）に対応する平面レイアウト（平面図）を示す平面図である。
図１９および図２０では、図面や説明が煩雑になるのを防ぐため、通常多数含まれるワード線およびビット線を簡略化して、４本のワード線ＷＬ１〜ＷＬ４と４本のビット線ＢＬ１〜ＢＬ４を示し、アレイの一部を示すに留めている。また、図１９および図２０に示されるメモリアレイの構造は、ＮＯＲ型として知られるものであり、読出しが高速に行えることから、システムプログラムの格納に適しており、例えば、単体メモリチップ、あるいはマイコンなどの論理ＬＳＩ混載用として用いられる。
図１９において、メモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４は、ワード線ＷＬ１に電気的に接続されている。同様に、メモリセルＭＣ２１〜ＭＣ２４，ＭＣ３１〜ＭＣ３４，ＭＣ４１〜ＭＣ４４は、それぞれ、ワード線ＷＬ２，ＷＬ３，ＷＬ４に電気的に接続されている。また、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１は、ビット線ＢＬ１に電気的に接続されている。同様に、メモリセルＭＣ１２〜ＭＣ４２，ＭＣ１３〜ＭＣ４３，ＭＣ１４〜ＭＣ４４は、それぞれ、ビット線ＢＬ２，ＢＬ３，ＢＬ４に電気的に接続されている。また、以下では、メモリセルＭＣ１１〜ＭＣ４４のそれぞれを構成するメモリセルを、メモリセルＭＣと呼ぶ場合もある。また、以下では、ワード線ＷＬ１〜ＷＬ４のそれぞれを構成するワード線を、ワード線ＷＬと呼ぶ場合もある。また、以下では、ビット線ＢＬ１〜ＢＬ４のそれぞれを構成するビット線を、ビット線ＢＬと呼ぶ場合もある。
各メモリセルＭＣ１１〜ＭＣ４４は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなる１個のメモリセルトランジスタ（ＭＩＳＦＥＴ）ＱＭと、それに直列に接続された１つのメモリ素子ＲＭからなる。メモリ素子ＲＭの構成については、上述したので、ここではその説明は省略する。各ワード線（ＷＬ１〜ＷＬ４）は、各メモリセル（ＭＣ１１〜ＭＣ４４）を構成するメモリセルトランジスタＱＭのゲート電極に電気的に接続されている。各ビット線（ＢＬ１〜ＢＬ４）は、各メモリセル（ＭＣ１１〜ＭＣ４４）を構成するメモリ素子（記憶素子）ＲＭに電気的に接続されている。また、各メモリセルトランジスタＱＭにおけるメモリ素子ＲＭに接続される側とは異なる側の一端は、ソース線ＳＬに電気的に接続されている。
ワード線ＷＬ１〜ＷＬ４を駆動するのは、それぞれ、ワードドライバＷＤ１〜ＷＤ４である。どのワードドライバＷＤ１〜ＷＤ４を選択するかは、Ｘアドレスデコーダ（ロウ（行）デコーダ）ＸＤＥＣからの信号で決まる。ここで、符号ＶＰＬは各ワードドライバＷＤ１〜ＷＤ４への電源供給線で、Ｖｄｄは電源電圧、ＶＧＬは各ワードドライバＷＤ１〜ＷＤ４の電位引抜き線である。なお、ここでは電位引き抜き線ＶＧＬは、接地電圧（接地電位）に固定されている。
各ビット線ＢＬ１〜ＢＬ４の一端は、それぞれ、ＭＩＳＦＥＴからなる選択トランジスタＱＤ１〜ＱＤ４を介してセンスアンプＳＡに接続される。各選択トランジスタＱＤ１〜ＱＤ４は、アドレス入力にしたがって、Ｙアドレスデコーダ（ビットデコーダ、カラム（列）デコーダ）ＹＤＥＣ１またはＹＤＥＣ２を介して選択される。本実施の形態では、選択トランジスタＱＤ１，ＱＤ２がＹアドレスデコーダＹＤＥＣ１で選択され、選択トランジスタＱＤ３，ＱＤ４がＹアドレスデコーダＹＤＥＣ２で選択される構成となっている。センスアンプＳＡは、メモリセル（ＭＣ１１〜ＭＣ４４）から選択トランジスタＱＤ１〜ＱＤ４を介して読み出した信号を検出および増幅する。なお、図示はしないが、各選択トランジスタＱＤ１〜ＱＤ４には、センスアンプＳＡに加えて読み出し用や書き込み用の電圧または電流を供給する回路が接続されている。
図２０において、符号ＦＬは活性領域、Ｍ１は第１層配線（後述する配線３７に対応）、Ｍ２は第２層配線（後述する配線７２に対応）、ＦＧはシリコン基板上に形成されたＭＩＳＦＥＴのゲートとして用いられるゲート電極層（後述するゲート電極１６ａ，１６ｂ，１６ｃなどを構成する導体膜パターンに対応）である。また、符号ＦＣＴは、活性領域ＦＬ上面と第１層配線Ｍ１の下面とを結ぶコンタクトホール（後述するコンタクトホール３２に対応）、ＳＣＴは第１層配線Ｍ１上面とメモリ素子ＲＭの下面とを結ぶコンタクトホール（後述するスルーホール４２に対応）、ＴＣＴは第１層配線Ｍ１上面と第２層配線Ｍ２下面とを結ぶコンタクトホール（後述するスルーホール６５に対応）である。
メモリ素子ＲＭは、同一のビット線（ＢＬ）に電気的に接続されているメモリセル（ＭＣ）間で、コンタクトホールＴＣＴを介して第２層配線Ｍ２に引き上げられる。この第２層配線Ｍ２がそれぞれのビット線（ＢＬ）として用いられる。ワード線ＷＬ１〜ＷＬ４は、ゲート電極層ＦＧで形成してある。ゲート電極層ＦＧには、ポリシリコンとシリサイド（シリコンと高融点金属との合金）との積層などを用いている。また、例えば、メモリセルＭＣ１１を構成するメモリセルトランジスタＱＭ１とメモリセルＭＣ２１を構成するメモリセルトランジスタＱＭ２はソース領域を共有し、このソース領域は、コンタクトホールＦＣＴを介して、第１層配線Ｍ１からなるソース線ＳＬに接続されている。図２０に示されるように、他のメモリセルを構成するメモリセルトランジスタＱＭも、これに倣う。
ビット線ＢＬ１〜ＢＬ４は、メモリセルアレイ外周に配置された選択トランジスタＱＤ１〜ＱＤ４のソース側に接続されている。選択トランジスタＱＤ１とＱＤ２のドレイン領域、および選択トランジスタＱＤ３とＱＤ４のドレイン領域は共通である。これらの選択トランジスタＱＤ１〜ＱＤ４は、ＹアドレスレコーダＹＤＥＣ１あるいはＹＤＥＣ２からの信号を受けて、指定のビット線を選択する働きも持つ。なお、選択トランジスタＱＤ１〜ＱＤ４は、本実施の形態では、例えばｎチャネル型である。
次に、本実施の形態の半導体装置の構造について、より詳細に説明する。
図２１は、本実施の形態の半導体装置の要部断面図である。図２１においては、メモリセル領域１０Ａの断面（要部断面）と周辺回路領域（論理回路領域）１０Ｂの断面（要部断面）とが示されている。メモリセル領域１０Ａには、上記メモリセルトランジスタＱＭを含むメモリセルＭＣがアレイ状に配置されており、その一部の断面図が図２１（断面図）に示されている。周辺回路領域１０Ｂには、例えば、上記図１９および図２０に示したセンスアンプＳＡなどを含む各種メモリ周辺回路や、ロジックとメモリが混在した半導体装置の場合には、加えて複数の各種ロジック回路などが配置されており、その一部の断面図が図２１に示されている。なお、図２１においては、理解を簡単にするために、メモリセル領域１０Ａの断面と周辺回路領域１０Ｂとを隣接して示しているが、メモリセル領域１０Ａと周辺回路領域１０Ｂとの位置関係は必要に応じて変更することができる。
図２１に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に素子分離領域１２が形成されており、この素子分離領域１２で分離された活性領域にはｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４が形成されている。このうち、ｐ型ウエル１３ａはメモリセル領域１０Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１０Ｂに形成されている。
メモリセル領域１０Ａのｐ型ウエル１３ａ上にはｎチャネル型のＭＩＳＦＥＴからなるメモリセルトランジスタＱＭ（ここではメモリセルトランジスタＱＭ１，ＱＭ２）が形成されている。周辺回路領域１０Ｂのｐ型ウエル１３ｂ上にはｎチャネル型のＭＩＳＦＥＴからなるＭＩＳトランジスタＱＮが形成され、周辺回路領域１０Ｂのｎ型ウエル１４上にはｐチャネル型のＭＩＦＥＴからなるＭＩＳトランジスタＱＰが形成されている。なお、本願においては、ＭＩＳＦＥＴをＭＩＳトランジスタと呼ぶ場合もある。
メモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２は、メモリセル領域１０Ａのメモリセル選択用のＭＩＳＦＥＴである。メモリセルトランジスタＱＭ１，ＱＭ２は、ｐ型ウエル１３ａの上部に互いに離間して形成されており、それぞれ、ｐ型ウエル１３ａの表面のゲート絶縁膜１５ａと、ゲート絶縁膜１５ａ上のゲート電極１６ａとを有している。ゲート電極１６ａの側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などからなるサイドウォール（側壁スペーサ）１８ａが形成されている。ｐ型ウエル１３ａ内には、メモリセルトランジスタＱＭ１のドレイン領域としての半導体領域（ｎ型不純物拡散層）２０とメモリセルトランジスタＱＭ２のドレイン領域としての半導体領域（ｎ型不純物拡散層）２１と、メモリセルトランジスタＱＭ１，ＱＭ２のソース領域としての半導体領域（ｎ型不純物拡散層）２２とが形成されている。
各半導体領域２０，２１，２２は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ−型半導体領域１７ａと、ｎ−型半導体領域１７ａよりも不純物濃度が高いｎ＋型半導体領域１９ａとにより形成されている。ｎ−型半導体領域１７ａは、サイドウォール１８ａの下のｐ型ウエル１３ａに形成され、ｎ＋型半導体領域１９ａは、ゲート電極１６ａおよびサイドウォール１８ａの外側のｐ型ウエル１３ａに形成されており、ｎ＋型半導体領域１９ａは、ｎ−型半導体領域１７ａの分だけチャネル領域から離間する位置のｐ型ウエル１３ａに形成されている。半導体領域２２は、同一の素子活性領域に形成された隣り合うメモリセルトランジスタＱＭ１，ＱＭ２に共有されて共通のソース領域となっている。なお、本実施の形態では、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域を共通とした場合について説明するが、他の形態としてドレイン領域を共通とすることもでき、この場合、半導体領域２２がドレイン領域となり、半導体領域２０，２１がソース領域となる。
周辺回路領域１０Ｂに形成されたＭＩＳトランジスタＱＮもメモリセルトランジスタＱＭ１，ＱＭ２とほぼ同様の構成を有している。すなわち、ＭＩＳトランジスタＱＮは、ｐ型ウエル１３ｂの表面のゲート絶縁膜１５ｂと、ゲート絶縁膜１５ｂ上のゲート電極１６ｂとを有しており、ゲート電極１６ｂの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｂが形成されている。サイドウォール１８ｂの下のｐ型ウエル１３ｂ内にはｎ−型半導体領域１７ｂが形成され、ｎ−型半導体領域１７ｂの外側にはｎ−型半導体領域１７ｂよりも不純物濃度が高いｎ＋型半導体領域１９ｂが形成されている。ｎ−型半導体領域１７ｂおよびｎ＋型半導体領域１９ｂにより、ＭＩＳトランジスタＱＮのＬＤＤ構造を有するソース・ドレイン領域（半導体領域）が形成される。
周辺回路領域１０Ｂに形成されたＭＩＳトランジスタＱＰは、ｎ型ウエル１４の表面のゲート絶縁膜１５ｃと、ゲート絶縁膜１５ｃ上のゲート電極１６ｃとを有しており、ゲート電極１６ｃの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｃが形成されている。サイドウォール１８ｃの下のｎ型ウエル１４内にはｐ−型半導体領域１７ｃが形成され、ｐ−型半導体領域１７ｃの外側にはｐ−型半導体領域１７ｃよりも不純物濃度が高いｐ＋型半導体領域１９ｃが形成されている。ｐ−型半導体領域１７ｃおよびｐ＋型半導体領域１９ｃにより、ＭＩＳトランジスタＱＰのＬＤＤ構造を有するソース・ドレイン領域（半導体領域）が形成される。
ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面には、それぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ２）層）２５が形成されている。これにより、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。
半導体基板１１上には、ゲート電極１６ａ，１６ｂ、１６ｃを覆うように絶縁膜（層間絶縁膜）３１が形成されている。絶縁膜３１は、例えば酸化シリコン膜などからなり、絶縁膜３１の上面は、メモリセル領域１０Ａと周辺回路領域１０Ｂとでその高さがほぼ一致するように、平坦に形成されている。
絶縁膜３１にはコンタクトホール（開口部、接続孔、貫通孔）３２が形成されており、コンタクトホール３２内にはプラグ（コンタクト電極）３３が形成されている。プラグ３３は、コンタクトホール３２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３３ａと、導電性バリア膜３３ａ上にコンタクトホール３２内を埋め込むように形成された主導体膜３３ｂとからなる。主導体膜３３ｂは、タングステン（Ｗ）膜などからなる。コンタクトホール３２およびプラグ３３は、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃ上や、図示はしないがゲート電極１６ａ，１６ｂ，１６ｃ上に形成されている。
プラグ３３が埋め込まれた絶縁膜３１上には、例えば酸化シリコン膜などからなる絶縁膜３４が形成されており、絶縁膜３４に形成された配線溝（開口部）内に第１層配線としての配線３７（上記配線Ｍ１に対応するもの）が形成されている。配線３７は、配線溝の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３６ａと、導電性バリア膜３６ａ上に配線溝内を埋め込むように形成されたタングステン膜などからなる主導体膜３６ｂとにより形成されている。配線３７は、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ、ｐ＋型半導体領域１９ｃまたはゲート電極１６ａ，１６ｂ，１６ｃなどと電気的に接続されている。メモリセル領域１０Ａにおいて、メモリセルトランジスタＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続された配線３７により、ソース配線３７ｂ（上記ソース配線ＳＬに対応するもの）が形成されている。
配線３７が埋め込まれた絶縁膜３４上には、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）４１が形成されている。メモリセル領域１０Ａにおいて、絶縁膜４１にスルーホール（開口部、孔、接続孔、貫通孔）４２が形成されており、スルーホール４２内にはプラグ（コンタクト電極、下部電極）４３が形成されている。プラグ４３は、スルーホール４２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜４３ａと、導電性バリア膜４３ａ上にスルーホール４２内を埋め込むように形成された主導体膜４３ｂとからなる。主導体膜４３ｂは、タングステン（Ｗ）膜などからなる。従って、プラグ４３は、層間絶縁膜である絶縁膜４１の開口部（スルーホール４２）内に形成された（埋め込まれた）導電体部である。このプラグ４３は、メモリ素子ＲＭに接続され、その下部電極ＢＥとして機能する。スルーホール４２およびプラグ４３（下部電極ＢＥ）は、配線３７のうち、メモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続された配線（導体部）３７ａ上に形成され、この配線３７ａと電気的に接続されている。
メモリセル領域１０Ａにおいて、プラグ４３が埋め込まれた絶縁膜４１上に、薄いはがれ防止膜（界面層）５１と、はがれ防止膜５１上の記憶層（記録層、記録材料膜）５２と、記憶層５２上の上部電極膜（上部電極）５３とからなるメモリ素子ＲＭが形成されている。すなわち、メモリ素子ＲＭは、はがれ防止膜５１、記憶層５２および上部電極膜５３からなる積層パターンにより形成されている。なお、はがれ防止膜５１、記憶層５２および上部電極膜５３に更に下部電極ＢＥとしてのプラグ４３を合わせたものを、メモリ素子ＲＭとみなすこともできる。なお、プラグ４３は上記下部電極ＢＥｂに対応し、はがれ防止膜５１は上記はがれ防止膜ＰＥに対応し、記憶層５２は上記の記憶層ＭＬに対応し、上部電極膜５３は上記の上部電極ＴＥに対応するものである。
はがれ防止膜５１は、プラグ４３が埋め込まれた絶縁膜４１と記憶層５２との間に介在して両者の密着性（接着性）を向上させ、記憶層５２が剥がれるのを防止するように機能することができる。はがれ防止膜５１は、例えば酸化クロム（例えばＣｒ２Ｏ３）または酸化タンタル（例えばＴａ２Ｏ５）などからなり、その膜厚は、例えば０．５〜５ｎｍ程度とすることができる。なお、はがれ防止膜５１は、形成する方が望ましいが、場合によってはその形成を省略することも可能である。はがれ防止膜５１の形成を省略した場合、プラグ４３が埋め込まれた絶縁膜４１上に直接的に記憶層５２が形成される。
また、プラグ４３（下部電極ＢＥ）の上面と記憶層ＭＬの下面の間に、はがれ防止膜５１（はがれ防止膜ＰＦ）が介在していても、はがれ防止膜５１（ＰＦ）を薄く形成すれば、はがれ防止膜５１（ＰＥ）は面内で完全に連続的には形成されず、またトンネル効果でも電流が流れ得るので、たとえはがれ防止膜５１（ＰＥ）が介在していたとしても、電圧印加時などにプラグ４３（下部電極ＢＥ）と記憶層ＭＬ（の第２の層ＭＬ２）とを電気的に接続することができる。また、本願において、接触とは、直接接する場合だけでなく、電流が流れる程度に薄い絶縁物、半導体などの層または領域を挟んで接する場合も含むものとする。
記憶層５２は、第１の層５２ａと第１の層５２ａ上の第２の層５２ｂとの積層膜によって構成されており、第１の層５２ａは上記第１の層ＭＬ１に対応するものであり、第２の層５２ｂは上記第１の層ＭＬ１に対応するものである。第１の層５２ａおよび第２の層５２ｂの積層膜からなる記憶層５２の構成は、既に詳述した上記第１の層ＭＬ１および第２の層ＭＬ２の積層膜からなる記憶層ＭＬの構成と同様であるので、ここではその説明は省略する。
上部電極膜５３は、金属膜のような導電体膜からなり、例えばタングステン（Ｗ）膜またはタングステン合金膜などにより形成することができ、その膜厚は、例えば５０〜２００ｎｍ程度とすることができる。上部電極膜５３は、後述するプラグ６４と記憶層５２とのコンタクト抵抗の低減や、プラグ６４に伴うスルーホール形成後、導電性バリア膜６７ａを形成する際に、記憶層５２が昇華するのを防止するように機能することができる。
メモリ素子ＲＭの下部（はがれ防止膜５１の下面）は、プラグ４３と電気的に接続され、プラグ４３、配線３７ａおよびプラグ３３を介して、メモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２のドレイン領域２０，２１（ｎ＋型半導体領域１９ａ）に電気的に接続されている。従って、プラグ４３は、記憶層５２の下面側と電気的に接続されている。
なお、プラグ４３（下部電極ＢＥ）と上部電極膜５３（上部電極ＴＥ）との間の電流経路は、プラグ４３（下部電極ＢＥ）の上方領域の記憶層５２（記憶層ＭＬ）であり、プラグ４３（下部電極ＢＥ）から離れた位置の記憶層５２（記憶層ＭＬ）は、電流経路としてはほとんど機能しない。このため、記憶層５２（記憶層ＭＬ）および上部電極膜５３（上部電極ＴＥ）の積層パターンを複数のプラグ４３（下部電極ＢＥ）上を通過するようなストライプパターンとしたとしても、各プラグ４３（下部電極ＢＥ）の上方領域の記憶層５２（記憶層ＭＬ）および上部電極膜５３（上部電極ＴＥ）により、プラグ４３（下部電極ＢＥ）毎にメモリ素子ＲＭを形成することができる。プラグ４３（下部電極ＢＥ）毎に記憶層５２（記憶層ＭＬ）および上部電極膜５３（上部電極ＴＥ）の積層パターンを分割して、メモリ素子ＲＭを独立のパターンとすることもできる。
また、絶縁膜４１上には、メモリ素子ＲＭを覆うように、絶縁膜６１と、絶縁膜６１上の絶縁膜（層間絶縁膜）６２とが形成されている。すなわち、上部電極膜５３の上面上および記憶層５２などの側壁上を含めて絶縁膜６１が形成され、その絶縁膜６１上に層間絶縁膜として絶縁膜６２が形成されている。絶縁膜６１の膜厚は、絶縁膜６２の膜厚（例えば数百ｎｍ）よりも薄く、例えば５〜２０ｎｍ程度とすることができる。絶縁膜６１は、例えば窒化シリコン膜からなり、絶縁膜６２は、例えば酸化シリコン膜からなる。絶縁膜６２の上面は、メモリセル領域１０Ａと論理回路領域１０Ｂとでその高さがほぼ一致するように、平坦に形成されている。
メモリセル領域１０Ａにおいて、絶縁膜６１，６２にスルーホール（開口部、接続孔、貫通孔）６３が形成され、スルーホール６３の底部でメモリ素子ＲＭの上部電極膜５３の少なくとも一部が露出され、このスルーホール６３内にプラグ（コンタクト電極）６４が形成されている。プラグ６４は、スルーホール６３の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６３内を埋め込むように形成された主導体膜６７ｂとからなる。主導体膜６７ｂは、タングステン（Ｗ）膜などからなる。主導体膜６７ｂとして、タングステン膜の代わりにアルミニウム膜などを用いることもできる。スルーホール６３およびプラグ６４は、メモリ素子ＲＭの上部に形成されており、プラグ６４はメモリ素子ＲＭの上部電極膜５３と電気的に接続されている。従って、プラグ６４は、層間絶縁膜である絶縁膜６２の開口部（スルーホール６３）内に形成され（埋め込まれ）、上部電極膜５３と電気的に接続された導電体部（導体部）である。
周辺回路領域１０Ｂにおいて、絶縁膜４１，６１，６２にスルーホール（開口部、接続孔、貫通孔）６５が形成され、スルーホール６５の底部で配線３７の上面が露出されている。スルーホール６５内にはプラグ（コンタクト電極）６６が形成されている。プラグ６６は、スルーホール６５の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６５内を埋め込むように形成されたタングステン膜などの主導体膜６７ｂとからなる。スルーホール６５およびプラグ６６は、配線３７と電気的に接続されている。
プラグ６４，６６が埋め込まれた絶縁膜６２上には、第２層配線としての配線（第２配線層）７２が形成されている。配線７２は、例えば、チタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜７１ａと、導電性バリア膜７１ａ上の主導体膜７１ｂとからなる。主導体膜７１ｂは、アルミニウム（Ａｌ）膜またはアルミニウム合金膜などからなる。アルミニウム合金膜などの主導体膜７１ｂ上に導電性バリア膜７１ａと同様の導電性バリア膜を更に形成して配線７２を構成することもできる。
メモリセル領域１０Ａにおいて、配線７２のうちの配線（ビット線）７２ａはビット線ＢＬとなり、プラグ６４を介してメモリ素子ＲＭの上部電極膜５３に電気的に接続されている。従って、メモリセル領域１０Ａのビット線ＢＬを構成する配線７２ａは、プラグ６４、メモリ素子ＲＭ、プラグ４３、配線３７ａおよびプラグ３３を介して、メモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２のドレイン領域２０，２１（ｎ＋型半導体領域１９ａ）に電気的に接続されている。
周辺回路領域１０Ｂにおいて、配線７２は、プラグ６６を介して配線３７と電気的に接続され、更にプラグ３３を介してＭＩＳトランジスタＱＮのｎ＋型半導体領域１９ｂやＭＩＳトランジスタＱＰのｐ＋型半導体領域１９ｃと電気的と接続されている。
絶縁膜６２上に、配線７２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。
このように、半導体基板１１に、メモリセル領域１０Ａのメモリ素子と周辺回路領域１０ＢのＭＩＳＦＥＴとを含む半導体集積回路が形成されて、本実施の形態の半導体装置が構成されている。
上記のような構成では、メモリ素子ＲＭと、これに接続されたメモリセルトランジスタＱＭ１，ＱＭ２とにより、メモリのメモリセル（上記メモリセルＭＣに対応するもの）が構成されている。メモリセルトランジスタＱＭ１，ＱＭ２のゲート電極１６ａは、ワード線ＷＬ（上記図１９のワード線ＷＬ１〜ＷＬ４に対応）に電気的に接続されている。メモリ素子ＲＭの一端（ここでは上部電極膜５３の上面）は、プラグ６４を介して配線７２（７２ａ）からなるビット線ＢＬ（上記図１９のビット線ＢＬ１〜ＢＬ４に対応）に電気的に接続されている。メモリ素子ＲＭの他端（ここでは記憶層５２の下面側、すなわち界面層５１）は、プラグ４３（すなわち下部電極ＢＥ）、配線３７ａおよびプラグ３３を介して、メモリセルトランジスタＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１に電気的に接続されている。そして、メモリセルトランジスタＱＭ１，ＱＭ２のソース用の半導体領域２２は、プラグ３３を介して、ソース配線３７ｂ（上記図１９のソース線ＳＬに対応）に電気的に接続されている。
なお、本実施の形態では、メモリのメモリセルトランジスタＱＭ１，ＱＭ２（メモリセル選択用トランジスタ）としてｎチャネル型のＭＩＳＦＥＴを用いた場合について示しているが、他の形態として、ｎチャネル型のＭＩＳＦＥＴの代わりに、他の電界効果型トランジスタ、例えばｐチャネル型のＭＩＳトランジスタなどを、メモリセルトランジスタＱＭ１，ＱＭ２として用いることもできる。ただし、メモリのメモリセルトランジスタＱＭ１，ＱＭ２としては、高集積化の観点からＭＩＳＦＥＴを用いることが好ましく、ｐチャネル型のＭＩＳＦＥＴに比べ、オン状態でのチャネル抵抗の小さいｎチャネル型のＭＩＳＦＥＴがより好適である。
また、本実施の形態では、メモリ素子ＲＭを、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２のドレイン（半導体領域１０，１１）に電気的に接続しているが、他の形態として、メモリ素子ＲＭを、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２のソースに電気的に接続することもできる。すなわち、メモリ素子ＲＭを、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２のソースまたはドレインの一方に電気的に接続すればよい。ただし、メモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２のソースよりもドレインをプラグ３３、配線３７（３７ａ）およびプラグ４３を介してメモリ素子ＲＭに電気的に接続した方が、不揮発性メモリとしての機能を考慮すれば、より好ましい。
次に、本実施の形態の半導体装置の製造工程について、図面を参照して説明する。図２２〜図３１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図２１に対応する領域が示されている。なお、理解を簡単にするために、図２６〜図３１では、図２５の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。
まず、図２２に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１を準備する。それから、半導体基板１１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、絶縁体からなる素子分離領域１２を形成する。素子分離領域１２を形成することにより、半導体基板１１の主面には、素子分離領域１２によって周囲を規定された活性領域が形成される。
次に、半導体基板１１の主面にｐ型ウエル１３ａ，１３ｂとｎ型ウエル１４を形成する。このうち、ｐ型ウエル１３ａはメモリセル領域１０Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１０Ｂに形成される。例えば半導体基板１１の一部にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどによりｐ型ウエル１３ａ，１３ｂを形成し、半導体基板１１の他の一部にｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ型ウエル１４を形成することができる。
次に、例えば熱酸化法などを用いて、半導体基板１１のｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の表面に薄い酸化シリコン膜などからなるゲート絶縁膜用の絶縁膜１５を形成する。絶縁膜１５として酸窒化シリコン膜などを用いることもできる。絶縁膜１５の膜厚は、例えば１．５〜１０ｎｍ程度とすることができる。
次に、ｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の絶縁膜１５上にゲート電極１６ａ，１６ｂ，１６ｃを形成する。例えば、絶縁膜１５上を含む半導体基板１１の主面の全面上に導電体膜として低抵抗の多結晶シリコン膜を形成し、フォトレジスト法およびドライエッチング法などを用いてその多結晶シリコン膜をパターン化することにより、パターニングされた多結晶シリコン膜（導電体膜）からなるゲート電極１６ａ，１６ｂ，１６ｃを形成することができる。ゲート電極１６ａの下に残存する絶縁膜１５がゲート絶縁膜１５ａとなり、ゲート電極１６ｂの下に残存する絶縁膜１５がゲート絶縁膜１５ｂとなり、ゲート電極１６ｃの下に残存する絶縁膜１５がゲート絶縁膜１５ｃとなる。なお、成膜時または成膜後に不純物をドーピングすることにより、ゲート電極１６ａ，１６ｂはｎ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成され、ゲート電極１６ｃはｐ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成される。
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａの両側の領域にｎ−型半導体領域１７ａを形成し、ｐ型ウエル１３ｂのゲート電極１６ｂの両側の領域にｎ−型半導体領域１７ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃの両側の領域にｐ−型半導体領域１７ｃを形成する。
次に、ゲート電極１６ａ，１６ｂ，１６ｃの側壁上に、サイドウォール１８ａ，１８ｂ、１８ｃを形成する。サイドウォール１８ａ，１８ｂ、１８ｃは、例えば、半導体基板１１上に酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａおよびサイドウォール１８ａの両側の領域にｎ＋型半導体領域１９ａを形成し、ｐ型ウエル１３ｂのゲート電極１６ｂおよびサイドウォール１８ｂの両側の領域にｎ＋型半導体領域１９ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃおよびサイドウォール１８ｃの両側の領域にｐ＋型半導体領域１９ｃを形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。
これにより、メモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２のドレイン領域として機能するｎ型の半導体領域２０，２１と、共通のソース領域として機能するｎ型の半導体領域２２とが、それぞれ、ｎ＋型半導体領域１９ａおよびｎ−型半導体領域１７ａにより形成される。そして、周辺回路領域１０ＢのＭＩＳトランジスタＱＮのドレイン領域として機能するｎ型の半導体領域とソース領域として機能するｎ型の半導体領域とが、それぞれ、ｎ＋型半導体領域１９ｂおよびｎ−型半導体領域１７ｂにより形成され、ＭＩＳトランジスタＱＰのドレイン領域として機能するｐ型の半導体領域とソース領域として機能するｐ型の半導体領域とが、それぞれ、ｐ＋型半導体領域１９ｃおよびｐ−型半導体領域１７ｃにより形成される。
次に、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面に、それぞれ金属シリサイド層２５を形成する。その後、未反応のコバルト膜（金属膜）は除去する。
このようにして、図２２の構造が得られる。ここまでの工程により、メモリセル領域１０Ａに、ｎチャネル型のＭＩＳＦＥＴからなるメモリセルトランジスタＱＭ１，ＱＭ２が形成され、周辺回路領域１０Ｂに、ｎチャネル型のＭＩＳＦＥＴからなるＭＩＳトランジスタＱＮとｐチャネル型のＭＩＳＦＥＴからなるＭＩＳトランジスタＱＰとが形成される。従って、メモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２と周辺回路領域１０ＢのＭＩＳトランジスタＱＮ，ＱＰとは、同じ製造工程で形成することができる。
また、上記のようなトランジスタ（メモリセルトランジスタＱＭ１，ＱＭ２）の代わりに、マトリックス（メモリセルのマトリックス）の各交点にダイオードを形成してもよい。ダイオードを選択素子（メモリセルを選択するための素子）とする場合は、メモリ素子ＲＭを一方向の電圧でＯＮ（低抵抗状態）にしたり、ＯＦＦ（高抵抗状態）にしたりできるのが望ましい。ダイオードは、薄膜シリコンを形成後、アニールして形成することができる。
次に、図２３に示されるように、半導体基板１１上にゲート電極１６ａ，１６ｂ，１６ｃを覆うように絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば酸化シリコン膜などからなる。絶縁膜３１を複数の絶縁膜の積層膜により形成することもできる。絶縁膜３１の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜３１の上面を平坦化する。これにより、メモリセル領域１０Ａと周辺回路領域１０Ｂとで、絶縁膜３１の上面の高さがほぼ一致する。
次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール３２を形成する。コンタクトホール３２の底部では、半導体基板１１の主面の一部、例えばｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃ（の表面上の金属シリサイド層２５）の一部やゲート電極１６ａ，１６ｂ，１６ｃ（の表面上の金属シリサイド層２５）の一部などが露出される。
次に、コンタクトホール３２内に、プラグ３３を形成する。この際、例えば、コンタクトホール３２の内部を含む絶縁膜３１上に導電性バリア膜３３ａをスパッタリング法などによって形成した後、タングステン（Ｗ）膜などからなる主導体３３ｂをＣＶＤ法などによって導電性バリア膜３３ａ上にコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要な主導体膜３３ｂおよび導電性バリア膜３３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール３２内に残存して埋め込まれた主導体膜３３ｂおよび導電性バリア膜３３ａからなるプラグ３３を形成することができる。
次に、図２４に示されるように、プラグ３３が埋め込まれた絶縁膜３１上に、絶縁膜３４を形成する。それから、フォトリソグラフィ法を用いて絶縁膜３４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３４をドライエッチングすることにより、絶縁膜３４に配線溝（開口部）３５を形成する。プラグ３３の上面が配線溝３５の底部で露出される。なお、配線溝３５のうち、メモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）上に形成されたプラグ３３を露出する配線溝３５、すなわち開口部３５ａは、溝状のパターンではなく、そこから露出するプラグ３３の平面寸法よりも大きな寸法の孔（接続孔）状のパターンとして形成するができる。また、本実施の形態では、開口部３５ａを他の配線溝３５と同時に形成しているが、開口部３５ａ形成用のフォトレジストパターンと他の配線溝３５形成用のフォトレジストパターンとを別に用いることで、開口部３５ａと他の配線溝３５とを異なる工程で形成することもできる。
次に、配線溝３５内に配線（第１層配線）３７を形成する。この際、例えば、配線溝３５の内部（底部および側壁上）を含む絶縁膜３４上に導電性バリア膜３６ａをスパッタリング法などにより形成した後、タングステン（Ｗ）膜などからなる主導体膜３６ｂをＣＶＤ法などによって導電性バリア膜３６ａ上に配線溝３５を埋めるように形成し、絶縁膜３４上の不要な主導体膜３６ｂおよび導電性バリア膜３６ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、配線溝３５内に残存して埋め込まれた主導体膜３６ｂおよび導電性バリア膜３６ａからなる配線３７を形成することができる。
配線３７のうち、メモリセル領域１０Ａの開口部３５ａ内に形成された配線３７ａは、プラグ３３を介してメモリセル領域１０ＡのメモリセルトランジスタＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）に電気的に接続される。配線３７ａは、半導体基板１１上に形成された半導体素子間を接続するように絶縁膜３１上に延在しているのではなく、プラグ４３とプラグ３３とを電気的に接続するために絶縁膜３１上に局所的に存在してプラグ４３とプラグ３３との間に介在している。このため、配線３７ａは、配線ではなく、接続用導体部（コンタクト電極、導体部）とみなすこともできる。また、メモリセル領域１０Ａにおいて、メモリセルトランジスタＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続されたソース配線３７ｂが、配線３７により形成される。
配線３７は、上記のような埋め込みタングステン配線に限定されず種々変更可能であり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることもできる。
次に、図２５に示されるように、配線３７が埋め込まれた絶縁膜３４上に、絶縁膜（層間絶縁膜）４１を形成する。
次に、フォトリソグラフィ法を用いて絶縁膜４１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４１をドライエッチングすることにより、絶縁膜４１にスルーホール（開口部、接続孔）４２を形成する。スルーホール４２は、メモリセル領域１０Ａに形成され、スルーホール４２の底部では、上記配線３７ａの上面が露出される。
次に、スルーホール４２内に、導電性のプラグ４３を形成する。この際、例えば、スルーホール４２の内部を含む絶縁膜４１上に導電性バリア膜４３ａをスパッタリング法などによって形成した後、タングステン（Ｗ）膜などからなる主導体膜４３ｂをＣＶＤ法などによって導電性バリア膜４３ａ上にスルーホール４２を埋めるように形成し、絶縁膜４１上の不要な主導体膜４３ｂおよび導電性バリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール４２内に残存して埋め込まれた主導体膜４３ｂおよび導電性バリア膜４３ａからなるプラグ４３を形成することができる。このように、プラグ４３は、絶縁膜４１に形成された開口部（スルーホール４２）に導電体材料を充填して形成される。
また、本実施の形態においては、主導体膜４３ｂとしてタングステン（Ｗ）膜を用いて、スルーホール４２内にプラグ４３を埋めこんだが、主導体膜４３ｂとして、プラグ４３の上面が平坦となるような、ＣＭＰ平坦性のよい金属を、タングステン膜の代わりに用いてもよい。例えば、結晶粒系の小さいＭｏ（モリブデン）を主導体膜４３ｂとして用いることもできる。ＣＭＰ平坦性のよい金属には、プラグ４３の上面の凹凸部分で起こる電界集中による、記憶層５２の局所的な変化を抑える効果が有る。その結果、メモリセル素子の電気特性の均一性、書き換え回数信頼性、および耐高温動作特性をより向上させることができる。
次に、図２６に示されるように、プラグ４３が埋め込まれた絶縁膜４１上に、はがれ防止膜５１、記憶層５２および上部電極膜５３を順に形成（堆積）する。なお、上述したように、図２６〜図３１では、図２５の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。はがれ防止膜５１の膜厚（堆積膜厚）は、例えば０．５〜５ｎｍ程度、記憶層５２の膜厚（堆積膜厚）は、例えば２０〜２００ｎｍ程度、上部電極膜５３の膜厚（堆積膜厚）は、例えば５０〜２００ｎｍ程度である。
ここで、記憶層５２を形成する際には、例えば、Ａｒ（アルゴン），Ｘｅ（キセノン），Ｋｒ（クリプトン）などの不活性ガスと、２種類のターゲットとを用いたスパッタリング法などを用いることができる。記憶層５２は、上記のように第１の層５２ａおよび第２の層５２ｂの積層膜からなる。このため、記憶層５２を形成する際には、まず第１の層５２ａを例えばＣｕ０．５Ｔａ０．１５Ｓ０．３５などにより好ましくは１０〜１００ｎｍ程度、より好ましくは１５〜６０ｎｍ程度形成（堆積）してから、その上に第２の層５２ｂを例えばＣｕ０．２５Ｔａ０．２５Ｏ０．５などにより好ましくは１０〜１００ｎｍ程度、より好ましくは１５〜６０ｎｍ程度形成（堆積）する。
次に、図２７に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、はがれ防止膜５１、記憶層５２および上部電極膜５３からなる積層膜をパターニングする。これにより、上部電極膜５３、記憶層５２およびはがれ防止膜５１の積層パターンからなるメモリ素子ＲＭが、プラグ４３が埋め込まれた絶縁膜４１上に形成される。はがれ防止膜５１を、上部電極膜５３および記憶層５２をドライエッチングする際のエッチングストッパ膜として用いることもできる。
次に、図２８に示されるように、絶縁膜４１上に、メモリ素子ＲＭを覆うように、絶縁膜（エッチングストッパ膜）６１を形成する。これにより、上部電極膜５３の上面上および記憶層５２の側壁（側面）上や、メモリ素子ＲＭで覆われている領域以外の絶縁膜４１上に、絶縁膜６１が形成されている状態となる。
絶縁膜６１としては、記憶層５２が昇華しない温度（例えば４００℃以下）で成膜できる材料膜を用いることが好ましい。例えば、絶縁膜６１として窒化シリコン膜を用いれば、プラズマＣＶＤ法などを用いて記憶層５２が昇華しない温度（例えば４００℃以下）で成膜できるので、より好ましく、これにより、絶縁膜６１の成膜時の記憶層５２の昇華を防止できる。
次に、絶縁膜６１上に絶縁膜（層間絶縁膜）６２を形成する。従って、絶縁膜６２は、上部電極膜５３、記憶層５２およびはがれ防止膜５１の積層パターン（メモリ素子ＲＭ）を覆うように、絶縁膜６１上に形成される。絶縁膜６２は絶縁膜６１よりも厚く、層間絶縁膜として機能することができる。絶縁膜６２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜６２の上面を平坦化することもできる。
次に、フォトリソグラフィ法を用いて絶縁膜６２上にフォトレジストパターンＲＰ１を形成する。フォトレジストパターンＲＰ１は、スルーホール６３を形成すべき領域に開口部を有している。
次に、図２９に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして、絶縁膜６２をドライエッチングすることにより、絶縁膜６１，６２にスルーホール（開口部、接続孔、貫通孔）６３を形成する。
この際、まず、絶縁膜６１（窒化シリコン膜）よりも絶縁膜６２（酸化シリコン膜）の方がエッチングされやすい条件（すなわち絶縁膜６２のエッチング速度（エッチレート）が絶縁膜６１のエッチング速度よりも大きくなる条件）で絶縁膜６１が露出するまで絶縁膜６２をドライエッチングして絶縁膜６１をエッチングストッパ膜として機能させる。このドライエッチングには、例えば酸化シリコンからなる絶縁膜６２はエッチングされるが、エッチングストッパとしての絶縁膜６１はエッチングされない、例えば選択比１０以上のエッチング方法を用いることが好ましい。この段階では、スルーホール６３の底部では、絶縁膜６１が露出するが、絶縁膜６１がエッチングストッパとして機能するので、スルーホール６３の底部で絶縁膜６１が露出した状態でエッチングが停止し、メモリ素子ＲＭの上部電極膜５３は露出しない。それから、絶縁膜６２（酸化シリコン膜）よりも絶縁膜６１（窒化シリコン膜）の方がエッチングされやすい条件（すなわち絶縁膜６１のエッチング速度が絶縁膜６２のエッチング速度よりも大きくなる条件）でドライエッチングを行い、スルーホール６３の底部で露出する絶縁膜６１をドライエッチングして除去する。これにより、絶縁膜６１，６２にスルーホール６３を形成することができ、スルーホール６３の底部では、メモリ素子ＲＭの上部電極膜５３の少なくとも一部が露出される。絶縁膜６２および絶縁膜６１のこれらのドライエッチングは、異方性のドライエッチングにより行うことが好ましい。その後、フォトレジストパターンＲＰ１は除去する。
次に、図３０に示されるように、フォトリソグラフィ法を用いて絶縁膜６２上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜６２，６１，４１をドライエッチングすることにより、絶縁膜６２，６１，４１にスルーホール（開口部、接続孔）６５を形成する。スルーホール６５は、周辺回路領域１０Ｂに形成され、その底部で配線３７の上面が露出される。その後、フォトレジストパターンは除去する。なお、先にスルーホール６５を形成してから、上記スルーホール６３を形成することもできる。また、スルーホール６３とスルーホール６５とは、異なる工程で形成することが好ましいが、同じ工程で形成することも可能である。
次に、スルーホール６３，６５内に、プラグ６４，６６を形成する。この際、例えば、スルーホール６３，６５の内部を含む絶縁膜６２上に導電性バリア膜６７ａをスパッタリング法などによって形成した後、タングステン（Ｗ）膜などからなる主導体膜６７ｂをＣＶＤ法などによって導電性バリア膜６７ａ上にスルーホール６３，６５を埋めるように形成し、絶縁膜６２上の不要な主導体膜６７ｂおよび導電性バリア膜６７ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、スルーホール６３内に残存して埋め込まれた主導体膜６７ｂおよび導電性バリア膜６７ａからなるプラグ６４と、スルーホール６５内に残存して埋め込まれた主導体膜６７ｂおよび導電性バリア膜６７ａからなるプラグ６６とを形成することができる。主導体膜６７ｂとして、タングステン膜の代わりに、アルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）などを用いることもできる。
次に、図３１に示されるように、プラグ６４，６６が埋め込まれた絶縁膜６２上に、第２層配線として配線（第２層配線）７２を形成する。例えば、プラグ６４，６６が埋め込まれた絶縁膜６２上に、導電性バリア膜７１ａとアルミニウム膜またはアルミニウム合金膜７１ｂとをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線７２を形成することができる。配線７２は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線または銅配線（埋込銅配線）などとすることもできる。
その後、絶縁膜６２上に、配線７２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。そして、必要に応じて４００℃〜４５０℃程度の水素中アニールが行われた後に、半導体装置（半導体メモリ装置）が完成する。
また、本実施の形態では、記憶層ＭＬの第１の層ＭＬ１が下部電極ＢＥ側で、第２の層ＭＬ２が上部電極ＴＥ側となっている場合について説明したが、他の形態として、記憶層ＭＬを上下反転させ、記憶層ＭＬの第１の層ＭＬ１を上部電極ＴＥ側に配置し、第２の層ＭＬ２を下部電極ＢＥ側に配置することもできる。この場合、上部電極ＴＥおよび下部電極ＢＥ間に印加するリセット電圧の方向を上述したものとは逆にし、かつ上部電極ＴＥおよび下部電極ＢＥ間に印加するセット電圧の方向を上述したものとは逆にすればよい。ただし、セット電圧の適切な方向は積層順より初期化（フォーミング、初期の低抵抗化処理）の電圧の方向に強く依存するので、必ずしも逆にしなくても動作させられる。また、メモリ素子ＲＭ全体の構造を上下逆にすることもできる。これらは、以下の実施の形態についても同様である。
また、本実施の形態では、上部電極ＴＥと下部電極ＢＥとにより記憶層ＭＬに電位勾配を生じさせて導電パスＣＤＰを制御したが、他の形態として、上部電極ＴＥおよび下部電極ＢＥに加えて更に第３の電極および第４の電極を設け、それらの電極によって上下方向以外にも電位勾配を生じさせ、導電パスＣＤＰをより詳細に制御することもできる。これは、以下の実施の形態についても同様である。
また、本実施の形態では、記憶層ＭＬの各層（本実施の形態では第１の層ＭＬ１および第２の層ＭＬ）および上部電極ＴＥの平面寸法（平面形状）が同じ場合について説明したが、これに限定されず、記憶層ＭＬの各層（本実施の形態では第１の層ＭＬ１および第２の層ＭＬ）および上部電極ＴＥのそれぞれの平面寸法（平面形状）が互いに異なっていてもよい。但し、同じ平面寸法（平面形状）のパターンが積層されて記憶層ＭＬおよび上部電極ＴＥが形成されていれば、加工が容易となるので、より好ましい。これは、以下の実施の形態についても同様である。
また、本実施の形態では、下部電極ＢＥ（プラグ４３）の平面寸法に比べて、記憶層ＭＬ（５２）および上部電極ＴＥ（５３）の平面寸法の方が大きいが、他の形態として、記憶層ＭＬ（記憶層５２）および上部電極ＴＥ（上部電極膜５３）の積層膜を円柱状または角柱状にするなどして、記憶層ＭＬ（５２）および上部電極ＴＥ（５３）の平面寸法を下部電極ＢＥ（プラグ４３）の平面寸法と同じにすることもでき、この場合、下部電極ＢＥ（プラグ４３）、記憶層ＭＬ（５２）および上部電極ＴＥ（５３）が重なるように配置する。これは、以下の実施の形態についても同様である。
（実施の形態２）
図３２は、本実施の形態の半導体装置におけるメモリ素子ＲＭを模式的に示す説明図（断面図）であり、上記実施の形態１の図１に対応するものである。図３３は、本実施の形態のメモリ素子ＲＭにおける上部電極ＴＥ１を構成する材料の望ましい組成範囲を示す説明図（グラフ、三角図、組成図）である。
図３２に示される本実施の形態のメモリ素子ＲＭは、上部電極ＴＥの代わりに、上部電極ＴＥと材料が異なる上部電極ＴＥ１を用いたこと以外は、上記実施の形態１のメモリ素子ＲＭとほぼ同様の構成を有しているので、上部電極ＴＥ１の材料以外については、ここではその説明を省略する。
本実施の形態のメモリ素子ＲＭでは、上部電極ＴＥ１もイオン供給層としての機能を有している。このため、上部電極ＴＥ１は、Ｃｕ（銅）、Ａｇ（銀）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｚｎ（亜鉛）およびＣｄ（カドミウム）より成る群（第１の元素群）より選ばれた少なくとも１種類の元素と、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）およびランタノイド元素からなる群（第２の元素群）より選ばれた少なくとも１種類の元素と、Ｏ（酸素）、Ｓ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）より成る群（これを第４の元素群と称する）より選ばれた少なくとも１種類の元素とを主成分として含有する材料からなる。
なお、以下では、簡略化のために、上記のＯ（酸素）、Ｓ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）より成る群を、第４の元素群と称することとする。第４の元素群は、第３の元素群にＯ（酸素）を加えたものである。
このような材料により上部電極ＴＥ１を形成することで、下部電極ＢＥ側に上部電極ＴＥ１よりも高い電圧を印加した際に、上部電極ＴＥ１から記憶層ＭＬ（第２の層ＭＬ２）中に、上記導電パスＣＤＰ形成に寄与する元素（α元素）が供給されるようになる。このため、本実施の形態では、記憶層ＭＬにおいて、上部電極ＴＥ１および下部電極ＢＥ間をつなぐように導電パスＣＤＰが形成されるのに十分な金属原子または金属イオン（α元素）を確保することができ、記憶層ＭＬ中で上記導電パスＣＤＰ形成に寄与する元素（ここではα元素）が不足するのを防止することができる。従って、セット時に導電パスＣＤＰの形成が不十分で高抵抗となってしまうのを防止でき、セット状態（低抵抗状態）の安定性を高めることができる。
一方、上記実施の形態１では、上部電極ＴＥが、それに隣接する記憶層ＭＬ（第２の層ＭＬ２）中に拡散しにくい元素からなるので、上部電極ＴＥから記憶層ＭＬ（第２の層ＭＬ２）中への金属元素または金属イオンの供給され過ぎを防止することができる。このため、リセット時に上部電極ＴＥおよび下部電極ＢＥ間の導電パスＣＤＰの切断が不十分で低抵抗となってしまうのを防止でき、リセット状態（高抵抗状態）の安定性を高めることができ、書き換え耐性を向上することができる。
本実施の形態における上部電極ＴＥ１の望ましい組成は、次の通りである。すなわち、上部電極ＴＥ１は、好ましくは、Ｃｕ（銅）、Ａｇ（銀）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｚｎ（亜鉛）およびＣｄ（カドミウム）より成る群（第１の元素群）より選ばれた少なくとも１種類の元素（α元素）を９原子％以上９０原子％以下含有し、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム），Ｏｓ（オスミウム）およびランタノイド元素からなる群（第２の元素群）より選ばれた少なくとも１種類の元素（β元素）を９原子％以上９０原子％以下含有し、Ｏ（酸素）、Ｓ（硫黄）、Ｓｅ（セレン）およびＴｅ（テルル）より成る群（第４の元素群）より選ばれた少なくとも１種類の元素を１原子％以上４０原子％以下含有する材料からなる。それ以外の元素（上記第１の元素群、第２の元素群および第４の元素群以外の元素）を１０原子％以下、上部電極ＴＥ１が含むこともできる。
本発明者が検討したメモリ素子の特性の組成依存性の代表例を、図３４〜図３７に示す。このうち、図３４〜図３６はセット抵抗の組成依存性を示すグラフであり、図３７は書換え可能回数の組成依存性を示すグラフである。
なお、図３４〜図３６のグラフの縦軸のセット抵抗は、上記の導電パスＣＤＰが存在する場合（上記図２のセット状態）の上部電極ＴＥ１および下部電極ＢＥ間の抵抗（電気抵抗）に対応するものである。
また、図３７のグラフの縦軸の書換え可能回数は、メモリ素子ＲＭの書き換えができる回数に対応し、この書き換え可能回数以下だと、書き換え不良を生じること無くメモリ素子ＲＭの書き換えを行うことができる。この書換え可能回数が大きいほど、メモリ素子ＲＭの書換え性能（書換え信頼性）が高くなる。
これら図３４〜図３７の各グラフを参照して、上部電極ＴＥ１の望ましい組成について説明する。なお、図３４〜図３７では、記憶層ＭＬの第１の層ＭＬ１の組成をＣｕ０．５Ｔａ０．１５Ｓ０．３５に固定し、第２の層ＭＬ２の組成をＣｕ０．２５Ｔａ０．２５Ｏ０．５に固定し、上部電極ＴＥ１の組成をＣｕ０．４Ｔａ０．４Ｓ０．２をベース組成として各元素の含有率を変化させている。また、セット抵抗および書換え可能回数は、上部電極ＴＥ１、第１の層ＭＬ１および第２の層ＭＬ２の膜厚を、それぞれ１００ｎｍ、３０ｎｍおよび３０ｎｍとして測定している。
図３４は、上部電極ＴＥ１中のＣｕ含有率に対するセット抵抗の依存性を示すグラフであり、グラフの横軸が上部電極ＴＥ１におけるＣｕ（銅）の含有率に対応し、グラフの縦軸がセット抵抗に対応する。なお、図３４のグラフの場合、上部電極ＴＥ１におけるＴａ（タンタル）とＳ（硫黄）の原子比（原子数比）を４０：２０に固定し、上部電極ＴＥ１中のＣｕ（銅）の含有率を変化させている。
図３４に示されるように、上部電極ＴＥ１中のＣｕ（銅）の含有率が少なすぎると、低抵抗となるべきセット抵抗が大きくなりすぎ、９原子％未満であるとセットが不十分になる。また、グラフには示さないが、上部電極ＴＥ１中のＣｕ（銅）の含有率（原子比）が９０原子％よりも多いと、Ｃｕの下方への拡散により書換え可能回数が低下するという不具合が生じる。このため、上部電極ＴＥ１のＣｕ（銅）の含有率（原子比）を、９原子％以上９０原子％以下とすることが好ましい。これにより、上記問題は解消され、不揮発性のメモリ素子としての動作を的確に行えるようになる。
図３５は、上部電極ＴＥ１中のＴａ含有率に対するセット抵抗の依存性を示すグラフであり、グラフの横軸が上部電極ＴＥ１におけるＴａ（タンタル）の含有率に対応し、グラフの縦軸がセット抵抗に対応する。なお、図３５のグラフの場合、上部電極ＴＥ１におけるＣｕ（銅）とＳ（硫黄）の原子比（原子数比）を４０：２０に固定し、上部電極ＴＥ１中のＴａ（タンタル）の含有率を変化させている。
図３５に示されるように、上部電極ＴＥ１中のＴａ（タンタル）の含有率が少なすぎると、低抵抗となるべきセット抵抗が大きくなりすぎ、９原子％未満であるとセットが不十分になる。また、グラフには示さないが、上部電極ＴＥ１中のＴａ（タンタル）の含有率（原子比）が９０原子％よりも多いと、隣接する層にＴａが拡散しやすいという不具合が生じる。このため、上部電極ＴＥ１のＴａ（タンタル）の含有率（原子比）を、９原子％以上９０原子％以下とすることが好ましい。これにより、上記問題は解消され、不揮発性のメモリ素子としての動作を的確に行えるようになる。
図３６は、上部電極ＴＥ１中のＳ含有率に対するセット抵抗の依存性を示すグラフであり、グラフの横軸が上部電極ＴＥ１におけるＳ（硫黄）の含有率に対応し、グラフの縦軸がセット抵抗に対応する。また、図３７は、上部電極ＴＥ１中のＳ含有率に対する書換え可能回数の依存性を示すグラフであり、グラフの横軸が上部電極ＴＥ１におけるＳ（硫黄）の含有率に対応し、グラフの縦軸が書換え可能回数に対応する。なお、図３６および図３７のグラフの場合、上部電極ＴＥ１におけるＣｕ（銅）とＴａ（タンタル）の原子比（原子数比）を４０：４０に固定し、上部電極ＴＥ１中のＳ（硫黄）の含有率を変化させている。
図３６に示されるように、上部電極ＴＥ１中のＳ（硫黄）の含有率が多すぎると、低抵抗となるべきセット抵抗が大きくなりすぎてしまい、また、図３７に示されるように、上部電極ＴＥ１中のＳ（硫黄）の含有率が少なすぎると、書換え可能回数が少なくなりすぎてしまう。すなわち、上部電極ＴＥ１中のＳ（硫黄）の含有率（原子比）が４０原子％よりも多いと、セットが不十分になり、また、上部電極ＴＥ１中のＳ（硫黄）の含有率（原子比）が１原子％よりも少ないと、上部電極ＴＥ１中の金属元素の記憶層ＭＬへの拡散が早過ぎるので、書換えの繰り返し可能回数が少なくなる。このため、上部電極ＴＥ１のＳ（硫黄）の含有率（原子比）を、１原子％以上４０原子％以下とすることが好ましい。これにより、上記問題は解消され、不揮発性のメモリ素子としての動作を的確に行えるようになる。
従って、図３４〜図３７などの組成依存性を考慮すると、上部電極ＴＥ１の望ましい組成は、銅（Ｃｕ）とタンタル（Ｔａ）と硫黄（Ｓ）とを含有する場合、銅（Ｃｕ）の含有率が９原子％以上９０原子％以下、タンタル（Ｔａ）の含有率が９原子％以上９０原子％以下、硫黄（Ｓ）の含有率が１原子％以上４０原子％以下である。この場合、上部電極ＴＥ１を構成する材料の組成（上部電極ＴＥ１の膜厚方向の平均組成）を次の組成式、ＣｕＸＴａＹＳＺ、ここで、０．０９≦Ｘ≦０．９，０．０９≦Ｙ≦０．９，０．０１≦Ｚ≦０．４、で表すことができる。
このような上部電極ＴＥ１の望ましい組成範囲は、上記図３３でハッチングを付した組成範囲に対応するものとなる。
また、図３４〜図３７などは、上部電極ＴＥ１を構成する材料をＣｕ−Ｔａ−Ｓ系材料としたが、本発明者の検討（実験）によれば、Ｃｕ以外の上記第１の元素群の元素（α元素）を用い、Ｔａ以外の第２の元素群に属する元素を用い、Ｓ以外の第４の元素群に属する元素を用いても、上述した図３４〜図３７などの組成依存性と同様の傾向が得られることが分かった。
従って、上部電極ＴＥ１は、第１の元素群より選ばれた少なくとも１種類の元素を９原子％以上９０原子％以下含有し、第２の元素群より選ばれた少なくとも１種類の元素を９原子％以上９０原子％以下含有し、第４の元素群より選ばれた少なくとも１種類の元素を１原子％以上４０原子％以下含有する材料からなることが好ましい。
換言すれば、上部電極ＴＥ１の組成を組成式αＸβＹδＺ、ここで０．０９≦Ｘ≦０．９，０．０９≦Ｙ≦０．９，０．０１≦Ｚ≦０．４，Ｘ＋Ｙ＋Ｚ＝１、で表される組成とすることが好ましい。ここで、上部電極ＴＥ１の組成式αＸβＹδＺにおけるαは、第１の元素群）より選ばれた少なくとも１種類の元素であり、βは、第２の元素群より選ばれた少なくとも１種類の元素であり、δは、第４の元素群より選ばれた少なくとも１種類の元素である。なお、ここで示す上部電極ＴＥ１の組成αＸβＹδＺは、上部電極ＴＥ１の膜厚方向の平均組成で表記したものである。
また、上部電極ＴＥ１が含有しかつ第１の元素群に属する元素の種類と、記憶層ＭＬの第１の層ＭＬ１が含有しかつ第１の元素群に属する元素の種類とが同じであれば、より好ましい。例えば、第１の層ＭＬ１が含有しかつ第１の元素群に属する元素がＣｕの場合は、上部電極ＴＥ１が含有しかつ第１の元素群に属する元素もＣｕであることが好ましい。これにより、上部電極ＴＥ１から記憶層ＭＬ中に、上記導電パスＣＤＰ形成に寄与する元素（α元素）を的確に供給できるようになる。
また、上部電極ＴＥ１が含有しかつ第２の元素群に属する元素の種類と、記憶層ＭＬの第１の層ＭＬ１が含有しかつ第２の元素群に属する元素の種類とが同じであれば、より好ましい。これにより、第２の元素群の元素が導電パスＣＤＰ形成に寄与しやすく、書換えにより特性が変化しにくいという利点がある。
上部電極ＴＥ１をこのような組成とすることで、情報の記憶が可能な半導体装置の性能を向上させることができる。また、低消費電力で、安定したデータ書換え特性を備えた半導体装置を実現することができる。
また、上部電極ＴＥ１の厚みｔ３は、１５〜１００ｎｍの範囲内が好ましく、特に好ましいのは２５〜６０ｎｍである。これにより、上部電極での電圧降下が起きにくいので低電圧駆動ができ、応力による剥離もおきにくいという効果を得られる。
また、上部電極ＴＥ１が、第２の元素群に属する元素と第４の元素群に属する元素の少なくとも一方を含有していない場合、性能が低下するものの、用途によっては使える場合がある。
また、記憶層ＭＬ中で上記導電パスＣＤＰ形成に寄与する元素（α元素）が不足するのを防止するためには、上部電極ＴＥ１を本実施の形態で説明したような組成にすることが好ましいが、効果は劣るが、他の形態として、上部電極ＴＥ１を、導電パスＣＤＰ形成に寄与する元素（α元素）の合金または単体金属とすることもできる。但し、上部電極ＴＥ１をα元素の単体金属にすると、上部電極ＴＥ１から供給された金属元素（α元素）の濃度（含有量）が、固体電解質層内（第１の層ＭＬ１）で徐々に高まるという問題が生じるおそれがあるため、上部電極ＴＥ１としては単体金属よりも合金の方が好ましく、α元素の合金とする場合、その相手元素（α元素以外に上部電極ＴＥ１中に含まれて合金を形成する金属元素）は、第２の層ＭＬ２中に拡散しにくい元素（例えばＷ，Ｍｏ，Ｔａ，Ｐｔ，Ｐｄ，Ｒｈ，Ｉｒ，Ｒｕ，Ｏｓ，Ｔｉ）であるのが好ましい。
（実施の形態３）
図３８は、本実施の形態の半導体装置におけるメモリ素子ＲＭを模式的に示す説明図（断面図）であり、上記実施の形態１の図１に対応するものである。
図３８に示される本実施の形態のメモリ素子ＲＭは、記憶層ＭＬの第１の層ＭＬ１を、組成が互いに異なる複数の層の積層構造にしたこと以外は、上記実施の形態１のメモリ素子ＲＭとほぼ同様の構成を有しているので、記憶層ＭＬの第１の層ＭＬ１以外については、ここではその説明を省略する。
上記実施の形態１では、記憶層ＭＬの第１の層ＭＬ１を単層構造としたが、本実施の形態では、図３８に示されるように、記憶層ＭＬの第１の層ＭＬ１を組成が互いに異なる複数の層（カルコゲナイド層）により形成されている。なお、図３８および以下の説明では、記憶層ＭＬの第１の層ＭＬ１を、組成が互いに異なる３つの層（カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）により形成した場合について主に説明するが、第１の層ＭＬ１を構成する層の数は３層に限定されず、２層以上の任意の層数により記憶層ＭＬの第１の層ＭＬ１を形成することができるのは言うまでもない。なお、第１の層ＭＬ１は、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含んでいるのでカルコゲナイド層とみなすことができ、第１の層ＭＬ１を構成する、組成が互いに異なる複数の層も、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含んでいるので、カルコゲナイド層（ここではカルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）と称することとする。
図３８に示されるように、本実施の形態では、第１の層ＭＬ１は、カルコゲナイド層ＭＬ１ａと、カルコゲナイド層ＭＬ１ａ上のカルコゲナイド層ＭＬ１ｂと、カルコゲナイド層ＭＬ１ｂ上のカルコゲナイド層ＭＬ１ｃとの積層構造を有している。従って、本実施の形態の記憶層ＭＬは、カルコゲナイド層ＭＬ１ａと、カルコゲナイド層ＭＬ１ａ上のカルコゲナイド層ＭＬ１ｂと、カルコゲナイド層ＭＬ１ｂ上のカルコゲナイド層ＭＬ１ｃと、カルコゲナイド層ＭＬ１ｃ上の第２の層ＭＬ２との積層構造を有している。
上記実施の形態１と同様に、本実施の形態においても、多層構造（複数層構造、積層構造）の第１の層ＭＬ１を構成する各層（ここでは各カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）は、第１の元素群より選ばれた少なくとも１種類の元素を好ましくは２０原子％以上７０原子％以下含有し、第２の元素群より選ばれた少なくとも１種類の元素を好ましくは３原子％以上４０原子％以下含有し、第３の元素群より選ばれた少なくとも１種類の元素を好ましくは２０原子％以上６０原子％以下含有する材料からなる。それ以外の元素（上記第１の元素群、第２の元素群および第３の元素群以外の元素）を１０原子％以下、第１の層ＭＬ１を構成する各層（ここでは各カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）が含むこともできる。第１の元素群、第２の元素群、第３の元素群は、上記実施の形態１で説明した通りである。
換言すれば、本実施の形態において、多層構造の第１の層ＭＬ１を構成する各層（ここでは各カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）は、組成式αＸβＹγＺ、ここで０．２≦Ｘ≦０．７，０．０３≦Ｙ≦０．４，０．２≦Ｚ≦０．６，Ｘ＋Ｙ＋Ｚ＝１、で表される組成とすることが好ましい。なお、上記組成式αＸβＹγＺにおけるα，β，γは、上記実施の形態１で記憶層ＭＬの第１の層ＭＬ１の組成式αＸβＹγＺについて説明したものと同じであるので、ここではその説明は省略する。また、ここで示す多層構造の第１の層ＭＬ１を構成する各層（ここでは各カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）の上記組成αＸβＹγＺは、各層（ここでは各カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）の膜厚方向の平均組成で表記したものである。
しかしながら、多層構造の第１の層ＭＬ１を構成する各層（ここでは各カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）は、同じ組成ではなく、互いに組成が異なっている。
但し、多層構造の第１の層ＭＬ１を構成する各層（ここでは各カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）が含有しかつ第１の元素群に属する元素の種類は、各層で互いに同じであることが好ましい。例えば、カルコゲナイド層ＭＬ１ａが含有しかつ第１の元素群に属する元素がＣｕの場合は、カルコゲナイド層ＭＬ１ｂが含有しかつ第１の元素群に属する元素もＣｕであることが好ましく、また、カルコゲナイド層ＭＬ１ｃが含有しかつ上記第１の元素群に属する元素もＣｕであることが好ましい。これにより、記憶層ＭＬに導電パスをより的確に形成できるようになる。
また、多層構造の第１の層ＭＬ１を構成する各層（ここでは各カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）が含有しかつ第２の元素群に属する元素の種類も、各層で互いに同じであれば、更に好ましい。これにより、多数回書き換えを繰り返しても特性が変化しにくいという利点がある。
本実施の形態では、記憶層ＭＬの第１の層ＭＬ１が複数の層（ここではカルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）により形成されているが、これら第１の層ＭＬ１を構成する複数の層（ここではカルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）における第３の元素群の元素の含有の仕方に特徴がある。すなわち、本実施の形態では、第１の層ＭＬ１を構成する複数の層（ここではカルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）は、第２の層ＭＬから遠い層になるほど、含有する第３の元素群の元素うち最も原子番号が大きな元素の含有量が多くなるか、あるいは、より原子番号の大きな第３の元素群の元素を含むようになっている。この第３の元素群の元素の含有の仕方について、より具体的に説明する。
本実施の形態のように記憶層ＭＬの第１の層ＭＬ１をｎ層の多層構造とする場合、第２の層ＭＬ２に近い側から順に第１層〜第ｎ層（この場合、第２の層ＭＬ２に隣接する層が第１層となり、下部電極ＢＥ又ははがれ防止膜に隣接する層が第ｎ層となる）とすると、第ｍ層と第（ｍ＋１）層の組成の関係が次のようになっている（ここで前記ｎ，ｍはそれぞれ２以上の整数で、ｍ≦ｎ−１である）。なお、第ｍ層と第（ｍ＋１）層とは互いに隣接し、第２の層ＭＬ２に近い側が第ｍ層で、下部電極ＢＥに近い側が第（ｍ＋１）層である。
すなわち、第ｍ層が含有しかつ第３の元素群（すなわちＳ，Ｓｅ，Ｔｅ）に属する元素のうち最も原子番号が大きな第１元素の第ｍ層中の含有率よりも、その第１元素の第（ｍ＋１）層中の含有率の方が多いか、あるいはその第１元素よりも原子番号が大きくかつ第３の元素群（すなわちＳ，Ｓｅ，Ｔｅ）に属する第２元素を第（ｍ＋１）層が含有している。
これは、例えば、第ｍ層が３０原子％のＳ（硫黄）を含有しかつＳｅ（セレン），Ｔｅ（テルル）を含有していない場合には（この場合はＳが第１元素とみなされる）、第（ｍ＋１）層がＳ（硫黄）を３０原子％（すなわち第ｍ層のＳ含有率）よりも多く含有するか、あるいは第（ｍ＋１）層がＳｅまたはＴｅ（すなわち第ｍ層が含有するＳよりも原子番号が大きい第３の元素群の元素）を含有することを意味している。また、例えば、第ｍ層が２５原子％のＳｅ（セレン）と２０原子％のＳ（硫黄）とをそれぞれ含有しかつＴｅ（テルル）を含有していない場合には（この場合はＳｅとＳのうち原子番号が大きいＳｅが第１元素とみなされる）、第（ｍ＋１）層がＳｅを２５原子％（すなわち第ｍ層のＳｅ含有率）よりも多く含有するか、あるいは第（ｍ＋１）層がＴｅ（すなわち第ｍ層が含有するＳｅ，Ｓよりも原子番号が大きい第３の元素群の元素）を含有することを意味している。また、例えば、第ｍ層が２３原子％のＴｅ（テルル）と２７原子％のＳ（硫黄）とをそれぞれ含有しかつＳｅ（セレン）を含有していない場合には（この場合はＴｅとＳのうち原子番号が大きいＴｅが第１元素とみなされる）、第（ｍ＋１）層がＴｅを２３原子％（すなわち第ｍ層のＴｅ含有率）よりも多く含有することを意味している（Ｔｅよりも原子番号が大きな第３の元素群の元素はない）。
また、ｎ＝３にして第１の層ＭＬ１を３層構造にした場合の第１層がカルコゲナイド層ＭＬ１ｃに対応し、第２層がカルコゲナイド層ＭＬ１ｂに対応し、第３層がカルコゲナイド層ＭＬ１ａに対応する。従って、記憶層ＭＬの第１の層ＭＬ１を下部電極ＢＥ側から順にカルコゲナイド層ＭＬ１ａ、カルコゲナイド層ＭＬ１ｂおよびカルコゲナイド層ＭＬ１ｃの積層構造とした場合（換言すれば、記憶層ＭＬの第１の層ＭＬ１を第２の層ＭＬ２側から順にカルコゲナイド層ＭＬ１ｃ、カルコゲナイド層ＭＬ１ｂおよびカルコゲナイド層ＭＬ１ａの積層構造とした場合）、カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃの第３の元素群の元素の含有の仕方は次のようになる。
すなわち、カルコゲナイド層ＭＬ１ｃが含有しかつ第３の元素群に属する元素のうち最も原子番号が大きな元素のカルコゲナイド層ＭＬ１ｃ中の含有率よりも、その元素（すなわちカルコゲナイド層ＭＬ１ｃが含有する第３の元素群の元素のうち最も原子番号が大きな元素）のカルコゲナイド層ＭＬ１ｂ中の含有率の方が多いか、あるいはその元素（すなわちカルコゲナイド層ＭＬ１ｃが含有する第３の元素群の元素のうち最も原子番号が大きな元素）よりも原子番号が更に大きくかつ第３の元素群に属する元素をカルコゲナイド層ＭＬ１ｂが含有する。更に、カルコゲナイド層ＭＬ１ｂが含有しかつ第３の元素群に属する元素のうち最も原子番号が大きな元素のカルコゲナイド層ＭＬ１ｂ中の含有率よりも、その元素（すなわちカルコゲナイド層ＭＬ１ｂが含有する第３の元素群の元素のうち最も原子番号が大きな元素）のカルコゲナイド層ＭＬ１ａ中の含有率の方が多いか、あるいはその元素（すなわちカルコゲナイド層ＭＬ１ｂが含有する第３の元素群の元素のうち最も原子番号が大きな元素）よりも原子番号が更に大きくかつ第３の元素群に属する元素をカルコゲナイド層ＭＬ１ａが含有する。
このように、本実施の形態では、第１の層ＭＬ１を構成する複数の層（ここではカルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）における第３の元素群の元素の含有の仕方を、第２の層ＭＬから遠い層（すなわち下部電極ＢＥに近い層）になるほど、含有する第３の元素群の元素うち最も原子番号が大きな元素の含有量が多くなるか、あるいは、より原子番号の大きな第３の元素群の元素を含むようにしている。このようにすることで、第１の層ＭＬを構成する各層（各カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）に対して、導電パスＣＤＰ形成に寄与する元素（ここではα元素）のモビリティに差を付けることができる。
すなわち、ｎ層の多層構造の第１の層ＭＬ１において、互いに隣接する第ｍ層と第（ｍ＋１）層とで、第２の層ＭＬ２に近い側の第ｍ層よりも、第２の層ＭＬ２から遠い側の第（ｍ＋１）層の方が、導電パスＣＤＰ形成に寄与する元素（α元素）のモビリティが大きくなる。カルコゲナイド層ＭＬ１ａ、ＭＬ１ｂ、ＭＬ１ｃにおいては、最も第２の層ＭＬ２に近いカルコゲナイド層ＭＬ１ｃよりもカルコゲナイド層ＭＬ１ｂの方が、導電パスＣＤＰ形成に寄与する元素（α元素）のモビリティが大きくなり、また、カルコゲナイド層ＭＬ１ｂよりもカルコゲナイド層ＭＬ１ａの方が、導電パスＣＤＰ形成に寄与する元素（α元素）のモビリティが大きくなる。
これは、上記実施の形態１で述べたように、周期律表のＶＩ族に属する元素は、酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）の順にイオンの大きさ（イオン半径）が大きくなり、イオンの大きさが大きい元素を多量に含むほど、導電パスＣＤＰ形成に寄与する元素（ここではα元素）のモビリティが大きくなるためである。すなわち、第１の層ＭＬ１を構成する複数の層（カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）は、第２の層ＭＬから遠い層（カルコゲナイド層）になるほど、含有する第３の元素群の元素うち最も原子番号が大きな元素の含有量が多くなるために、イオンの大きさが大きい元素の含有量が多くなるか、あるいは、より原子番号の大きな第３の元素群の元素を含むようになるために、より大きなイオンが含まれるようになる。これにより、第１の層ＭＬ１を構成する複数の層（カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃ）は、第２の層ＭＬから遠い層（すなわち下部電極ＢＥに近い層）になるほど、導電パスＣＤＰ形成に寄与する元素（ここではα元素）が移動しやすくなって、モビリティが大きくなるのである。
本実施の形態のメモリ素子ＲＭの記憶層ＭＬにおける導電パスＣＤＰの形成について、より詳細に説明する。
図３９は、記憶層ＭＬにおいて、導電パスＣＤＰが下部電極ＢＥと上部電極ＴＥとの間をつなぐように形成されている状態（セット状態、オン状態）のメモリ素子ＲＭを模式的に示す説明図（断面図）であり、上記実施の形態１の図２に対応するものである。図４０〜図４２は、記憶層ＭＬにおいて、下部電極ＢＥと上部電極ＴＥとの間で導電パスＣＤＰが切れている状態（リセット状態、オフ状態）のメモリ素子ＲＭを模式的に示す説明図（断面図）であり、上記実施の形態１の図３に対応するものである。なお、図３９〜図４２は、上記図３８と同じ断面図であるが、図面を見易くするために、記憶層ＭＬにおいて低抵抗率となっている領域、すなわち導電パスＣＤＰおよび低抵抗部分ＬＲＰとなっている領域にだけハッチングを付し、それ以外はハッチングを省略している。
本実施の形態のメモリ素子ＲＭにおいても、上記実施の形態１で説明したのと同様な初期化電圧を印加することで、図３９に示されるように、金属イオンが高濃度に存在する導電パスＣＤＰが、下部電極ＢＥと上部電極ＴＥの間をつなぐように記憶層ＭＬ中に形成される。図３９では、導電パスＣＤＰが、記憶層ＭＬで下部電極ＢＥおよび上部電極ＴＥ間をつなぐ（連結する）ように形成されているので、記憶層ＭＬが低抵抗となり、メモリ素子ＲＭが低抵抗となる（すなわちセット状態となる）。
図３９のように記憶層ＭＬにおいて導電パスＣＤＰが下部電極ＢＥと上部電極ＴＥとの間をつなぐように形成されている状態（セット状態）でリセット電圧を印加することで、図４０〜図４２に示されるように、記憶層ＭＬにおいて下部電極ＢＥと上部電極ＴＥとの間をつなぐ導電パスＣＤＰを切ることができる。
例えば、下部電極ＢＥを正電位としかつ上部電極ＴＥを負電位とするなどして、下部電極ＢＥの電位が上部電極ＴＥの電位よりも高くなるようなリセット電圧を上部電極ＴＥおよび下部電極ＢＥ間（すなわちプラグ６７および下部電極ＢＥ間）に印加する。
このリセット電圧により、記憶層ＭＬの第１の層ＭＬ１中で導電パスを形成していたα元素は、負電位側である上部電極ＴＥ側に移動しようとする。しかしながら、本実施の形態では、上述のように、カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃにおいて、導電パスＣＤＰ形成に寄与する元素（ここではα元素）のモビリティに差を付けている。
このため、リセット電圧がカルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃでα元素が移動するのに十分な電圧値であれば、カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃで導電パスＣＤＰを形成していたα元素は、上部電極ＴＥ側に移動し、第２の層ＭＬ２内に収容される。一方、上記実施の形態１で説明したように第１の層ＭＬ１に比べて第２の層ＭＬ２はα元素のモビリティが小さいため、リセット電圧を印加しても、第２の層ＭＬ２ではα元素はほとんど移動しない。このため、リセット電圧を印加することで、図４２に示されるように、第２の層ＭＬ２内の導電パスＣＤＰはほとんど変化しないのに対して、第１の層ＭＬ１のカルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃで導電パスＣＤＰが切れた状態（導電パスＣＤＰが形成されていない状態）となる。記憶層ＭＬにおいて下部電極ＢＥと上部電極ＴＥとの間が導電パスＣＤＰでつながっていない状態となるので、記憶層ＭＬが高抵抗となり、メモリ素子ＲＭが高抵抗となる。
一方、カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃのモビリティの差を利用し、リセット電圧がカルコゲナイド層ＭＬ１ａ，ＭＬ１ｂでα元素が移動するが、カルコゲナイド層ＭＬ１ｃではα元素がほとんど移動できないような電圧値であれば、カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂで導電パスＣＤＰを形成していたα元素は、上部電極ＴＥ側に移動し、カルコゲナイド層ＭＬ１ｃに収容される。しかしながら、カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂに比べてカルコゲナイド層ＭＬ１ｃおよび第２の層ＭＬ２は、α元素のモビリティが小さいため、リセット電圧を印加してもα元素はほとんど移動しない。このため、リセット電圧を印加すると、図４１に示されるように、カルコゲナイド層ＭＬ１ｃおよび第２の層ＭＬ２内の導電パスＣＤＰはほとんど変化しないのに対して、カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂで導電パスＣＤＰが切れた状態（導電パスＣＤＰが形成されていない状態）となる。
また、カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃのモビリティの差を利用し、リセット電圧がカルコゲナイド層ＭＬ１ａでα元素が移動するが、カルコゲナイド層Ｍ１ｂ，ＭＬ１ｃではα元素がほとんど移動できないような電圧値であれば、カルコゲナイド層ＭＬ１ａで導電パスＣＤＰを形成していたα元素は、上部電極ＴＥ側に移動し、カルコゲナイド層ＭＬ１ｂに収容される。しかしながら、カルコゲナイド層ＭＬ１ａに比べてカルコゲナイド層ＭＬ１ｂ，ＭＬ１ｃおよび第２の層ＭＬ２は、α元素のモビリティが小さいため、リセット電圧を印加してもα元素はほとんど移動しない。このため、リセット電圧を印加すると、図４０に示されるように、カルコゲナイド層ＭＬ１ｂ，ＭＬ１ｃおよび第２の層ＭＬ２内の導電パスＣＤＰはほとんど変化しないのに対して、カルコゲナイド層ＭＬ１ａで導電パスＣＤＰが切れた状態（導電パスＣＤＰが形成されていない状態）となる。
上記のようなカルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃのモビリティの差を利用したリセット動作は、例えば、図４０の状態にするためのリセット電圧を、図４１の状態にするためのリセット電圧よりも小さく（絶対値を小さく）し、また、図４１の状態にするためのリセット電圧を、図４２の状態にするためのリセット電圧よりも小さく（絶対値を小さく）して行うことができる。
リセット電圧と同様に、セット電圧をカルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃのモビリティの差を利用して設定することで、導電パスＣＤＰの状態を図４２の状態から図３９〜図４１の各状態に変化させることができる。例えば、カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃのモビリティの差を利用したセット動作を、図３９の状態にするためのセット電圧を、図４０の状態にするためのセット電圧よりも大きく（絶対値を大きく）し、また、図４０の状態にするためのセット電圧を、図４１の状態にするためのセット電圧よりも大きく（絶対値を大きく）して行うことができる。
また、メモリ素子ＲＭ（記憶層ＭＬ）に記憶された情報を読み出すためのリード電圧は、第１の層ＭＬ１および第２の層ＭＬ２の両方で記憶層ＭＬ中の元素（特にα元素）が移動しない（すなわち導電パスＣＤＰの状態が変化しない）ような値に設定する。このようなリード電圧を下部電極ＢＥおよび上部電極ＴＥ間に印加することで、記憶層ＭＬ（メモリ素子ＲＭ）の抵抗値が図３９〜図４２のどの状態に対応するのかを、すなわち記憶素子ＲＭの記憶情報を、読み出すことができる。
図３９〜図４２の順に記憶層ＭＬの抵抗、すなわちメモリ素子ＲＭの抵抗が大きくなる。カルコゲナイド層ＭＬ１ａ，ＭＬ１ｂ，ＭＬ１ｃのモビリティの差を利用して設定したリセット電圧やセット電圧を印加することにより、記憶層ＭＬ中の元素（主としてα元素）が記憶層ＭＬ中を移動して、各メモリセルの記憶層ＭＬにおいて、下部電極ＢＥと上部電極ＴＥとの間の導電パスＣＤＰの状態を変化させることができ、図３９〜図４２の４種類の抵抗値の間を変化（遷移）させることができる。これにより、記憶層ＭＬの抵抗値（抵抗率）すなわちメモリ素子ＲＭの抵抗値を３段階以上の状態間で変化させることができ、それによって、多値の不揮発性の記憶素子（メモリ）を形成することができる。
このように、本実施の形態では、固体電解質層（第１の層ＭＬ）を、組成式αＸβＹγＺ、ここで０．２≦Ｘ≦０．７，０．０３≦Ｙ≦０．４，０．２≦Ｚ≦０．６，Ｘ＋Ｙ＋Ｚ＝１、で表されるが組成比（Ｘ，Ｙ，Ｚの比）が互いに異なる２層以上とし、導電パスＣＤＰの上下方向各部分の太さや先端の到達位置の制御を容易にして、多値記録可能としている。
また、本実施の形態においても、上部電極ＴＥの代わりに上記実施の形態２の上部電極ＴＥ１を用いることもできる。
（実施の形態４）
図４３は、本実施の形態の半導体装置におけるメモリ素子ＲＭを模式的に示す説明図（断面図）であり、上記実施の形態１の図１に対応するものである。
上記実施の形態１のメモリセルでは、記憶層ＭＬは、第１の層ＭＬ１と第１の層ＭＬ１に隣接する第２の層ＭＬ２とにより形成されていたが、本実施の形態のメモリ素子ＲＭは、第１の層ＭＬ１と、第１の層ＭＬに隣接する第２の層ＭＬ２とに加えて、更に第１の層ＭＬの第２の層ＭＬ２が隣接する側とは反対側の面に隣接する第３の層ＭＬ３とを有している。すなわち、本実施の形態では、第２の層ＭＬ２が隣接する側と反対側で第１の層ＭＬ１に隣接しかつ下部電極ＢＥと第１の層ＭＬ１との間に位置する第３の層ＭＬ３を記憶層ＭＬが更に有している。本実施の形態のメモリ素子ＲＭは、記憶層ＭＬに第３の層ＭＬ３を設けたこと以外は、上記実施の形態１のメモリ素子ＲＭと同様の構成を有しているので、記憶層ＭＬの第３の層ＭＬ３以外については、ここではその説明を省略する。
第３の層ＭＬ（金属酸化物層）は、第２の層ＭＬ２と同様に、イオン供給層として機能できる層である。第２の層ＭＬ２と同様に、第３の層ＭＬ３も、第１の元素群より選ばれた少なくとも１種類の元素と、第２の元素群より選ばれた少なくとも１種類の元素と、酸素（Ｏ）とを主成分として含有する材料からなる。第１の元素群、第２の元素群は、上記実施の形態１で説明した通りである。
また、第２の層ＭＬ２と同様に、第３の層ＭＬ３も、第１の元素群（特に好ましくはＣｕ，Ａｇ）より選ばれた少なくとも１種類の元素を５原子％以上５０原子％以下含有し、第２の元素群（特に好ましくはＴａ，Ｖ，Ｎｂ，Ｃｒ）より選ばれた少なくとも１種類の元素を１０原子％以上５０原子％以下含有し、Ｏ（酸素）を３０原子％以上７０原子％以下含有する材料からなることが好ましい。それ以外の元素（上記第１の元素群、第２の元素群および酸素以外の元素）を１０原子％以下、第３の層ＭＬ３が含むこともできる。
換言すれば、記憶層ＭＬの第３の層ＭＬ３は、組成式αＸβＹＯＺ、ここで０．０５≦Ｘ≦０．５，０．１≦Ｙ≦０．５，０．３≦Ｚ≦０．７，Ｘ＋Ｙ＋Ｚ＝１、で表される組成にすることが好ましい。なお、第３の層ＭＬ３の上記組成式αＸβＹＯＺにおけるα，β，Ｏは、上記実施の形態１で記憶層ＭＬの第２の層ＭＬ２の組成式αＸβＹＯＺについて説明したものと同じであるので、ここではその説明は省略する。また、ここで示す第３の層ＭＬ３の上記組成αＸβＹＯＺは、第３の層ＭＬ３の膜厚方向の平均組成で表記したものである。
また、第１の層ＭＬ１が含有しかつ第１の元素群に属する元素と、第２の層ＭＬ２が含有しかつ第１の元素群に属する元素と、第３の層ＭＬ３が含有しかつ第１の元素群に属する元素とが同じであれば、より好ましい。例えば、第１の層ＭＬ１が含有しかつ第１の元素群に属する元素がＣｕの場合は、第２の層ＭＬ２が含有しかつ第１の元素群に属する元素もＣｕであることが好ましく、また、第３の層ＭＬ３が含有しかつ第１の元素群に属する元素もＣｕであることが好ましい。これにより、記憶層ＭＬに導電パスをより的確に形成できるようになる。
また、第１の層ＭＬ１が含有しかつ第２の元素群に属する元素と、第２の層ＭＬ２が含有しかつ第２の元素群に属する元素と、第３の層ＭＬ３が含有しかつ第２の元素群に属する元素とが同じであれば、より好ましい。これにより、書き換えを繰り返しても特性が変化しにくいという利点がある。
また、第１の層ＭＬ１と第３の層ＭＬ３の組成が同じ（含有元素の種類およびその含有率が同じ）であれば、記憶層ＭＬの対称性が高まるので、更に好ましい。
本実施の形態では、イオン供給層（第２の層ＭＬ２）と同じような層（第３の層ＭＬ３）をもう１層追加して、固体電解質層（第１の層ＭＬ１）を挟む構造としているので、構造的に上下の電極（上部電極ＴＥおよび下部電極ＢＥ）の形状の非対称性は残るものの、上下の層構成の非対称性が小さくなるので、メモリ素子ＲＭを１方向電圧で駆動することが容易になる。この１方向電圧によるメモリ素子ＲＭの駆動について説明する。
すなわち、上記実施の形態１では、下部電極ＢＥおよび上部電極ＴＥ間の記憶層を高抵抗状態（リセット状態）にする際には、下部電極ＢＥの電位が上部電極ＴＥの電位よりも高くなるようなリセット電圧を下部電極ＢＥおよび上部電極ＴＥ間に印加し、下部電極ＢＥおよび上部電極ＴＥ間の記憶層を低抵抗状態（セット状態）にする際には、下部電極ＢＥの電位が上部電極の電位よりも低くなるようなセット電圧を、下部電極ＢＥおよび上部電極ＴＥ間間に印加していた。すなわち、リセット電圧とセット電圧とを逆方向の電圧としていた。それに対して、本実施の形態では、下部電極ＢＥおよび上部電極ＴＥ間の記憶層を高抵抗状態（リセット状態）にする際には、下部電極ＢＥの電位が上部電極ＴＥの電位よりも低くなるようなリセット電圧を下部電極ＢＥおよび上部電極ＴＥ間に印加し、下部電極ＢＥおよび上部電極ＴＥ間の記憶層を低抵抗状態（セット状態）にする際には、下部電極ＢＥの電位が上部電極ＴＥの電位よりも低くなるようなセット電圧を下部電極および上部電極ＴＥ間に印加する。すなわち、リセット電圧とセット電圧とを同方向の電圧とする。
図４４は、記憶層ＭＬにおいて、導電パスＣＤＰが下部電極ＢＥと上部電極ＴＥとの間をつなぐように形成されている状態（セット状態、オン状態）のメモリ素子ＲＭを模式的に示す説明図（断面図）であり、上記実施の形態１の図２に対応するものである。図４５は、記憶層ＭＬにおいて、下部電極ＢＥと上部電極ＴＥとの間で導電パスＣＤＰが切れている状態（リセット状態、オフ状態）のメモリ素子ＲＭを模式的に示す説明図（断面図）であり、上記実施の形態１の図３に対応するものである。なお、図４４および図４５は、上記図４３と同じ断面図であるが、図面を見易くするために、記憶層ＭＬにおいて導電パスＣＤＰおよび低抵抗部分ＬＲＰとなっている領域（すなわち記憶層ＭＬで低抵抗率となっている領域）にだけハッチングを付し、それ以外はハッチングを省略している。
本実施の形態のメモリ素子ＲＭにおいても、上記実施の形態１で説明したのと同様な初期化電圧を印加することで、図４４に示されるように、金属イオンが高濃度に存在する導電パスＣＤＰが、下部電極ＢＥと上部電極ＴＥの間をつなぐように記憶層ＭＬ中に形成される。図４４では、導電パスＣＤＰが、記憶層ＭＬおいて、下部電極ＢＥと上部電極ＴＥとの間をつなぐ（連結する）ように形成されているので、記憶層ＭＬが低抵抗となり、メモリ素子ＲＭが低抵抗となる（すなわちセット状態となる）。
図４４のように記憶層ＭＬにおいて導電パスＣＤＰが下部電極ＢＥと上部電極ＴＥとの間をつなぐように形成されている状態（セット状態）でリセット電圧を印加することで、図４５に示されるように、記憶層ＭＬにおいて下部電極ＢＥと上部電極ＴＥとの間をつなぐ導電パスＣＤＰを切ることができる。
このリセット動作の際、上記実施の形態１で説明したのとは逆方向のリセット電圧を印加する。すなわち、例えば、下部電極ＢＥを負電位としかつ上部電極ＴＥを正電位とするなどして、下部電極ＢＥの電位が上部電極ＴＥの電位よりも低くなるようなリセット電圧を上部電極ＴＥおよび下部電極ＢＥ間（すなわちプラグ６７および下部電極ＢＥ間）に印加する。
このリセット電圧により、第１の層ＭＬ１（固体電解質層）内のイオン（ここではα元素）がマイナス電極（下部電極ＢＥ）側の第３の層ＭＬ３（イオン供給層）側に寄って導電パスＣＤＰの一部が切れ、リセット状態（オフ状態）になる。一方、第１の層ＭＬ１に比べて第２の層ＭＬ２および第３の層ＭＬ３（イオン供給層）内のイオンのモビリティは小さいので、第２の層ＭＬ２および第３の層ＭＬ３（イオン供給層）内に形成されていた導電パスＣＤＰは維持される。なお、第１の層ＭＬ１に比べて第３の層ＭＬ３の方がイオン（ここではα元素）のモビリティが低い理由は、上記実施の形態１で説明した第１の層ＭＬ１に比べて第２の層ＭＬ２の方がイオン（ここではα元素）のモビリティが低い理由と同じである。
このため、リセット電圧を印加することで、図４５に示されるように、第２の層ＭＬ２および第３の沿うＭＬ３内の導電パスＣＤＰはほとんど変化しないのに対して、第１の層ＭＬ１のカルコゲナイド層ＭＬ１で導電パスＣＤＰが切れた状態（導電パスＣＤＰが形成されていない状態）となる。記憶層ＭＬにおいて下部電極ＢＥと上部電極ＴＥとの間が導電パスＣＤＰでつながっていない状態となるので、記憶層ＭＬが高抵抗となり、メモリ素子ＲＭが高抵抗となる。
一方、図４５のように記憶層ＭＬにおいて下部電極ＢＥと上部電極ＴＥとの間の導電パスＣＤＰが切れている状態（リセット状態、オフ状態）でセット電圧を印加することで、図４４のように、記憶層ＭＬにおいて、下部電極ＢＥと上部電極ＴＥとの間を再度、導電パスＣＤＰでつなぐことができる。
このセット動作の際、上記実施の形態１で説明したのと同方向のセット電圧を印加する。すなわち、例えば、下部電極ＢＥを負電位としかつ上部電極ＴＥを正電位とするなどして、下部電極ＢＥの電位が上部電極ＴＥの電位よりも低くなるようなセット電圧を上部電極ＴＥおよび下部電極ＢＥ間（すなわちプラグ６７および下部電極ＢＥ間）に印加する。従って、セット電圧とリセット電圧とが同方向となる。
このセット電圧により、第１の層ＭＬ１（固体電解質層）のうち、第２の層ＭＬ２および第３の層ＭＬ３（イオン供給層）に残留した導電パスＣＤＰの延長線上に位置する部分が発熱し、第１の層ＭＬ１でイオン（ここでα元素）が熱拡散して導電パスＣＤＰが復活し、再度セット状態（オン状態）となる。すなわち、図４４のように、記憶層ＭＬにおいて、導電パスＣＤＰが下部電極ＢＥと上部電極ＴＥとの間をつなぐように形成されている状態となり、記憶層ＭＬが低抵抗となり、メモリ素子ＲＭが低抵抗となる。このような制御は、リセット電圧とセット電圧とで、電圧の大きさや印加時間を変えることにより、実現できる。
また、メモリ素子ＲＭ（記憶層ＭＬ）に記憶された情報を読み出すためには、第１の層ＭＬ１、第２の層ＭＬ２および第３の層ＭＬ３でイオン（α元素）が移動しない（すなわち導電パスＣＤＰの状態が変化しない）ような値にリード電圧を設定し、このリード電圧を、上部電極ＴＥおよび下部電極ＢＥ間（すなわちプラグ６７および下部電極ＢＥ間）に、下部電極ＢＥの電位が上部電極ＴＥの電位よりも低くなるように印加すればよい。これにより、記憶層ＭＬ（メモリ素子ＲＭ）の抵抗値が図４４のセット状態のような低抵抗状態にあるか、あるいは図４５のリセット状態のような高抵抗状態にあるかを、すなわち記憶素子ＲＭの記憶情報を、読み出すことができる。
このように、記憶層ＭＬを、固体電解質層としての第１の層ＭＬ１が、それよりもイオンのモビリティが低い第２の層ＭＬ２および第３の層ＭＬ３で挟まれた構造とし、リセット電圧とセット電圧とを同方向の電圧で制御する。これにより、リセット状態（オフ状態）でも第２の層ＭＬ２および第３の層ＭＬ３（イオン供給層）内に導電パスＣＤＰがほぼ維持され、この維持された導電パスＣＤＰによって、セット時に第１の層ＭＬ１で復活する導電パスＣＤＰの位置と太さがほぼ決まることになる。このため、１方向電圧でのオン（セット）、オフ（リセット）繰り返しによる書換えを安定して行えるようになる。
また、本実施の形態で説明したように１方向の電圧だけでイオンを動かしてセット状態（低抵抗状態）とリセット状態（高抵抗状態）とを切り換える場合、リセット状態にする際には、第１の層ＭＬ１において導電パスＣＤＰを構成していたイオン（α元素）を、電流による発熱などにより、少なくとも部分的に導電パスＣＤＰ（フィラメント状の導電パスＣＤＰ）の延在時方向と垂直な方向、すなわち第１の層Ｍ１の面内方向に拡散させることになる。この場合、次に再びセット状態にする際に、上部からイオンを引っ張るのでなく、拡散していたイオンを、元の導電パスＣＤＰが存在していた方向に収束させるのが好ましい。このような収束は、リセット状態にする前に導電パスＣＤＰが存在していた場所にマイナスイオンを残せば実現することができる。すなわち、これは、リセット時に導電パスＣＤＰに強いパルス電流を流して、一気に金属イオン（α元素）を拡散させることによって実現することができる。
また、図４３のような本実施の形態のメモリ素子ＲＭを、上記実施の形態１で説明したようなリセット電圧およびセット電圧によって（すなわちリセット電圧とセット電圧とを逆方向の電圧とすることによって）、駆動（制御）することもできる。
また、上記実施の形態１〜３のメモリ素子ＲＭを、本実施の形態で説明したようなリセット電圧およびセット電圧によって（すなわちリセット電圧とセット電圧とを同方向の電圧とすることによって）、駆動（制御）することもできる。
但し、上記実施の形態１〜３の構造のメモリ素子ＲＭは、記憶層ＭＬの構造が上下非対称であるため、上記実施の形態１で説明したように、リセット電圧とセット電圧とを互いに逆方向の電圧にして、導電パスＣＤＰの状態（セット状態かリセット状態か）を制御するのに、より適している。一方、本実施の形態で説明したように、リセット電圧とセット電圧とを同方向の電圧にして、導電パスＣＤＰの状態（セット状態かリセット状態か）を制御するには、本実施の形態のような構造のメモリ素子ＲＭが、記憶層ＭＬの構造が上下対称に近いため、より適している。
また、本実施の形態においても、上部電極ＴＥの代わりに上記実施の形態２の上部電極ＴＥ１を用いることもできる。
また、本実施の形態においても、記憶層ＭＬの第１の層ＭＬ１を上記実施の形態３のように多層構造とすることもできる。
（実施の形態５）
本発明の他の実施の形態の半導体装置のメモリアレイ（メモリセルアレイ）の構成例を、図４６の回路図を参照して説明する。本実施の形態の半導体装置は、メモリ素子ＲＭなどにより形成するメモリセルアレイおよびその周辺部の回路構成が上記実施の形態１と異なるが、本実施の形態におけるメモリ素子ＲＭ自体の構成は、上記実施の形態１〜４のメモリ素子ＲＭと同様であるので、ここではその説明は省略する。
図４６は、本実施の形態の半導体装置のメモリアレイ（メモリセルアレイ）およびその周辺部の構成例を示す回路図であり、上記実施の形態１の図１９に対応するものである。
図４６に示される本実施の形態の回路構成は、上記実施の形態１〜４で述べた記憶層Ｍを用いたメモリ素子ＲＭを使用したメモリアレイ（メモリセルアレイ）構成の一例であり、下部電極（上記下部電極ＢＥ、すなわち上記プラグ４３に対応）に対して上部電極（上記上部電極ＴＥ、すなわち上部電極膜５３に対応）側に高い電圧を印加して動作させることが特徴となっている。
図４６に示される本実施の形態の半導体装置の回路は、メモリアレイ、マルチプレクサＭＵＸ、ロウ（行）デコーダＸＤＥＣ、カラム（列）デコーダＹＤＥＣ、プリチャージ回路ＰＣ、センスアンプＳＡ、書換え回路ＰＲＧＭで構成される。
メモリアレイは、ワード線ＷＬ１〜ＷＬｍとビット線ＢＬ１〜ＢＬｎの各交点にメモリセルＭＣ１１〜ＭＣｍｎが配置された構成である。各メモリセルは、直列接続されたメモリ素子ＲＭとメモリセルトランジスタＱＭが、ビット線ＢＬと接地電圧ＶＳＳ端子との間に挿入され、メモリ素子ＲＭの一端がビット線ＢＬに接続される構成である。ここでメモリ素子ＲＭは、上記実施の形態１〜４で述べたような構成を備える。すなわち、ビット線ＢＬに上記上部電極ＴＥが接続され、メモリセルトランジスタＱＭの一端に上記下部電極ＢＥが接続される。
ロウデコーダＸＤＥＣの出力信号であるワード線ＷＬ（ＷＬ１〜ＷＬｍ）は、メモリセルトランジスタＱＭのゲート（ゲート電極）に接続される。プリチャージ回路ＰＣ、センスアンプＳＡ、書換え回路ＰＲＧＭは、共通データ線ＣＤにそれぞれ接続される。プリチャージ回路ＰＣは、ハイレベル（ここでは、電源電圧ＶＤＤ）のプリチャージ起動信号ＰＣＥにより活性化されて、共通データ線ＣＤを読出し電圧ＶＲＤ（電圧レベルは後述）に駆動する。
マルチプレクサＭＵＸは、カラム（列）選択スイッチ列ＣＳＷＡと放電回路ＤＣＣＫＴとで構成される。カラム選択スイッチ列ＣＳＷＡは、ビット線ＢＬ１〜ＢＬｎと共通データ線ＣＤとの間に各々挿入された複数のＣＭＯＳ伝達ゲート（カラム選択スイッチ）ＣＳＷ１〜ＣＳＷｎで構成される。ここで、ＣＭＯＳ伝達ゲートＣＳＷ１〜ＣＳＷｎは、それぞれＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）により形成されている。ＣＭＯＳ伝達ゲートＣＳＷ１〜ＣＳＷｎのゲート電極には、カラムデコーダＹＤＥＣの出力信号であるカラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）〜（ＹＳｎＴ，ＹＳｎＢ）がそれぞれ接続される。カラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）〜（ＹＳｎＴ，ＹＳｎＢ）のうちの一つが活性化されることにより、対応するＣＭＯＳ伝達ゲートが活性化されて、ビット線ＢＬ１〜ＢＬｎのうちの一つが共通データ線ＣＤに接続される。
放電回路ＤＣＣＫＴは、ビット線ＢＬ１〜ＢＬｎと接地電圧ＶＳＳ端子との間にそれぞれ挿入されたＮＭＯＳトランジスタＭＮ１〜ＭＮｎで構成される。なお、本願においては、ｎチャネル型のＭＩＳＦＥＴをＮＭＯＳトランジスタと表記し、ｐチャネル型のＭＩＳＦＥＴをＰＭＯＳトランジスタと表記している。ＮＭＯＳトランジスタＭＮ１〜ＭＮｎのゲート電極には、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢがそれぞれ接続される。待機時において、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢが電源電圧ＶＤＤに保持されることにより、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎが導通して、ビット線ＢＬ１〜ＢＬｎが接地電圧ＶＳＳに駆動される。
このような回路構成により、図４７に示すような読出し動作が行われる。図４７および上記図４６を参照して、図４６に示したアレイ構成を用いたメモリセルの読み出し動作について説明する。以下では、メモリセルＭＣ１１が選択されるものと仮定して説明する。ここで、図４７は、メモリセルＭＣ１１を選択する場合の動作波形（電圧印加波形）の一例を示している。
まず、カラムデコーダＹＤＥＣで選択されたカラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）に対応するカラム選択スイッチＣＳＷ１が導通することにより、ビット線ＢＬ１と共通データ線ＣＤが接続される。この時、活性化されているプリチャージ回路ＰＣによって、共通データ線ＣＤを介してビット線ＢＬ１が読出し電圧ＶＲＤにプリチャージされる。この読出し電圧ＶＲＤは記憶情報の破壊が起こらないように、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電圧レベルに設計される。
次に、電源電圧ＶＤＤとなっているプリチャージ起動信号ＰＣＥを接地電圧ＶＳＳに駆動して、プリチャージ回路ＰＣを非活性状態とする。さらに、ロウデコーダＸＤＥＣで選択されたワード線（ＷＬ１）上のメモリセルトランジスタＱＭが導通することにより、メモリセルＭＣ１１内に電流経路が形成されて、ビット線ＢＬ１および共通データ線ＣＤに読み出し信号が発生する。
選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通データ線ＣＤに出力される電圧は記憶情報によって差が出る。ここでは、記憶情報が‘１’の場合に、メモリセル内の抵抗値が低く、ビット線ＢＬ１および共通データ線ＣＤが接地電圧ＶＳＳに向かって放電されて、参照電圧ＶＲＥＦよりも低い電圧になるものとしている。一方、記憶情報が‘０’の場合に、メモリセル内の抵抗値が高く、ビット線ＢＬ１および共通データ線ＣＤがプリチャージ状態、すなわち読出し電圧ＶＲＤに保持されるものとしている。この差をセンスアンプＳＡで判別することにより、選択メモリセルの記憶情報が読み出される。最後に、カラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）を非活性状態としてＮＭＯＳトランジスタＭＮ１を導通させることにより、ビット線ＢＬ１を接地電圧ＶＳＳに駆動すると共に、接地電圧ＶＳＳとなっているプリチャージ起動信号ＰＣＥを電源電圧ＶＤＤに駆動してプリチャージ回路ＰＣを活性化することにより、待機状態に戻る。
さらに、図４８に従い、上記図４６に示したメモリアレイ構成を用いたメモリセルの書き込み動作について説明する。図４８は、図４６に示したメモリアレイの書込み動作を示している。以下でも、上記図４７と同様に、メモリセルＭＣ１１が選択されるものと仮定して説明する。従って、図４８には、メモリセルＭＣ１１を選択する場合の動作波形（電圧印加波形）の一例が示されている。
まず、電源電圧ＶＤＤとなっているプリチャージ起動信号ＰＣＥを接地電圧ＶＳＳに駆動して、プリチャージ回路を非活性状態とする。続いて、カラムデコーダＹＤＥＣで選択されたカラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）に対応するカラム選択スイッチＣＳＷ１が導通することにより、共通データ線ＣＤを介してビット線ＢＬ１と書込み回路ＰＲＧＭが接続される。次に、ロウデコーダＸＤＥＣで選択されたワード線（ＷＬ１）上のメモリセルトランジスタＱＭが導通することにより、メモリセルＭＣ１１内に電流経路が形成されて、ビット線ＢＬ１に書込み電流が流れる。
書込み回路ＰＲＧＭは、書込み電流とその印加時間が記憶情報に応じた値となるように設計されている。ここでは、記憶情報が‘０’の場合に、大きなリセット電流ＩＲを短時間印加するものとしている。一方、記憶情報が‘１’の場合に、リセット電流ＩＲよりも小さなセット電流ＩＳを、リセット電流よりも長い時間印加するものとしている。最後に、カラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）を非活性状態としてトランジスタＭＮ１を導通させることにより、ビット線ＢＬ１を接地電圧ＶＳＳに駆動すると共に、接地電圧ＶＳＳとなっているプリチャージ起動信号ＰＣＥを電源電圧ＶＤＤに駆動してプリチャージ回路ＰＣを活性化することにより、待機状態に戻る。
以上、本実施の形態では、上記実施の形態で述べたようなメモリ素子ＲＭを用いて図４６のような回路構成の半導体装置を構成することで、耐熱性が高く、安定したデータ保持特性を備えた半導体装置を実現できる。
本実施の形態の回路構成では、セットとリセットを同方向の電圧で行うので、メモリマトリックスの各交点に選択トランジスタとメモリ素子ではなく、選択ダイオードとメモリ素子を直列にしたものを配置することもでき、それによって、作製が容易になる。ただし、リセットは導電パスを形成するイオンを短時間の大きな電流により横拡散させて行うので、書換えを繰り返すとイオン化する元素の分布が変化しやすく、書換え可能回数が制約される。
（実施の形態６）
本発明の他の実施の形態の半導体装置のメモリアレイ（メモリセルアレイ）の構成例を、図４９の回路図を参照して説明する。本実施の形態の半導体装置は、メモリ素子ＲＭなどにより形成するメモリセルアレイおよびその周辺部の回路構成が上記実施の形態１と異なるが、本実施の形態におけるメモリ素子ＲＭ自体の構成は、上記実施の形態１〜４のメモリ素子ＲＭと同様であるので、ここではその説明は省略する。
図４９は、本実施の形態の半導体装置のメモリアレイ（メモリセルアレイ）およびその周辺部の構成例を示す回路図であり、上記実施の形態１の図１９や上記実施の形態５の図４６に対応するものである。
図４９に示される本実施の形態の回路構成は、上記実施の形態１〜４で述べた記憶層ＭＬを用いたメモリ素子ＲＭを使用したメモリアレイ（メモリセルアレイ）構成の一例であり、互いに逆方向の電圧（すなわち上記実施の形態１で説明したようなセット電圧およびリセット電圧）でセット動作とリセット動作を行うことが特徴である。
電圧−電流特性は、逆方向電圧を印加した時（すなわちリセット動作を行った時）、イオン化された金属原子がセット時と逆方向に動いて導電パスがリセットされ、上記図４に点線で示したように高抵抗状態に戻る。
図４９に示される本実施の形態の半導体装置の回路構成は、互いに逆方向の電圧を印加するため、上述した実施の形態５とは異なる回路構成を有しており、その回路構成と動作の一例について説明する。
図４９には、上記図４６と同様にｎ×ｍビットのメモリセルを有するメモリアレイ構成が示されている。メモリセルを構成する素子も同じように、メモリセルトランジスタＱＭとメモリ素子ＲＭである。本実施の形態の特徴は、上記図４６では一本だったビット線をもう一本追加して、ビット線対とワード線との各交点にメモリセルを配置し、メモリ素子ＲＭに対して逆方向の電圧を印加可能にした点にある。以下では、上記４６と異なる点に注目しながら図４９に示した本実施の形態の半導体装置の回路構成について説明する。
図４９に示される本実施の形態の半導体装置の回路は、メモリアレイ、マルチプレクサＭＵＸ、ロウ（行）デコーダＸＤＥＣ、カラム（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書換え回路ＰＲＧＭに加えて、共通放電回路ＣＤＣＣＫＴで構成される。メモリアレイは、ワード線ＷＬ１〜ＷＬｍとビット線対（ＢＬ１Ｌ，ＢＬ１Ｒ）〜（ＢＬｎＬ，ＢＬｎＲ）との各交点にメモリセルＭＣ１１〜ＭＣｍｎが配置された構成である。各メモリセルは、直列接続されたメモリ素子ＲＭと選択トランジスタＱＭが、ビット線ＢＬ１Ｌ〜ＬＢｎＬとビット線ＢＬ１Ｒ〜ＢＬｎＲとの間に挿入された構成である。ここで、メモリ素子ＲＭは、上記実施の形態１〜４で述べたような構成を備えており、ビット線ＢＬ１Ｌ〜ＢＬｎＬ側に上記上部電極ＴＥが接続され、メモリセルトランジスタＱＭの一端に上記下部電極ＢＥが接続される。
読出し回路ＲＣ、書換え回路ＰＲＧＭ、共通放電回路ＣＤＣＣＫＴは、共通データ線対（ＣＤＬ，ＣＤＲ）にそれぞれ接続される。マルチプレクサＭＵＸ内のカラム選択スイッチ列ＣＳＷＡと放電回路ＤＣＣＫＴには、ビット線ＢＬ１Ｒ〜ＢＬｎＲに対応する部分が追加される。すなわち、カラム選択スイッチ列ＣＳＷＡには、ビット線ＢＬ１Ｒ〜ＢＬｎＲと共通データ線ＣＤＲとの間に各々挿入されたＣＭＯＳ伝達ゲート（カラム選択スイッチ）ＣＳＷ１Ｒ〜ＣＳＷｎＲが追加される。ＣＭＯＳ伝達ゲートＣＳＷ１〜ＣＳＷｎ，ＣＳＷ１Ｒ〜ＣＳＷｎＲのゲート電極には、カラムデコーダＹＤＥＣの出力信号であるカラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）〜（ＹＳｎＴ，ＹＳｎＢ）がそれぞれ接続される。カラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）〜（ＹＳｎＴ，ＹＳｎＢ）のうちの一つが活性化されることにより、対応する一組のＣＭＯＳ伝達ゲートが活性化されて、ビット線対（ＢＬ１Ｌ，ＢＬ１Ｒ）〜（ＢＬｎＬ，ＢＬｎＲ）のうちの一組が共通データ線対（ＣＤＬ，ＣＤＲ）に接続される。
放電回路ＤＣＣＫＴは、ビット線ＢＬ１Ｒ〜ＢＬｎＲと接地電圧ＶＳＳとの間にそれぞれ挿入されたＮＭＯＳトランジスタＭＮ１Ｒ〜ＭＮｎＲが追加される。ＮＭＯＳトランジスタＭＮ１Ｒ〜ＭＮｎＲのゲート電極には、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢがそれぞれ接続される。待機時において、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢが電源電圧ＶＤＤに保持されることにより、ＮＭＯＳトランジスタＭＮ１Ｌ〜ＭＮｎＬ，ＭＮ１Ｒ〜ＭＮｎＲが導通して、ビット線対（ＢＬ１Ｌ，ＢＬ１Ｒ）〜（ＢＬｎＬ，、ＢＬｎＲ）が接地電圧ＶＳＳに駆動される。
図５０は、上記図４９の共通放電回路ＣＤＣＣＫＴ、読出し回路ＲＣ、書換え回路ＰＲＧＭの詳細な構成（回路構成）例を示す回路図である。
共通放電回路ＣＤＣＣＫＴは、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２、ＮＯＲ回路ＮＲ１０１とで構成される。ＮＭＯＳトランジスタＭＮ１０１は、共通データ線ＣＤＬと接地電圧ＶＳＳとの間に挿入され、ＮＭＯＳトランジスタＭＮ１０２は、共通データ線ＣＤＲと接地電圧ＶＳＳとの間に挿入される。また、それぞれのゲート電極に、ＮＯＲ回路ＮＲ１０１の出力端子が接続される。
このＮＯＲ回路ＮＲ１０１の入力端子には、後述する読出し起動信号ＲＤと書換え起動信号ＷＴとがそれぞれ入力される。これらの信号は待機状態において、接地電圧ＶＳＳに保持されているので、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２が導通することにより、共通データ線対（ＣＤＬ、ＣＤＲ）は接地電圧ＶＳＳに駆動される。一方、読出し動作の時は読出し起動信号ＲＤが電源電圧ＶＤＤに駆動され、書換え動作の時は書換え起動信号ＷＴが電源電圧ＶＤＤに駆動されるので、これらの動作の際にはＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２がカットオフされる。
読出し回路ＲＣは、ＮＭＯＳトランジスタＭＮ１１１，ＭＮ１１２、プリチャージ回路ＰＣ、センスアンプＳＡで構成される。プリチャージ回路ＰＣは、ノードＳＮＤにてセンスアンプＳＡと接続される。プリチャージ回路ＰＣは、ハイレベル（ここでは、電源電圧ＶＤＤ）のプリチャージ起動信号ＰＣＥにより活性化されて、ノードＳＮＤなどを読出し電圧ＶＲＤに駆動する。ＮＭＯＳトランジスタＭＮ１１１は共通データ線ＣＤＬとセンスアンプＳＡとの間に、ＮＭＯＳトランジスタＭＮ１１２は共通データ線ＣＤＲと接地電圧ＶＳＳとの間にそれぞれ挿入される。これらのトランジスタのゲート電極には、読出し起動信号ＲＤが入力される。
この読出し起動信号ＲＤは、前述したように待機状態において接地電圧ＶＳＳに保持されているので、この場合、ＮＭＯＳトランジスタＭＮ１１１，ＭＮ１１２はカットオフされる。一方、読出し動作において、接地電圧ＶＳＳとなっている読出し起動信号ＲＤは電源電圧ＶＤＤに駆動されるので、ＮＭＯＳトランジスタＭＮ１１１，ＭＮ１１２が導通することにより、共通データ線ＣＤＬがプリチャージ回路ＰＣおよびセンスアンプＳＡに接続され、共通データ線ＣＤＲが接地電圧ＶＳＳに接続される。以上の構成により、読出し動作では、共通データ線ＣＤＲからビット線ＢＬ１Ｒ〜ＢＬｎＲを介して、選択されたメモリセルにおけるトランジスタＱＭのソース電極が接地電圧ＶＳＳに駆動される。また、ビット線ＢＬ１Ｌ〜ＢＬｎＬから共通データ線ＣＤＬを介して、記憶情報に応じた読出し信号がセンスアンプＳＡに入力されることで、上記図４７と同様の読出し動作が可能となる。
書換え回路ＰＲＧＭは、共通データ線駆動回路ＣＤＤＬ，ＣＤＤＲ、ＣＭＯＳ伝達ゲートＣＳＷ１５１，ＣＳＷ１５２、ＮＡＮＤ回路ＮＤ１５１、インバータ回路ＩＶ１５１で構成される。ＣＭＯＳ伝達ゲートＣＳＷ１５１は、共通データ線ＣＤＬと共通データ線駆動回路ＣＤＤＬとの間に挿入され、ＣＭＯＳ伝達ゲートＣＳＷ１５２は、共通データ線ＣＤＲと共通データ線駆動回路ＣＤＤＲとの間に挿入される。これらのゲート電極には、セット起動信号ＳＥＴＢとリセット起動信号ＲＳＴＢをＮＡＮＤ回路ＮＤ１５１とインバータ回路ＩＶ１５１とを用いてＡＮＤ演算した結果得られる書換え起動信号ＷＴとＷＴＢがそれぞれ接続される。
ここで、セット起動信号ＳＥＴＢとリセット起動信号ＲＳＴＢは、待機状態において電源電圧ＶＤＤに保持されるので、書換え起動信号ＷＴが接地電圧ＶＳＳ、書換え起動信号ＷＴＢが電源電圧ＶＤＤに保持されることにより、共通データ線ＣＤＬ，ＣＤＲと共通データ線駆動回路ＣＤＤＬ，ＣＤＤＲが遮断される。一方、書換え動作においては、セット起動信号ＳＥＴＢまたはリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されるので、ＷＴが電源電圧ＶＤＤに、ＷＴＢが接地電圧ＶＳＳに駆動され、ＣＳＷ１５１，ＣＳＷ１５２がそれぞれ導通することにより、共通データ線ＣＤＬ，ＣＤＲと共通データ線駆動回路ＣＤＤＬ，ＣＤＤＲが接続される。
共通データ線駆動回路ＣＤＤＬは、ＰＭＯＳトランジスタＭＰ１３１、ＮＭＯＳトランジスタＭＮ１３１，ＭＮ１３２、インバータ回路ＩＶ１３１で構成される。セット電圧ＶＳと接地電圧ＶＳＳとの間に、ＰＭＯＳトランジスタＭＰ１３１とＮＭＯＳトランジスタＭＮ１３１を挿入して、そのドレイン電極をノードＮ１とする。このノードＮ１と伝達ゲートＣＳＷ１５１とを接続すると共に、ノードＮ１と接地電圧ＶＳＳとの間に、ＮＭＯＳトランジスタＭＮ１３２を挿入する。
ＰＭＯＳトランジスタＭＰ１３１のゲート電極には、セット起動信号ＳＥＴＢが接続される。セット動作において、電源電圧ＶＤＤとなっているセット起動信号ＳＥＴＢが接地電圧ＶＳＳに駆動されると、ＰＭＯＳトランジスタＭＰ１３１が導通することにより、伝達ゲートＣＳＷ１５１を介して共通データ線ＣＤＬにセット電圧ＶＳが印加される。ＮＭＯＳトランジスタＭＮ１３１のゲート電極には、リセット起動信号ＲＳＴＢをインバータ回路ＩＶ１３１で反転した信号が接続される。リセット動作において、電源電圧ＶＤＤとなっているリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されると、ＮＭＯＳトランジスタＭＮ１３１が導通することにより、伝達ゲートＣＳＷ１５１を介して共通データ線ＣＤＬに接地電圧ＶＳＳが印加される。ＮＭＯＳトランジスタＭＮ１３２のゲート電極には、書換え起動信号ＷＴＢが接続される。この書換え起動信号ＷＴＢは、待機状態において電源電圧ＶＤＤに保持されるので、ＮＭＯＳトランジスタＭＮ１３２が導通することにより、ノードＮ１に接地電圧ＶＳＳが印加される。
共通データ線駆動回路ＣＤＤＲは、ＰＭＯＳトランジスタＭＰ１４１、ＮＭＯＳトランジスタＭＮ１４１，ＭＮ１４２、インバータ回路ＩＶ１４１で構成される。リセット電圧ＶＲと接地電圧ＶＳＳとの間に、トランジスタＭＰ１４１とＮＭＯＳトランジスタＭＮ１４１を挿入して、そのドレイン電極をノードＮ２とする。このノードＮ２と伝達ゲートＣＳＷ１５２とを接続すると共に、ノードＮ２と接地電圧ＶＳＳとの間に、ＮＭＯＳトランジスタＭＮ１４２を挿入する。
ＰＭＯＳトランジスタＭＰ１４１のゲート電極には、リセット起動信号ＲＳＴＢが接続される。リセット動作において、電源電圧ＶＤＤとなっているリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されると、ＰＭＯＳトランジスタＭＰ１４１が導通することにより、伝達ゲートＣＳＷ１５２を介して共通データ線ＣＤＲにリセット電圧ＶＲが印加される。ＮＭＯＳトランジスタＭＮ１４１のゲート電極には、セット起動信号ＳＥＴＢをインバータ回路ＩＶ１４１で反転した信号が接続される。セット動作において、電源電圧ＶＤＤとなっているセット起動信号ＳＥＴＢが接地電圧ＶＳＳに駆動されると、ＮＭＯＳトランジスタＭＮ１４１が導通することにより、伝達ゲートＣＳＷ１５２を介して共通データ線ＣＤＲに接地電圧ＶＳＳが印加される。ＮＭＯＳトランジスタＭＮ１４２のゲート電極には、書換え起動信号ＷＴＢが接続される。この書換え起動信号ＷＴＢは、待機状態において電源電圧ＶＤＤに保持されるので、ＮＭＯＳトランジスタＭＮ１４２が導通することにより、ノードＮ２に接地電圧ＶＳＳが印加される。
図５１は、上記図５０の書換え回路ＰＲＧＭを用いた書換え動作の一例を示す波形図である。ここでも、メモリセルＭＣ１１が選択されるものと仮定して説明する。
図５１に示すように、書換え動作では、記憶情報に応じた向きの電流を選択したメモリセルに流すことができる。すなわち、記憶情報‘１’を書込むセット動作の場合、電源電圧ＶＤＤとなっているセット起動信号ＳＥＴＢが接地電圧ＶＳＳに駆動されることにより、トランジスタＭＰ１３１，ＭＮ１４１が導通状態となるので、選択されたメモリセルではメモリ素子ＲＭからメモリセルトランジスタＱＭの向きに電流を流すことができる。これとは逆に、記憶情報‘０’を書込むリセット動作の場合、電源電圧ＶＤＤとなっているリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されることにより、トランジスタＭＰ１４１，ＭＮ１３１が導通状態となるので、選択されたメモリセルではメモリセルトランジスタＱＭからメモリ素子ＲＭの向きに電流を流すことができる。
ここで、リセット動作では、セット動作よりも大きなジュール熱を発生する必要がある。また、メモリ素子ＲＭ側がソース電極となるので、メモリセルトランジスタＱＭの基板バイアス降下を考慮する必要がある。このため、リセット電圧ＶＲは電源電圧ＶＤＤと同じか或いは低いが、リセット電流の絶対値がセット電流よりも大きくなるように、セット電圧ＶＳよりも高く設計されている。このようなリセット動作では、上記図４８と同様に短期間ではあるが、セット電流（ＩＳ）とは逆向きのリセット電流（−ＩＲ）を選択メモリセルＭＣ１１に流す。リセット電流の絶対値（｜−ＩＲ｜）は、セット電流（ＩＳ）よりも大きい。
以上、本実施の形態では、上記実施の形態で述べたようなメモリ素子ＲＭを用いて図４９および図５０のような回路構成の半導体装置を形成することで、耐熱性が高く、安定したデータ保持特性を備えた半導体装置を実現できる。
すなわち、セット動作においては、例えば、ビット線ＢＬ１Ｌを高電圧、ビット線ＢＬ１Ｒを低電圧に印加するので、メモリ素子ＲＭの上部電極ＴＥ（上部電極膜５３）から下部電極ＢＥ（プラグ４３）の向きに電界が発生する。従って、記憶層ＭＬ（記憶層５２）中の正のイオンは、下部電極ＢＥ方向に押し込まれる。これとは逆に、リセット動作においては、例えば、ビット線ＢＬ１Ｒを高電圧、ビット線ＢＬ１Ｌを低電圧に印加するので、下部電極ＢＥ（プラグ４３）から上部電極ＴＥ（上部電極膜５３）の向きに電界が発生する。従って、記憶層ＭＬ（記憶層５２）中の正にイオン化した元素については、電気力線に沿って、上部電極ＴＥ（上部電極膜５３）の方向に戻される。一方、高電流短時間による熱拡散ではプラス（正）イオンが均一化するように拡散する。これらによって、書換え動作による元素の局在を回避することができ、書換え可能回数を向上させることが可能となる。
なお、これまでの説明では、メモリセルトランジスタＱＭの仕様について特に限定しなかった。しかし、ゲート酸化膜（ゲート絶縁膜）の厚いトランジスタ（ＭＩＳＦＥＴ）をメモリセルトランジスタＱＭに用いて、ゲート電圧を昇圧することも可能である。このような構成と動作により、メモリ素子ＲＭによって生じる基板バイアス効果によるメモリセルトランジスタＱＭの駆動能力低下を抑制することが可能となり、従来とは逆方向にも十分な大きさのリセット電流を流すことができる。
（実施の形態７）
本実施の形態は、上述した実施の形態６の半導体装置を変形した回路構成および動作について説明する。
図５２は、本実施の形態の半導体装置のメモリアレイ（メモリセルアレイ）およびその周辺部の構成例を示す回路図であり、上記実施の形態６の図４９に対応するものである。
図５２に示される本実施の形態の半導体装置の回路構成の特徴は、その読み出し方式にあり、上記図４９に示した放電回路ＤＣＣＫＴを図５２に示すようなプリチャージ回路ＰＣＣＫＴに置き換えて、このプリチャージ回路ＰＣＣＫＴ内のＮＭＯＳトランジスタＭＮ１〜ＭＮｎおよびＭＮ１Ｒ〜ＭＮｎＲのソース電圧を読出し電圧ＶＲＤとした点にある。
このような構成による読出し動作を、図５３に示す。ここでも、メモリセルＭＣ１１が選択されるものと仮定して説明する。
待機状態において、ビット線対（ＢＬ１Ｌ，ＢＬ１Ｒ）〜（ＢＬｎＬ，ＢＬｎＲ）は、プリチャージ回路ＰＣＣＫＴによって読出し電圧ＶＲＤに保持されている。カラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）を活性化後に、接地電圧ＶＳＳとなっている読出し起動信号ＲＤを電源電圧ＶＤＤに駆動すると、ビット線ＢＬ１Ｒは共通データ線ＣＤＲから読出し回路ＲＣ内のＮＭＯＳトランジスタＭＮ１１２を介して放電される。次に、ワード線ＷＬ１を活性化すると、メモリセルＭＣ１１内の電流経路が形成されて、記憶情報に応じた読出し信号がビット線ＢＬ１Ｌから共通データ線ＣＤＬおよび読出し回路ＲＣ内のＮＭＯＳトランジスタＭＮ１１１を介してセンスアンプＳＡに入力される。十分な読出し信号が発生された後に、ワード線ＷＬ１とカラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）を非活性化状態とすることにより、ビット線対（ＢＬ１Ｌ，ＢＬ１Ｒ）は、プリチャージ回路ＰＣＣＫＴにより読出し電圧ＶＲＤに駆動される。最後に、電源電圧ＶＤＤとなっている読出し起動信号ＲＤを接地電圧ＶＳＳに駆動して、待機状態に戻る。
このような構成と動作により、上記実施の形態６で述べた各種効果に加えて、読出し時間を短縮できる。すなわち、例えばビット線対（ＢＬ１Ｌ，ＢＬ１Ｒ）のプリチャージ動作を読出し信号の発生直後、すなわちカラム選択線対（ＹＳ１Ｔ，ＹＳ１Ｂ）を非活性化した直後から、センスアンプＳＡの動作と平行して行うことができるので、プリチャージ動作に割り当てられる時間を十分に確保することができる。また、読出し回路ＲＣ内のＮＭＯＳトランジスタＭＮ１１２を用いてビット線ＢＬ１Ｒを放電するので、ビット線対（ＢＬ１Ｌ，ＢＬ１Ｒ）に電位差を発生させる時間を短縮できる。さらに、カラム選択線対（ＹＳ１Ｌ，ＹＳ１Ｌ）の活性化タイミングと、ワード線ＷＬ１の活性化タイミングのマージンを確保する必要がないので、メモリセルＭＣ１１の選択動作時間を短縮することができる。以上の効果から、読出し動作時のアクセス時間ならびにサイクル時間を短縮することができて、高速な半導体装置（メモリ）を実現することが可能となる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、例えば、不揮発性の記憶素子を有する半導体装置に適用して好適なものである。
本発明の一実施の形態の半導体装置におけるメモリ素子を示す説明図である。 図１のメモリ素子のセット状態を示す説明図である。 図１のメモリ素子のリセット状態を示す説明図である。 メモリ素子の電圧対電流特性を示す説明図である。 メモリ素子の記憶層の第１の層を構成する材料の望ましい組成範囲を示す説明図である。 メモリ素子の記憶層の第２の層を構成する材料の望ましい組成範囲を示す説明図である。 メモリ素子の膜抵抗の組成依存性を示すグラフである。 メモリ素子のセット抵抗の組成依存性を示すグラフである。 メモリ素子のセット抵抗の組成依存性を示すグラフである。 メモリ素子の耐熱温度の組成依存性を示すグラフである。 メモリ素子のセット抵抗の組成依存性を示すグラフである。 メモリ素子の膜抵抗の組成依存性を示すグラフである。 メモリ素子の膜抵抗の組成依存性を示すグラフである。 メモリ素子のセット抵抗の組成依存性を示すグラフである。 メモリ素子のセット抵抗の組成依存性を示すグラフである。 メモリ素子の耐熱温度の組成依存性を示すグラフである。 メモリ素子のセット抵抗の組成依存性を示すグラフである。 メモリ素子の膜抵抗の組成依存性を示すグラフである。 本発明の一実施の形態の半導体装置のメモリアレイの構造の例を示す回路図である。 図１９のアレイ構成に対応する平面レイアウトを示す平面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中における要部断面図である。 図２３に続く半導体装置の製造工程中における要部断面図である。 図２４に続く半導体装置の製造工程中における要部断面図である。 図２５に続く半導体装置の製造工程中における要部断面図である。 図２６に続く半導体装置の製造工程中における要部断面図である。 図２７に続く半導体装置の製造工程中における要部断面図である。 図２８に続く半導体装置の製造工程中における要部断面図である。 図２９に続く半導体装置の製造工程中における要部断面図である。 図３０に続く半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態の半導体装置におけるメモリ素子を示す説明図である。 図３２のメモリ素子の上部電極を構成する材料の望ましい組成範囲を示す説明図である。 メモリ素子のセット抵抗の組成依存性を示すグラフである。 メモリ素子のセット抵抗の組成依存性を示すグラフである。 メモリ素子のセット抵抗の組成依存性を示すグラフである。 メモリ素子の書換え可能回数の組成依存性を示すグラフである。 本発明の他の実施の形態の半導体装置におけるメモリ素子を示す説明図である。 図３８のメモリ素子のセット状態を示す説明図である。 図３８のメモリ素子のリセット状態を示す説明図である。 図３８のメモリ素子のリセット状態を示す説明図である。 図３８のメモリ素子のリセット状態を示す説明図である。 本発明の他の実施の形態の半導体装置におけるメモリ素子を示す説明図である。 図４３のメモリ素子のセット状態を示す説明図である。 図４３のメモリ素子のリセット状態を示す説明図である。 本発明の他の実施の形態の半導体装置のメモリアレイの構造の例を示す回路図である。 図４６のメモリアレイの読み出し動作の一例を示す波形図である。 図４６のメモリアレイの書き込み動作の一例を示す波形図である。 本発明の他の実施の形態の半導体装置のメモリアレイの構造の例を示す回路図である。 図４９の共通放電回路、読出し回路、書換え回路の詳細な構成例を示す回路図である。 図５０の書換え回路を用いた書換え動作の一例を示す波形図である。 本発明の他の実施の形態の半導体装置のメモリアレイの構造の例を示す回路図である。 図５２のメモリアレイの読み出し動作の一例を示す波形図である。
符号の説明
１０Ａ メモリセル領域
１０Ｂ 周辺回路領域
１１ 半導体基板
１２ 素子分離領域
１３ａ，１３ｂ ｐ型ウエル
１４ ｎ型ウエル
１５ａ，１５ｂ，１５ｃ ゲート絶縁膜
１６ａ，１６ｂ，１６ｃ ゲート電極
１７ａ，１７ｂ ｎ−型半導体領域
１７ｃ ｐ−型半導体領域
１８ａ，１８ｂ，１８ｃ サイドウォール
１９ａ，１９ｂ ｎ＋型半導体領域
１９ｃ ｐ＋型半導体領域
２０，２１，２２ 半導体領域
２５ 金属シリサイド層
３１，３４，４１，６１，６２ 絶縁膜
３２ コンタクトホール
３３，４３，６４，６６ プラグ
３３ａ，３６ａ，４３ａ，６７ａ，７１ａ 導電性バリア膜
３３ｂ，３６ｂ，４３ｂ，６７ｂ，７１ｂ 主導体膜
３７ 配線
３７ａ 配線
３７ｂ ソース配線
４２，６３ スルーホール
５１ はがれ防止膜
５２ 記憶層
５３ 上部電極膜
７２，７２ａ 配線
ＢＥ 下部電極
ＢＬ，ＢＬ１〜ＢＬ４，ＢＬｎ，ＢＬ１Ｌ〜ＢＬｎＬ，ＢＬ１Ｒ〜ＢＬｎＲ ビット線
ＣＤ 共通データ線
ＣＤＣＣＫＴ 共通放電回路
ＣＤＤＬ，ＣＤＤＲ 共通データ線駆動回路
ＣＤＬ，ＣＤＲ 共通データ線
ＣＤＰ 導電パス
ＣＳＷ１〜ＣＳＷｎ，ＣＳＷ１５１，ＣＳＷ１５２ ＣＭＯＳ伝達ゲート
ＣＳＷＡ カラム選択スイッチ列
ＤＣＣＫＴ 放電回路
ＦＣＴ，ＳＣＴ，ＴＣＴ コンタクトホール
ＦＧ ゲート電極層
ＦＬ 活性領域
ＩＶ１３１，ＩＶ１５１ インバータ回路
ＬＲＰ 低抵抗部分
Ｍ１ 第１層配線
Ｍ２ 第２層配線
ＭＣ，ＭＣ１１〜ＭＣ４４，ＭＣｍｎ メモリセル
ＭＬ 記憶層
ＭＬ１ 第１の層
ＭＬ２ 第２の層
ＭＬ３ 第３の層
ＭＮ１〜ＭＮｎ，ＭＮ１０１，ＭＮ１０２，ＭＮ１１１，ＭＮ１１２，ＭＮ１３１，ＭＮ１３２，ＭＮ１４１，ＭＮ１４２ ＮＭＯＳトランジスタ
ＭＰ１３１，ＭＰ１４１ ＰＭＯＳトランジスタ
ＭＵＸ マルチプレクサ
ＮＲ１０１ ＮＯＲ回路
ＮＤ１５１ ＮＡＮＤ回路
ＰＣ プリチャージ回路
ＰＦ はがれ防止膜
ＰＲＧＭ 書換え回路
ＱＤ１〜ＱＤ４ 選択トランジスタ
ＱＭ，ＱＭ１，ＱＭ２ メモリセルトランジスタ
ＱＮ ＭＩＳトランジスタ
ＱＰ ＭＩＳトランジスタ
ＲＣ 読出し回路
ＲＭ メモリ素子
ＳＡ センスアンプ
ｔ１、ｔ２、ｔ３ 厚み
ＴＥ 上部電極
ＶＧＬ 電位引抜き線
ＶＰＬ 電源供給線
ＷＤ１〜ＷＤ４ ワードドライバ
ＷＬ，ＷＬ１〜ＷＬ４，ＷＬｍ ワード線
ＸＤＥＣ Ｘアドレスデコーダ（ロウデコーダ）
ＹＤＥＣ１，ＹＤＥＣ２ Ｙアドレスデコーダ（カラムデコーダ）
ＹＳ１Ｂ〜ＹＳｎＢ カラム選択線

Claims (20)

  1. 記憶層と前記記憶層の両面にそれぞれ形成された第１電極および第２電極とを有するメモリ素子を半導体基板上に形成した半導体装置であって、
    前記記憶層が、互いに隣接する前記第１電極側の第１の層と前記第２電極側の第２の層とを有し、
    前記第１の層は、Ｃｕ，Ａｇ，Ａｕ，Ａｌ，Ｚｎ，Ｃｄより成る第１の元素群より選ばれた少なくとも１種類の元素と、Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ，Ｔｉ，Ｚｒ，Ｈｆ，Ｆｅ，Ｃｏ，Ｎｉ，Ｐｔ，Ｐｄ，Ｒｈ，Ｉｒ，Ｒｕ，Ｏｓ，ランタノイド元素より成る第２の元素群より選ばれた少なくとも１種類の元素と、Ｓ，Ｓｅ，Ｔｅより成る第３の元素群より選ばれた少なくとも１種類の元素とを含有する材料からなり、
    前記第２の層ＭＬ２は、前記第１の元素群より選ばれた少なくとも１種類の元素と、前記第２の元素群より選ばれた少なくとも１種類の元素と、酸素とを含有する材料からなること特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１の層が、前記第１の元素群より選ばれた少なくとも１種類の元素を２０原子％以上７０原子％以下含有し、前記第２の元素群より選ばれた少なくとも１種類の元素を３原子％以上４０原子％以下含有し、前記第３の元素群より選ばれた少なくとも１種類の元素を２０原子％以上６０原子％以下含有する材料からなることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２の層が、前記第１の元素群より選ばれた少なくとも１種類の元素を５原子％以上５０原子％以下含有し、前記第２の元素群より選ばれた少なくとも１種類の元素を１０原子％以上５０原子％以下含有し、酸素を３０原子％以上７０原子％以下含有する材料からなることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１の層および前記第２の層が、ＣｕまたはＡｇを含有する材料からなることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１の層および前記第２の層が、Ｔａ，Ｖ，Ｎｂ，Ｃｒより成る群より選択された少なくとも１種類の元素を含有する材料からなることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１の層がＳを含有する材料からなることを特徴とする半導体装置。
  7. 請求項３記載の半導体装置において、
    前記第１の層が含有しかつ前記第１の元素群に属する元素の種類と、前記第２の層が含有しかつ前記第１の元素群に属する元素の種類とが同じであることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第２電極は前記第第２の層に隣接し、
    前記第２電極が、前記第２の層中に拡散しにくい元素により形成されていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第２電極が、Ｗ，Ｍｏ，Ｔａ，Ｐｔ，Ｐｄ，Ｒｈ，Ｉｒ，Ｒｕ，Ｏｓ，Ｔｉより成る群より選ばれた少なくとも１種類の元素を主成分として含有することを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第２電極は前記第第２の層に隣接し、
    前記第電極が、前記第１の元素群より選ばれた少なくとも１種類の元素を９原子％以上９０原子％以下含有し、前記第２の元素群より選ばれた少なくとも１種類の元素を９原子％以上９０原子％以下含有し、Ｏ，Ｓ，Ｓｅ，Ｔｅより成る群より選ばれた少なくとも１種類の元素を１原子％以上４０原子％以下含有する材料からなることを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、
    前記第１の層の厚みは１０〜１００ｎｍであり、
    前記第２の層の厚みは１０〜１００ｎｍであることを特徴とする半導体装置。
  12. 請求項１記載の半導体装置において、
    前記第１電極と前記第１の層との間に、酸化クロムまたは酸化タンタルからなる層が形成されていることを特徴とする半導体装置。
  13. 請求項１記載の半導体装置において、
    前記第１の層が複数の層により形成され、
    前記複数の層は、前記第２の層から遠い層になるほど、含有する前記第３の元素群の元素うち最も原子番号が大きな元素の含有量が多くなるか、あるいは、より原子番号の大きな前記第３の元素群の元素を含むようになっていることを特徴とする半導体装置。
  14. 請求項１記載の半導体装置において、
    前記第２の層が隣接する側と反対側で前記第１の層に隣接しかつ前記第１電極と前記第１の層との間に位置する第３の層を前記記憶層が更に有し、
    前記第３の層が、前記第１の元素群より選ばれた少なくとも１種類の元素と、前記第２の元素群より選ばれた少なくとも１種類の元素と、酸素とを含有する材料からなることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第３の層が、前記第１の元素群より選ばれた少なくとも１種類の元素を５原子％以上５０原子％以下含有し、前記第２の元素群より選ばれた少なくとも１種類の元素を１０原子％以上５０原子％以下含有し、酸素を３０原子％以上７０原子％以下含有する材料からなることを特徴とする半導体装置。
  16. 請求項１記載の半導体装置において、
    前記メモリ素子は、前記記憶層で原子またはイオンが移動して物理特性が変化することによって情報が記憶されることを特徴とする半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記メモリ素子は、前記第１の元素群に属する元素が前記記憶層中を移動して物理特性が変化することによって情報が記憶されることを特徴とする半導体装置。
  18. 請求項１６記載の半導体装置において、
    前記メモリ素子は、前記第１電極および前記第２電極間の前記記憶層の電気抵抗値が高い高抵抗状態と低い低抵抗状態とによって情報が記憶されることを特徴とする半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記第１電極および前記第２電極間の前記記憶層を前記高抵抗状態にする際には、前記第１電極の電位が前記第２電極の電位よりも高くなるような電圧が、前記第１電極および前記第２電極間に印加され、
    前記第１電極および前記第２電極間の前記記憶層を前記低抵抗状態にする際には、前記第１電極の電位が前記第２電極の電位よりも低くなるような電圧が、前記第１電極および前記第２電極間に印加されることを特徴とする半導体装置。
  20. 請求項１８記載の半導体装置において、
    前記第１電極および前記第２電極間の前記記憶層を前記高抵抗状態にする際には、前記第１電極の電位が前記第２電極の電位よりも低くなるような電圧が、前記第１電極および前記第２電極間に印加され、
    前記第１電極および前記第２電極間の前記記憶層を前記低抵抗状態にする際には、前記第１電極の電位が前記第２電極の電位よりも低くなるような電圧が、前記第１電極および前記第２電極間に印加されることを特徴とする半導体装置。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049322A (ja) * 2007-08-22 2009-03-05 Sony Corp 記憶素子および記憶装置
JP2010016381A (ja) * 2008-07-03 2010-01-21 Gwangju Inst Of Science & Technology 酸化物膜と固体電解質膜を備える抵抗変化メモリ素子およびこれの動作方法
JP2011187925A (ja) * 2010-02-09 2011-09-22 Sony Corp 記憶素子および記憶装置、並びに記憶装置の動作方法
JP2012019042A (ja) * 2010-07-07 2012-01-26 Sony Corp 記憶素子および記憶装置
JP2012142543A (ja) * 2010-12-13 2012-07-26 Sony Corp 記憶素子およびその製造方法、並びに記憶装置
JP2012169469A (ja) * 2011-02-15 2012-09-06 Toshiba Corp 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法
JP2012186316A (ja) * 2011-03-04 2012-09-27 Sony Corp 記憶素子および記憶装置
JP2012199336A (ja) * 2011-03-18 2012-10-18 Sony Corp 記憶素子および記憶装置
US8350248B2 (en) 2008-01-09 2013-01-08 Sony Corporation Memory element and memory device
JP2014003163A (ja) * 2012-06-19 2014-01-09 Sony Corp 記憶素子および記憶装置
JP2014056888A (ja) * 2012-09-11 2014-03-27 Toshiba Corp 記憶装置
JP2016100416A (ja) * 2014-11-19 2016-05-30 株式会社東芝 不揮発性記憶装置
JP5999768B2 (ja) * 2010-05-11 2016-09-28 日本電気株式会社 半導体装置及びその製造方法
JP2017034223A (ja) * 2015-08-03 2017-02-09 華邦電子股▲ふん▼有限公司 抵抗変化型メモリ
JP2020161723A (ja) * 2019-03-27 2020-10-01 日本電気株式会社 非線形抵抗素子、スイッチング素子、および非線形抵抗素子の製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009246085A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体装置およびその製造方法
US8289749B2 (en) * 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
US8946672B2 (en) * 2009-11-11 2015-02-03 Nec Corporation Resistance changing element capable of operating at low voltage, semiconductor device, and method for forming resistance change element
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
WO2012038874A2 (en) * 2010-09-20 2012-03-29 Technion Research & Development Foundation Ltd. Memory diodes
KR102022554B1 (ko) * 2012-05-11 2019-09-18 에스케이하이닉스 주식회사 비휘발성 메모리 장치
FR2993388B1 (fr) * 2012-07-11 2015-04-03 Altis Semiconductor Snc Dispositif microelectronique a memoire programmable
EP2695966B1 (en) * 2012-08-06 2018-10-03 IMEC vzw ALD method
WO2014103691A1 (ja) * 2012-12-25 2014-07-03 ソニー株式会社 記憶素子および記憶装置
JP5844299B2 (ja) * 2013-03-25 2016-01-13 株式会社日立製作所 接合材、接合構造体
US8981334B1 (en) * 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
US9368552B2 (en) * 2013-11-22 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory array and fabricating method thereof
US9431606B1 (en) * 2015-08-12 2016-08-30 Micron Technology, Inc. Memory cells
WO2017052584A1 (en) 2015-09-25 2017-03-30 Intel Corporation High retention resistive random access memory
JP2018160547A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 記憶装置
CN110060722B (zh) * 2018-01-17 2021-10-08 华邦电子股份有限公司 电阻式存储器存储装置的上电复位方法
JP2019169571A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 記憶装置
US10840259B2 (en) 2018-08-13 2020-11-17 Sandisk Technologies Llc Three-dimensional memory device including liner free molybdenum word lines and methods of making the same
US11374171B2 (en) 2019-06-17 2022-06-28 Samsung Electronics Co., Ltd. Memristor and neuromorphic device comprising the same
CN113611722A (zh) 2020-05-12 2021-11-05 联芯集成电路制造(厦门)有限公司 电阻式存储装置以及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176547A (ja) * 1993-12-17 1995-07-14 Hitachi Ltd 半導体チップとその製法
JP4792714B2 (ja) * 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
JP4475098B2 (ja) * 2004-11-02 2010-06-09 ソニー株式会社 記憶素子及びその駆動方法
JP4848633B2 (ja) * 2004-12-14 2011-12-28 ソニー株式会社 記憶素子及び記憶装置
JP4815804B2 (ja) * 2005-01-11 2011-11-16 ソニー株式会社 記憶素子及び記憶装置
JP4396621B2 (ja) * 2005-12-02 2010-01-13 ソニー株式会社 記憶素子及び記憶装置
WO2008084545A1 (ja) * 2007-01-11 2008-07-17 Renesas Technology Corp. 半導体装置
US20100171087A1 (en) * 2007-05-21 2010-07-08 Renesas Technology Corp. Semiconductor device and process for producing the same

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049322A (ja) * 2007-08-22 2009-03-05 Sony Corp 記憶素子および記憶装置
US8350248B2 (en) 2008-01-09 2013-01-08 Sony Corporation Memory element and memory device
US8569732B2 (en) 2008-01-09 2013-10-29 Sony Corporation Memory element and memory device
JP2010016381A (ja) * 2008-07-03 2010-01-21 Gwangju Inst Of Science & Technology 酸化物膜と固体電解質膜を備える抵抗変化メモリ素子およびこれの動作方法
JP2011187925A (ja) * 2010-02-09 2011-09-22 Sony Corp 記憶素子および記憶装置、並びに記憶装置の動作方法
KR101785727B1 (ko) * 2010-02-09 2017-10-16 소니 세미컨덕터 솔루션즈 가부시키가이샤 기억 소자 및 기억 장치, 및 기억 장치의 동작 방법
US9543514B2 (en) 2010-02-09 2017-01-10 Sony Semiconductor Solutions Corporation Memory component, memory device, and method of operating memory device
US9240549B2 (en) 2010-02-09 2016-01-19 Sony Corporation Memory component, memory device, and method of operating memory device
JP5999768B2 (ja) * 2010-05-11 2016-09-28 日本電気株式会社 半導体装置及びその製造方法
JP2012019042A (ja) * 2010-07-07 2012-01-26 Sony Corp 記憶素子および記憶装置
US9112149B2 (en) 2010-12-13 2015-08-18 Sony Corporation Memory element and method of manufacturing the same, and memory device
JP2012142543A (ja) * 2010-12-13 2012-07-26 Sony Corp 記憶素子およびその製造方法、並びに記憶装置
JP2012169469A (ja) * 2011-02-15 2012-09-06 Toshiba Corp 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法
US9202560B2 (en) 2011-03-04 2015-12-01 Sony Corporation Memory element and memory device with ion source layer and resistance change layer
JP2012186316A (ja) * 2011-03-04 2012-09-27 Sony Corp 記憶素子および記憶装置
US9203018B2 (en) 2011-03-18 2015-12-01 Sony Corporation Memory element and memory device
JP2012199336A (ja) * 2011-03-18 2012-10-18 Sony Corp 記憶素子および記憶装置
JP2014003163A (ja) * 2012-06-19 2014-01-09 Sony Corp 記憶素子および記憶装置
JP2014056888A (ja) * 2012-09-11 2014-03-27 Toshiba Corp 記憶装置
JP2016100416A (ja) * 2014-11-19 2016-05-30 株式会社東芝 不揮発性記憶装置
JP2017034223A (ja) * 2015-08-03 2017-02-09 華邦電子股▲ふん▼有限公司 抵抗変化型メモリ
JP2020161723A (ja) * 2019-03-27 2020-10-01 日本電気株式会社 非線形抵抗素子、スイッチング素子、および非線形抵抗素子の製造方法
JP7255853B2 (ja) 2019-03-27 2023-04-11 ナノブリッジ・セミコンダクター株式会社 非線形抵抗素子、スイッチング素子、および非線形抵抗素子の製造方法

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